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74HC161

器件型号:74HC161
器件类别:集成电路   
厂商名称:Philips Semiconductors (NXP Semiconductors N.V.)
厂商官网:https://www.nxp.com/
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74HC161器件文档内容

                              INTEGRATED CIRCUITS

DATA SHEET

   For a complete data sheet, please also download:

    The IC06 74HC/HCT/HCU/HCMOS Logic Family Specifications
    The IC06 74HC/HCT/HCU/HCMOS Logic Package Information
    The IC06 74HC/HCT/HCU/HCMOS Logic Package Outlines

74HC/HCT161
Presettable synchronous 4-bit
binary counter; asynchronous reset

Product specification                 December 1990
File under Integrated Circuits, IC06
Philips Semiconductors                                                       Product specification

  Presettable synchronous 4-bit binary                                     74HC/HCT161
  counter; asynchronous reset

FEATURES                                                       input (PE) disables the counting action and causes the
                                                               data at the data inputs (D0 to D3) to be loaded into the
Synchronous counting and loading                             counter on the positive-going edge of the clock (providing
Two count enable inputs for n-bit cascading                  that the set-up and hold time requirements for PE are met).
Positive-edge triggered clock                                Preset takes place regardless of the levels at count enable
Asynchronous reset                                           inputs (CEP and CET).
Output capability: standard
ICC category: MSI                                            A LOW level at the master reset input (MR) sets all four
                                                               outputs of the flip-flops (Q0 to Q3) to LOW level regardless
GENERAL DESCRIPTION                                            of the levels at CP, PE, CET and CEP inputs (thus
                                                               providing an asynchronous clear function).
The 74HC/HCT161 are high-speed Si-gate CMOS devices
and are pin compatible with low power Schottky TTL             The look-ahead carry simplifies serial cascading of the
(LSTTL). They are specified in compliance with JEDEC           counters. Both count enable inputs (CEP and CET) must
standard no. 7A.                                               be HIGH to count. The CET input is fed forward to enable
                                                               the terminal count output (TC). The TC output thus
The 74HC/HCT161 are synchronous presettable binary             enabled will produce a HIGH output pulse of a duration
counters which feature an internal look-ahead carry and        approximately equal to a HIGH level output of Q0. This
can be used for high-speed counting.                           pulse can be used to enable the next cascaded stage.
Synchronous operation is provided by having all flip-flops
clocked simultaneously on the positive-going edge of the       The maximum clock frequency for the cascaded counters
clock (CP).                                                    is determined by the CP to TC propagation delay and CEP
The outputs (Q0 to Q3) of the counters may be preset to a      to CP set-up time, according to the following formula:
HIGH or LOW level. A LOW level at the parallel enable
                                                               fmax = t--P----(-m----a---x--)-----(--C----P------t--o-----T----C----)-1--+-----t--S----U-----(--C----E----P------t--o-----C----P----)

QUICK REFERENCE DATA
GND = 0 V; Tamb = 25 C; tr = tf = 6 ns

                                                            TYPICAL        Notes

SYMBOL PARAMETER                         CONDITIONS                  UNIT  1. CPD is used to determine the
                                                                                dynamic power dissipation
                                                            HC HCT              (PD in W):
                                                                                    PD = CPD VCC2 fi +
tPHL/ tPLH  propagation delay            CL = 15 pF;                                    (CL VCC2 fo)
             CP to Qn                                                               where:
             CP to TC                    VCC = 5 V    19 20 ns
             MR to Qn                                                           fi = input frequency in MHz
             MR to TC                                 21 24 ns
             CET to TC                                                          fo = output frequency in MHz
                                                      20 25 ns                   (CL VCC2 fo) = sum of
                                                                                outputs
                                                      20 26 ns
                                                                                CL = output load capacitance in
                                                      10 14 ns                  pF

fmax        maximum clock frequency                   44 45 MHz                 VCC = supply voltage in V

CI          input capacitance                         3.5 3.5 pF           2. For HC the condition is
                                                                                   VI = GND to VCC
CPD         power dissipation            notes 1 and 2 33 35 pF
                                                                                For HCT the condition is
            capacitance per package                                                VI = GND to VCC - 1.5 V

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Philips Semiconductors                                                    Product specification

  Presettable synchronous 4-bit binary                               74HC/HCT161
  counter; asynchronous reset

ORDERING INFORMATION
See "74HC/HCT/HCU/HCMOS Logic Package Information".

PIN DESCRIPTION

PIN NO.         SYMBOL    NAME AND FUNCTION
1                         asynchronous master reset (active LOW)
2               MR        clock input (LOW-to-HIGH, edge-triggered)
3, 4, 5, 6      CP        data inputs
7               D0 to D3  count enable input
8               CEP       ground (0 V)
9               GND       parallel enable input (active LOW)
10              PE        count enable carry input
14, 13, 12, 11  CET       flip-flop outputs
15              Q0 to Q3  terminal count output
16              TC        positive supply voltage
                VCC

Fig.1 Pin configuration.  Fig.2 Logic symbol.                        Fig.3 IEC logic symbol.

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Philips Semiconductors                                                       Product specification

  Presettable synchronous 4-bit binary                                  74HC/HCT161
  counter; asynchronous reset

                             Fig.4 Functional diagram.

FUNCTION TABLE

                                           INPUTS                                                     OUTPUTS

      OPERATING MODE     MR     CP    CEP     CET           PE      Dn                                    Qn      TC
                                                                X                                             L
reset (clear)         L      X      X      X            X       I                                     L       L
parallel load         H             X      X            I       h                                     L
                      H             X      X            I       X                                     H       (1)
count                 H             h      h            h       X                                     count
hold                  H      X      I      X            h       X                                     qn      (1)
(do nothing)          H      X      X      I            h                                             qn
                                                                                                              (1)

                                                                                                              L

Note

1. The TC output is HIGH when CET is HIGH and the counter is at terminal count (HHHH).
     H = HIGH voltage level
     h = HIGH voltage level one set-up time prior to the LOW-to-HIGH CP transition
     L = LOW voltage level
     I = LOW voltage level one set-up time prior to the LOW-to-HIGH CP transition
     q = lower case letters indicate the state of the referenced output one set-up time prior to the
            LOW-to-HIGH CP transition
     X = don't care
      = LOW-to-HIGH CP transition

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Philips Semiconductors                          Product specification

  Presettable synchronous 4-bit binary     74HC/HCT161
  counter; asynchronous reset

               Fig.5 State diagram.

Fig.6 Typical timing sequence: reset outputs to zero; preset to binary twelve; count to thirteen, fourteen, fifteen,
          zero, one and two; inhibit.

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Philips Semiconductors                          Product specification

  Presettable synchronous 4-bit binary     74HC/HCT161
  counter; asynchronous reset

               Fig.7 Logic diagram.

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Philips Semiconductors                                                                       Product specification

  Presettable synchronous 4-bit binary                                                  74HC/HCT161
  counter; asynchronous reset

DC CHARACTERISTICS FOR 74HC

For the DC characteristics see "74HC/HCT/HCU/HCMOS Logic Family Specifications".

Output capability: standard
ICC category: MSI

AC CHARACTERISTICS FOR 74HC
GND = 0 V; tr = tf = 6 ns; CL = 50 pF

                                               Tamb (C)                                TEST CONDITIONS

                                               74HC

SYMBOL PARAMETER                       +25     -40 to +85 -40 to +125             UNIT  VCC
                                                                                        (V)
                                                                                             WAVEFORMS

                                   min. typ. max. min. max. min. max.

tPHL/ tPLH propagation delay           61 190        240       285 ns                   2.0 Fig.8
                 CP to Qn                                      57                       4.5
                                       22 38         48        48                       6.0

                                       18 32         41                                 2.0 Fig.8
                                                                                        4.5
tPHL/ tPLH propagation delay           69 215        270       325 ns                   6.0
                 CP to TC                                      65
                                       25 43         54        55                       2.0 Fig.9
                                                                                        4.5
                                       20 37         46                                 6.0

tPHL  propagation delay                63 210        265       315 ns                   2.0 Fig.9
                                                               63                       4.5
      MR to Qn                         23 42         53        54                       6.0

                                       18 36         45                                 2.0 Fig.10
                                                                                        4.5
tPHL  propagation delay                63 220        275       330 ns                   6.0
                                                               66
      MR to TC                         23 44         55        56                       2.0 Figs 8 and 10
                                                                                        4.5
                                       18 37         47                                 6.0

tPHL/ tPLH propagation delay           33 150        190       225 ns                   2.0 Fig.8
                 CET to TC                                     45                       4.5
                                       12 30         38        38                       6.0

                                       10 26         33                                 2.0 Fig.9
                                                                                        4.5
tTHL/ tTLH output transition time      19 75         95        110 ns                   6.0
                                                               22
                                       7 15          19        19                       2.0 Fig.9
                                                                                        4.5
                                       6 13          16                                 6.0

tW    clock pulse width            80 22       100        120                     ns    2.0 Fig.11
                                                                                        4.5
      HIGH or LOW                  16 8        20         24                            6.0

                                   14 6        17         20                            2.0 Fig.11
                                                                                        4.5
tW    master reset pulse 80 19                 100        120                     ns    6.0

      width; LOW                   16 7        20         24

                                   14 6        17         20

trem  removal time                 100 19      125        150                     ns

      MR to CP                     20 7        25         30

                                   17 6        21         26

tsu   set-up time                  80 25       100        120                     ns

      Dn to CP                     16 9        20         24

                                   14 7        17         20

tsu   set-up time                  100 30      125        150                     ns

      PE to CP                     20 11       25         30

                                   17 9        21         26

December 1990                                  7
Philips Semiconductors                                                     Product specification

  Presettable synchronous 4-bit binary                                74HC/HCT161
  counter; asynchronous reset

                                  Tamb (C)                           TEST CONDITIONS

                                        74HC

SYMBOL PARAMETER    +25                 -40 to +85 -40 to +125  UNIT  VCC
                                                                      (V)
                                                                           WAVEFORMS

                    min. typ. max. min. max. min. max.

tsu   set-up time   170 47        215         255               ns    2.0 Fig.12
                                                                ns    4.5
      CEP, CET to CP 34 17        43          51                MHz   6.0

                    29 14         37          43                      2.0 Figs 11 and 12
                                                                      4.5
th    hold time     0 -14         0           0                       6.0

      Dn, PE, CEP,  0 -5          0           0                       2.0 Fig.8
                                                                      4.5
      CET to CP     0 -4          0           0                       6.0

fmax  maximum clock pulse 4.6 13  3.6         3.0

      frequency     23 40         18          15

                    27 48         21          18

December 1990                           8
Philips Semiconductors                                                               Product specification

  Presettable synchronous 4-bit binary                                          74HC/HCT161
  counter; asynchronous reset

DC CHARACTERISTICS FOR 74HCT
For the DC characteristics see "74HC/HCT/HCU/HCMOS Logic Family Specifications".
Output capability: standard
ICC category: MSI

Note to HCT types
The value of additional quiescent supply current (ICC) for a unit load of 1 is given in the family specifications.
To determine ICC per input, multiply this value by the unit load coefficient shown in the table below.

INPUT       UNIT LOAD COEFFICIENT
MR          0.95
CP          1.10
CEP         0.25
Dn          0.25
CET         0.75
PE          0.30

AC CHARACTERISTICS FOR 74HCT
GND = 0 V; tr = tf = 6 ns; CL = 50 pF

                                              Tamb (C)                         TEST CONDITIONS

                                              74HCT

SYMBOL PARAMETER                       +25    -40 to +85     -40 to +125  UNIT  VCC  WAVEFORMS
                                                                                (V)

                                   min. typ. max. min. max.  min. max.

tPHL/ tPLH  propagation delay          23 43      54             65 ns 4.5 Fig.8
tPHL/ tPLH   CP to Qn
                                       28 48      60             72 ns 4.5 Fig.8
            propagation delay
             CP to TC

tPHL        propagation delay          29 46      58             69 ns 4.5 Fig.9

            MR to Qn

tPHL        propagation delay          30 51      64             77 ns 4.5 Fig.9

            MR to TC

tPHL/ tPLH propagation delay           17 35      44             53 ns 4.5 Fig.10
                 CET to TC

tTHL/ tTLH output transition time      7 15       19             22 ns 4.5 Figs 8 and 10

tW          clock pulse width      16 7       20             24           ns 4.5 Fig.8

            HIGH or LOW

tW          master reset pulse 20 10          25             30           ns 4.5 Fig.9

            width; LOW

trem        removal time           20 6       25             30           ns 4.5 Fig.9

            MR to CP

December 1990                                 9
Philips Semiconductors                                                      Product specification

  Presettable synchronous 4-bit binary                                 74HC/HCT161
  counter; asynchronous reset

                                 Tamb (C)                             TEST CONDITIONS

                                 74HCT

SYMBOL PARAMETER      +25               -40 to +85  -40 to +125  UNIT  VCC  WAVEFORMS
                                                                       (V)

                      min. typ. max. min. max.      min. max.

tsu   set-up time     18 8       23                 27           ns 4.5 Fig.11

      Dn to CP

tsu   set-up time     30 17      38                 45           ns 4.5 Fig.11

      PE to CP

tsu   set-up time     40 17      50                 60           ns 4.5 Fig.12

      CEP, CET to CP

th    hold time       0 -7       0                  0            ns 4.5 Figs 11 and 12

      Dn, PE, CEP,

      CET to CP

fmax  maximum clock pulse 23 41  18                 15           MHz 4.5 Fig.8

      frequency

December 1990                           10
Philips Semiconductors                           Product specification

  Presettable synchronous 4-bit binary      74HC/HCT161
  counter; asynchronous reset

AC WAVEFORMS

(1) HC : VM = 50%; VI = GND to VCC.
      HCT: VM = 1.3 V; VI = GND to 3 V.

Fig.8 Waveforms showing the clock (CP) to outputs (Qn, TC) propagation delays, the clock pulse width, the
          output transition times and the maximum clock frequency.

(1) HC : VM = 50%; VI = GND to VCC.
      HCT: VM = 1.3 V; VI = GND to 3 V.

Fig.9 Waveforms showing the master reset (MR) pulse width, the master reset to output (Qn, TC) propagation
          delays and the master reset to clock (CP) removal time.

(1) HC : VM = 50%; VI = GND to VCC.
      HCT: VM = 1.3 V; VI = GND to 3 V.

Fig.10 Waveforms showing the input (CET) to output (TC) propagation delays and output transition times.

December 1990                           11
Philips Semiconductors                           Product specification

  Presettable synchronous 4-bit binary      74HC/HCT161
  counter; asynchronous reset

      The shaded areas indicate when the input is permitted to change
      for predictable output performance.
      (1) HC : VM = 50%; VI = GND to VCC.

            HCT: VM = 1.3 V; VI = GND to 3 V.

            Fig.11 Waveforms showing the set-up and hold times for the input (Dn) and parallel enable input PE.

      The shaded areas indicate when the input is
      permitted to change for predictable output
      performance.
      (1) HC : VM = 50%; VI = GND to VCC.

            HCT: VM = 1.3 V; VI = GND to 3 V.

                                 Fig.12 Waveforms showing the CEP and CET set-up and hold times.

PACKAGE OUTLINES
See "74HC/HCT/HCU/HCMOS Logic Package Outlines".

December 1990                           12
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