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74F114

器件型号:74F114
厂商名称:Philips Semiconductors (NXP Semiconductors N.V.)
厂商官网:https://www.nxp.com/
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Dual J-K negative edge-triggered flip-flop with common clock and reset

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74F114器件文档内容

Philips Semiconductors                                                                                                 Product specification

Dual J-K negative edge-triggered flip-flop                                                                                 74F114
with common clock and reset

DESCRIPTION                                                              PIN CONFIGURATION

The 74F114, Dual Negative edge-triggered JK-Type Flip-Flop with                                RD 1                    14 VCC
common clock and reset inputs, features individual J, K, Clock (CP),                            K0 2                   13 CP
Set (SD) and Reset (RD) inputs, true and complementary outputs.                                 J0 3                   12 K1
The SD and RD inputs, when Low, set or reset the outputs as shown                            SD0 4                     11 J1
in the Function Table regardless of the level at the other inputs.                             Q0 5                    10 SD1
                                                                                               Q0 6                    9 Q1
A High level on the clock (CP) input enables the J and K inputs and                          GND 7                     8 Q1
data will be accepted. The logic levels and data will be accepted.
The logic levels at the J and K inputs may be allowed to change                                                                SF00110
while the CP is High and flip-flop will perform according to the
Function Table as long as minimum setup and hold times are
observed. Output changes are initiated by the High-to-Low transition
of the CP.

                                               TYPICAL                   ORDERING INFORMATION
                                        SUPPLY CURRENT
TYPE                     TYPICAL fMAX                                   DESCRIPTION              COMMERCIAL RANGE             PKG. DWG. #
74F114                        100MHz           (TOTAL)                                                VCC = 5V 10%,
                                                                                                                                  SOT27-1
                                                 15mA                                               Tamb = 0C to +70C          SOT108-1

                                                                         14-pin plastic DIP                  N74F114N

                                                                         14-pin plastic SO                   N74F114D

INPUT AND OUTPUT LOADING AND FAN-OUT TABLE

        PINS                            DESCRIPTION                      74F (U.L.) HIGH/LOW                 LOAD VALUE HIGH/LOW
                                                                                                                      20A/0.6mA
        J0, J1            J inputs                                       1.0/1.0                                      20A/0.6mA
                                                                                                                      20A/3.0mA
K0, K1                    K inputs                                       1.0/1.0                                      20A/6.0mA
                                                                                                                      20A/4.8mA
SD0, SD1                  Set inputs (active Low)                        1.0/5.0                                      1.0mA/20mA

        RD                Reset input (active Low)                       1.0/10.0

        CP                Clock Pulse input (active falling edge)        1.0/8.0

Q0, Q0; Q1, Q1            Data outputs                                   50/33

NOTE: One (1.0) FAST unit load is defined as: 20A in the High state and 0.6mA in the Low state.

LOGIC SYMBOL                                                             IEC/IEEE SYMBOL

                                      3 11 2 12                          1                            R

                                     J0 J1 K0 K1                         13                              C1
                             CP
                     13   SD0                                            4                            S                        5
                       4  RD0                                                                                                  6
                       1  SD1                                            3                        1K                           9
                                                                                                                               8
                     10              Q0 Q0 Q1 Q1                         2                        1J
                                                                                                                                              SF00112
VCC = Pin 14                           56 98                             10
GND = Pin 7                                                              11
                                                                         12

                                                     SF00111

1996 Mar 14                                                           1                                                        8530340 16572
Philips Semiconductors                                                                                                   Product specification

  Dual J-K negative edge-triggered flip-flop                                                                                74F114
  with common clock and reset

LOGIC DIAGRAM

                         Q                                                                                 Q

                     SD                                                                                    RD

                         K                                                                                 J

                                                                CP                              TO OTHER

                                                                                                FLIP-FLOP

                                                                                                                         SF00113

FUNCTION TABLE

                 INPUTS           OUTPUTS

                                                                                                OPERATING MODE

SD           RD  CP         J  K  Q                          Q

L            H   X          X  X  H                          L Asynchronous Set

H            L   X          X  X  L                          H Asynchronous Reset

L            L   X          X  X  H*                         H* Undetermined *

H            H              h  l  q                          q Toggle

H            H              l  h  L                          H Load "0" (Reset)

H            H              h  l  H                          L Load "1" (Set)

H            H              l  l  q                          q Hold "no change"

H = High voltage level
h = High voltage level one setup time prior to High-to-Low clock transition
L = Low voltage level
l = Low voltage level one setup time prior to High-to-Low clock transition
q = Lower case letters indicate the state of the reference output prior to the High-to-Low clock transition
X = Don't care
= High-to-Low clock transition
Asynchronous inputs: Low input to SD sets Q to High level, Low input to RD sets Q to Low level

                             Set and Reset are independent of clock
                             Simultaneous Low on both SD and RD makes both Q and Q High.
* = Both outputs will be High while both SD and RD are Low, but the output states are unpredictable if SD and RD go High simultaneously.

ABSOLUTE MAXIMUM RATINGS

(Operation beyond the limits set forth in this table may impair the useful life of the device.
Unless otherwise noted these limits are over the operating free-air temperature range.)

SYMBOL                            PARAMETER                                                                  RATING      UNIT
                                                                                                           0.5 to +7.0    V
VCC          Supply voltage                                                                                0.5 to +7.0    V
VIN          Input voltage                                                                                                mA
IIN          Input current                                                                                  30 to +5      V
VOUT         Voltage applied to output in High output state                                                0.5 to VCC    mA
IOUT         Current applied to output in Low output state                                                                C
Tamb         Operating free-air temperature range                                                                40       C
Tstg         Storage temperature range                                                                       0 to +70
                                                                                                           65 to +150

1996 Mar 14                                                     2
Philips Semiconductors                                                                               Product specification

  Dual J-K negative edge-triggered flip-flop                                                            74F114
  with common clock and reset

RECOMMENDED OPERATING CONDITIONS

                                                                                      LIMITS

SYMBOL                                      PARAMETER                                                       UNIT

                                                                                 MIN       NOM       MAX      V
                                                                                                              V
VCC          Supply voltage                                                      4.5       5.0       5.5      V
VIH          High-level input voltage                                                                        mA
VIL          Low-level input voltage                                             2.0                         mA
IIK          Input clamp current                                                                             mA
IOH          High-level output current                                                               0.8     C
IOL          Low-level output current
Tamb         Operating free-air temperature range                                                    18

                                                                                                     1

                                                                                                     20

                                                                                 0                   +70

DC ELECTRICAL CHARACTERISTICS

(Over recommended operating free-air temperature range unless otherwise noted.)

SYMBOL       PARAMETER                                  TEST CONDITIONS1                         LIMITS     UNIT
                                                                                      MIN TYP2 MAX

                                                        VCC = MIN, VIL = MAX 10%VCC  2.5

VOH          High-level output voltage                  VIH = MIN, IOH = MAX 5%VCC                         V

                                                                                      2.7       3.4

VOL          Low-level output voltage                   VCC = MIN, VIL = MAX 10%VCC            0.35 0.50
                                                        VIH = MIN, IOL = MAX 5%VCC
                                                                                                                               V
                                                                                                0.35 0.50

VIK          Input clamp voltage                        VCC = MIN, II = IIK                     0.73 1.2  V

II           Input current at maximum input voltage     VCC = MAX, VI = 7.0V                         100    A

IIH          High-level input current                   VCC = MAX, VI = 2.7V                         20     A

                                            Jn, Kn                                                   0.6   mA

                                                   CP                                                4.8   mA
                                                   SDn
IIL          Low-level input current                    VCC = MAX, VI = 0.5V

                                                                                                     3.0   mA

                                                   RD                                                6.0   mA

IOS          Short-circuit output current3              VCC = MAX                     60            150   mA

ICC          Supply current (total)4                    VCC = MAX                               15   21     mA

NOTES:

1. For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions for the applicable type.

2. All typical values are at VCC = 5V, Tamb = 25C.
3. Not more than one output should be shorted at a time. For testing IOS, the use of high-speed test apparatus and/or sample-and-hold

    techniques are preferable in order to minimize internal heating and more accurately reflect operational values. Otherwise, prolonged shorting

    of a High output may raise the chip temperature well above normal and thereby cause invalid readings in other parameter tests. In any

    sequence of parameter tests, IOS tests should be performed last.
4. Measure ICC with the clock input grounded and all outputs open, with the Q and Q outputs High in turn.

1996 Mar 14                                             3
Philips Semiconductors                                                                                    Product specification

  Dual J-K negative edge-triggered flip-flop                                                                 74F114
  with common clock and reset

AC ELECTRICAL CHARACTERISTICS

                                                                                         LIMITS

SYMBOL       PARAMETER                             TEST                  VCC = +5.0V                  VCC = +5.0V 10%   UNIT
                                              CONDITION                 Tamb = +25C                 Tamb = 0C to +70C
                                                                   CL = 50pF, RL = 500               CL = 50pF, RL = 500  MHz
                                               Waveform 1          MIN TYP MAX                                             ns
                                               Waveform 1                                            MIN  MAX              ns
                                              Waveform 2,3
fMAX         Maximum clock frequency                               85         100                    80

tPLH         Propagation delay                                     2.0        5.0        6.5         2.0  7.5
tPHL         CP to Qn or Qn
                                                                   2.0        5.5        7.5         2.0  8.5
tPLH         Propagation delay
tPHL         SDn, RD to Qn or Qn                                   2.0        4.5        6.5         2.0  7.5

                                                                   2.0        4.5        6.5         2.0  7.5

AC SETUP REQUIREMENTS

                                                                                         LIMITS

SYMBOL       PARAMETER                             TEST                  VCC = +5.0V                  VCC = +5.0V 10%   UNIT
                                              CONDITION                 Tamb = +25C                 Tamb = 0C to +70C
                                                                   CL = 50pF, RL = 500               CL = 50pF, RL = 500   ns
                                               Waveform 1                                                                  ns
                                               Waveform 1          MIN TYP MAX                       MIN  MAX              ns
                                               Waveform 1                                                                  ns
tS(H)        Setup time, High or Low          Waveform 2,3         4.0                               5.0                   ns
tS(L)        Jn, Kn to CP                     Waveform 2,3
th(H)                                                              3.5                               4.0
th(L)        Hold time, High or Low
tW(H)        Jn, Kn to CP                                          0.0                               0.0
tW(L)
             CP Pulse width                                        0.0                               0.0
tW(L)        High or Low
                                                                   4.5                               5.0
tREC         SDn, RD Pulse width
             Low                                                   4.5                               5.0

             Recovery time                                         4.5                               5.0
             SDn, RD to CP
                                                                   4.5                               5.0

AC WAVEFORMS

For all waveforms, VM = 1.5V.
The shaded areas indicate when the input is permitted to change for predictable output performance.

                                          Kn                                  Jn

             Jn, Kn                   VM  Jn  VM                          VM  Kn  VM
                  CP
                                      ts(L) th(L)                         ts(H) th(H)

                                                    fmax

                                      VM           tw(L)                          VM
                                                            VM                     tPLH

                                                                   tw(H)

                                              tPHL

                       Qn                           VM                             VM

                                              tPLH                                 tPHL

                       Qn                           VM                             VM

                                                                                                                                                                                                                                SF00114

             Waveform 1. Propagation Delay for Data to Output, Data Setup Time and Hold Times, and Clock Pulse Width

1996 Mar 14                                                     4
Philips Semiconductors                                      Product specification

  Dual J-K negative edge-triggered flip-flop                   74F114
  with common clock and reset

             Jn, Kn

             SDn VM  tw(L)

             CP                 VM
                                   tREC

                                          VM

                     tPLH

             Qn             VM

                     tPHL

             Qn             VM

                                                                                                                   SF00115

             Waveform 2. Propagation Delay for Set to Output, Set Pulse Width, and Recovery Time for Set to Clock

             Jn, Kn

             RD VM   tw(L)
             CP
             Qn                 VM
             Qn                    tREC

                                                        VM
                     tPHL

                                     VM
                     tPLH

                                     VM

                                                                                                                                                                                                                     SF00116

Waveform 3. Propagation Delay for Reset to Output, Reset Pulse Width, and Recovery Time for Reset to Clock

1996 Mar 14                     5
Philips Semiconductors                                                                                                Product specification

  Dual J-K negative edge-triggered flip-flop                                                                             74F114
  with common clock and reset

TEST CIRCUIT AND WAVEFORMS

                                VCC                                90%                          tw                          90%  AMP (V)

                                            VOUT         NEGATIVE       VM                                        VM
                                D.U.T.                   PULSE              10%                               10%
                                                                                tTHL (tf )
                       VIN                                                                          tTLH (tr )                   0V
    PULSE

GENERATOR

                            RT                    CL RL                       tTLH (tr )            tTHL (tf )
                                                                         90%                                 90%
                                                                        VM                                        VM             AMP (V)

                                                         POSITIVE                              tw
                                                         PULSE

             Test Circuit for Totem-Pole Outputs                   10%                                                      10%  0V

DEFINITIONS:                                                            Input Pulse Definition

RL = Load resistor;                                                     INPUT PULSE REQUIREMENTS
          see AC ELECTRICAL CHARACTERISTICS for value.
                                                           family  amplitude VM rep. rate           tw                tTLH       tTHL
CL = Load capacitance includes jig and probe capacitance;   74F                                                                  2.5ns
          see AC ELECTRICAL CHARACTERISTICS for value.                  3.0V 1.5V 1MHz 500ns 2.5ns

RT = Termination resistance should be equal to ZOUT of
          pulse generators.

                                                                                                                                        SF00006

1996 Mar 14                                                6
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