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73K222AL

器件型号:73K222AL
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厂商名称:TDK [TDK Electronics]
厂商官网:http://www.tdk.com/
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73K222AL器件文档内容

                                                                                                                       73K222AL
                                                                                                  V.22, V.21, Bell 212A, 103

                                                                                                          Single-Chip Modem

                                                                                                                                         April 2000

DESCRIPTION                                                                                       FEATURES

The 73K222AL is a highly integrated single-chip                                                    One-chip CCITT V.22, V.21, Bell 212A and Bell
modem IC which provides the functions needed to                                                         103 standard compatible modem data pump
construct a CCITT V.22, V.21 and Bell 212A
compatible modem, capable of 1200 bit/s full-duplex                                                Full-duplex operation at 0-300 bit/s (FSK) or 600
operation over dial-up lines. The 73K222AL is an                                                        and 1200 bit/s (DPSK)
enhancement of the 73K212L/AL single-chip modem
which adds V.22 and V.21 modes to the Bell 212A and                                                Pin and software compatible with other TDK
103 operation of the 73K212AL. In Bell 212A mode,                                                       Semiconductor Corporation K-Series 1-chip
the 73K222AL provides the normal Bell 212A and 103
functions and employs a 2225 Hz answer tone. The                                                        modems
73K222AL in V.22 mode produces either 550 or 1800
Hz guard tone, recognizes and generates a 2100 Hz                                                 Interfaces  directly           with  standard
answer tone, and allows 600 bit/s V.22 or 0-300 bit/s
V.21 operation. The 73K222AL integrates analog,                                                   microprocessors (8048, 80C51 typical)
digital, and switched-capacitor array functions on a
single substrate, offering excellent performance and a                                             Serial or parallel microprocessor bus for control
high level of functional integration in a single 28-pin
DIP, PLCC and 44-pin TQFP configuration. The                                                       Serial port for data transfer
73K222AL operates from a single +5V supply. The
73K222AL is a new version replacing the 73K222L.                                                   Both synchronous and asynchronous modes of
The 73K222AL should be specified for all new                                                            operation including V.22 extended overspeed
designs.
                                                                                                   Call progress, carrier, precise answer tone
The 73K222AL includes the DPSK and FSK                                                                  (2100 or 2225 Hz), and long loop detectors
modulator/demodulator functions, call progress and
handshake tone monitor and a tone generator capable                                                DTMF, and 550 or 1800 Hz guard tone
of tone required for European applications.                                                             generators

                                                                          (continued)             Test modes available: ALB, DL, RDL, Mark,
                                                                                                        Space, Alternating bit patterns

                                                                                                   Precise automatic gain control allows 45 dB
                                                                                                        dynamic range

                                                                                                   CMOS technology for low power consumption
                                                                                                        using 60 mW @ 5V

                                                                                                   Single +5 volt supply

                                                                                                   PLCC and PDIP packages

                                BLOCK DIAGRAM

                DATA     8-BIT                                                                                  DTMF &
                 BUS      BUS
AD0-AD7       BUFFER      FOR                                                                                   TONE
                      CONTROL
        RD      READ      AND                                                                                   GENERATORS
       WR      WRITE  STATUS
       ALE   CONTROL                                                                              FSK
        CS     LOGIC   SERIAL
  RESET                 PORT                                                                      MODULATOR/
              STATUS      FOR
        INT      AND     DATA                                                                     DEMODULATOR   TRANSMIT

      TXD    CONTROL                                                                                            FILTER             TXA
      RXD      LOGIC
                                                                                       DIGITAL    PSK

                                PROCESSING                                                        MODULATOR/    RECEIVE            RXA

                                                                                                  DEMODULATOR   FILTER

                                                                                         TESTS:       SMART
                                                                                        ALB, DLB     DIALING

                                                                                           RDLB            &
                                                                                       PATTERNS       DETECT
                                                                                                  FUNCTIONS
                                                                                           CLOCK
                                                                                       GENERATOR  POWER

                                RXCLK
                                            EXCLK
                                                  TXCLK

                                                      CLK
                                                          XTL1
                                                                 XTL2

                                                                              GND
                                                                                  VREF

                                                                                      VDD
                                                                                          ISET
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

DESCRIPTION (continued)                                                         long (where N is the number of transmitted
                                                                                bits/character).
This device supports V.22 (except mode v) and V. 21
modes of operation, allowing both synchronous and                               Serial data from the demodulator is passed first
asynchronous communications. Test features such as                              through the data descrambler and then through
analog loop, digital loop, and remote digital loopback are                      the SYNC/ASYNC converter. The SYNC/ASYNC
supported. Internal pattern generators are also included for                    convertor will reinsert any deleted stop bits and
self-testing. The 73K222AL is designed to appear to the                         transmit output data at an intra-character rate (bit-
systems designer as a microprocessor peripheral, and will                       to-bit timing) of no greater than 1219 bit/s. An
easily interface with popular one-chip microprocessors                          incoming break signal (low through two
(80C51 typical) for control of modem functions through its 8-                   characters) will be passed through without
bit multiplexed address/data bus or serial control bus. An                      incorrectly inserting a stop bit.
ALE control line simplifies address demultiplexing. Data
communications occurs through a separate serial port only.                      The SYNC/ASYNC converter also has an
                                                                                extended overspeed mode which allows selection
The 73K222AL is ideal for use in either free standing or                        of an overspeed range of either +1% or +2.3%. In
integral system modem products where full-duplex 1200                           the extended overspeed mode, stop bits are
bit/s data communications over the 2-wire switched                              output at 7/8 the normal width.
telephone network is desired. Its high functionality, low
power consumption and efficient packaging simplify                              SYNCHRONOUS MODE
design requirements and increase system reliability. A
complete modem requires only the addition of the phone                          The CCITT V.22 standard defines synchronous
line interface, a control microprocessor, and RS-232 level                      operation at 600 and 1200 bit/s. The Bell 212A
converter for a typical system. The 73K222AL is part of                         standard defines synchronous operation only at
TDK Semiconductor Corporation's K-Series family of pin                          1200 bit/s. Operation is similar to that of the
and function compatible single-chip modem products.                             asynchronous mode except that data must be
These devices allow systems to be configured for higher                         synchronized to a provided clock and no variation
speeds and Bell or CCITT operation with only a single                           in data transfer rate is allowable. Serial input data
component change.                                                               appearing at TXD must be valid on the rising edge
                                                                                of TXCLK.
OPERATION
                                                                                TXCLK is an internally derived signal in internal mode
ASYNCHRONOUS MODE                                                               and is connected internally to the RXCLK pin in slave
                                                                                mode. Receive data at the RXD pin is clocked out on
Data transmission for the DPSK mode requires that data                          the falling edge of RXCLK. The ASYNCH/SYNCH
ultimately be transmitted in a synchronous fashion. The                         converter is bypassed when synchronous mode is
73K222AL includes ASYNC/SYNC and SYNC/ASYNC                                     selected and data is transmitted out at the same rate
converters which delete or insert stop bits in order to                         as it is input.
transmit data within a 0.01% rate. In asynchronous mode
the serial data comes from the TXD pin into the                                 DPSK MODULATOR/DEMODULATOR
ASYNC/SYNC converter. The ASYNC/SYNC converter
accepts the data provided on the TXD pin which normally                         The 73K222AL modulates a serial bit stream into
must be 1200 or 600 bit/s +1.0%, -2.5%. The converter will                      di-bit pairs that are represented by four possible
then insert or delete stop bits in order to output a signal                     phase shifts as prescribed by the Bell 212A or
which is 1200 or 600 bit/s 0.01% ( 0.01% is required                         V.22 standards. The baseband signal is then
synchronous data rate accuracy).                                                filtered to reduce intersymbol interference on the
                                                                                bandlimited 2-wire telephone line. Transmission
The serial data stream from the ASYNC/SYNC                                      occurs using either a 1200 Hz (originate mode) or
converter is passed through the data scrambler and                              2400 Hz carrier (answer mode). Demodulation is
onto the analog modulator. The data scrambler can be                            the reverse of the modulation process, with the
bypassed under processor control when unscrambled                               incoming analog signal eventually decoded into di-
data must be transmitted. The ASYNC/SYNC                                        bits and converted back to a serial bit stream. The
converter and the data scrambler are bypassed in all                            demodulator also recovers the clock which was
FSK modes. If serial input data contains a break signal                         encoded into the analog signal during modulation.
through one character (including start and stop bits)                           Demodulation occurs using either a 1200 Hz
the break will be extended to at least 2 times N + 3 bits                       carrier (answer mode or ALB originate mode) or a

                                                                             2
2400 Hz carrier (originate mode or ALB answer mode).                                  73K222AL
The 73K222AL uses a phase locked loop coherent                   V.22, V.21, Bell 212A, 103
demodulation technique for optimum receiver
performance.                                                             Single-Chip Modem

FSK MODULATOR/DEMODULATOR                                     SERIAL COMMAND INTERFACE

The FSK modulator produces a frequency modulated              The serial command interface allows access to the
analog output signal using two discrete frequencies to        73K222AL control and status registers via a serial
represent the binary data. In Bell 103, the standard          command port (22-pin version only). In this mode the
frequencies of 1270 and 1070 Hz (originate, mark and          A0, A1 and A2 lines provide register addresses for
space) or 2225 and 2025 Hz (answer, mark and space)           data passed through the data pin under control of the
are used. V.21 mode uses 980 and 1180 Hz (originate,          RD and WR lines. A read operation is initiated when
mark and space), or 1650 and 1850Hz (answer, mark and         the RD line is taken low. The first bit is available after
space). Demodulation involves detecting the received          RD is brought low and the next seven cycles of
frequencies and decoding them into the appropriate binary     EXCLK will then transfer out seven bits of the
value. The rate converter and scrambler/ descrambler are      selected address LSB first. A write takes place by
bypassed in the 103 or V.21 modes.                            shifting in eight bits of data LSB first for eight
                                                              consecutive cycles of EXCLK. WR is then pulsed low
PASSBAND FILTERS AND EQUALIZERS                               and data transferred into the addressed register
                                                              occurs on the rising edge of WR. This interface
High and low band filters are included to shape the           mode is also supported in the 28-pin packages. See
amplitude and phase response of the transmit and              serial control interface pin description.
receive signals and provide compromise delay
equalization and rejection of out-of-band signals in the      SPECIAL DETECT CIRCUITRY
receive channel. Amplitude and phase equalization are
necessary to compensate for distortion of the                 The special detect circuitry monitors the received
transmission line and to reduce intersymbol                   analog signal to determine status or presence of
interference in the bandlimited receive signal. The           carrier, call-progress tones, answer tone and weak
transmit signal filtering approximates a 75% square           received signal (long loop condition). An
root of raised Cosine frequency response                      unscrambled mark request signal is also detected
characteristic.                                               when the received data out of the DPSK
                                                              demodulator before the descrambler has been high
AGC                                                           for 165.5 ms 6.5 ms minimum. The appropriate
                                                              detect register bit is set when one of these conditions
The automatic gain control maintains a signal level at        changes and an interrupt is generated for all
the input to the demodulators which is constant to            purposes except long loop. The interrupts are
within 1 dB. It corrects quickly for increases in signal      disabled (masked) when the enable interrupt bit is
which would cause clipping and provides a total               set to 0.
receiver dynamic range of >45 dB.
                                                              DTMF GENERATOR
PARALLEL BUS INTERFACE
                                                              The DTMF generator will output one of 16 standard
Four 8-bit registers are provided for control, option         tone pairs determined by a 4-bit binary value and TX
select and status monitoring. These registers are             DTMF mode bit previously loaded into the tone
addressed with the AD0, AD1, and AD2 multiplexed              register. Tone generation is initiated when the DTMF
address lines (latched by ALE) and appear to a control        mode is selected using the tone register and the
microprocessor as four consecutive memory locations.          transmit enable (CR0 bit D1) is changed from 0 to 1.
Two control registers and the tone register are
read/write memory. The detect register is read only
and cannot be modified except by modem response to
monitored parameters.

                                                           3
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

PIN DESCRIPTION

POWER

NAME     28-PIN  TYPE  DESCRIPTION
GND         28      I
VDD         15      I  System Ground.

VREF     26        O   Power supply input, 5V 10%. Bypass with 0.1 and 22 F capacitors to
                       GND.
ISET     24         I
                       An internally generated reference voltage. Bypass with 0.1 F
                       capacitor to ground.

                       Chip current reference. Sets bias current for op-amps. The chip
                       current is set by connecting this pin to VDD through a 2 M resistor.
                       ISET should be bypassed to GND with a 0.1 F capacitor.

PARALLEL MICROPROCESSOR INTERFACE

ALE       12     I     Address latch enable. The falling edge of ALE latches the address on
AD0-AD7  4-11
CS        20           AD0-AD2 and the chip select on CS.

CLK        1     I/O Address/data bus. These bidirectional tri-state multiplexed lines carry
                            information to and from the internal registers.
INT       17
                 I     Chip select. A low on this pin during the falling edge of ALE allows a
RD        14
RESET     25           read cycle or a write cycle to occur. AD0-AD7 will not be driven and no
                       registers will be written if CS (latched) is not active. The state of CS is

                       latched on the falling edge of ALE.

                 O     Output clock. This pin is selectable under processor control to be either

                       the crystal frequency (for use as a processor clock) or 16 x the data

                       rate for use as a baud rate clock in DPSK modes only. The pin defaults

                       to the crystal frequency on reset.

                 O     Interrupt. This open drain output signal is used to inform the processor

                       that a detect flag has occurred. The processor must then read the
                       detect register to determine which detect triggered the interrupt. INT

                       will stay low until the processor reads the detect register or does a full

                       reset.

                 I     Read. A low requests a read of the 73K222AL internal registers. Data

                       cannot be output unless both RD and the latched CS are active or low.

                 I     Reset. An active high signal on this pin will put the chip into an inactive

                       state. All control register bits (CR0, CR1, Tone) will be reset. The

                       output of the CLK pin will be set to the crystal frequency. An internal

                       pull down resistor permits power on reset using a capacitor to VDD.

                                   4
                                                                    73K222AL
                                               V.22, V.21, Bell 212A, 103

                                                       Single-Chip Modem

PARALLEL MICROPROCESSOR INTERFACE (continued)

NAME   28-PIN  TYPE  DESCRIPTION
WR        13      I
                     Write. A low on this informs the 73K222AL that data is available on
                     AD0-AD7 for writing into an internal register. Data is latched on the
                     rising edge of WR. No data is written unless both WR and the latched
                     CS are low.

SERIAL MICROPROCESSOR INTERFACE

A0-A2  -       I     Register Address Selection. These lines carry register addresses and

                     should be valid during any read or write operation.

DATA   -       I/O Serial Control Data. Data for a read/write operation is clocked in or out
RD
                     on the falling edge of the EXCLK pin. The direction of data flow is

                     controlled by the RD pin. RD low outputs data. RD high inputs data.

       -       I     Read. A low on this input informs the 73K222AL that data or status

                     information is being read by the processor. The falling edge of the RD
                     signal will initiate a read from the addressed register. The RD signal

                     must continue for eight falling edges of EXCLK in order to read all eight

                     bits of the referenced register. Read data is provided LSB first. Data
                     will not be output unless the RD signal is active.

WR     -       I     Write. A low on this input informs the 73K222AL that data or status

                     information has been shifted in through the DATA pin and is available

                     for writing to an internal register. The normal procedure for a write is to

                     shift in data LSB first on the DATA pin for eight consecutive falling
                     edges of EXCLK and then to pulse WR low. Data is written on the

                     rising edge of WR.

NOTE: The serial control mode is provided by tying ALE high and CS low. In this configuration AD7 becomes
          DATA and AD0, AD1 and AD2 become the address only. See timing diagrams on page 20.

                                 5
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

PIN DESCRIPTION (continued)

DTE USER

NAME   28-PIN  TYPE          DESCRIPTION
EXCLK     19      I
RXCLK     23                 External Clock. This signal is used in synchronous transmission
RXD       22      O          when the external timing option has been selected. In the external
TXCLK     18                 timing mode the rising edge of EXCLK is used to strobe synchronous
                 O/          DPSK transmit data applied to on the TXD pin. Also used for serial
TXD       21   Weak          control interface.
               Pull -up
                             Receive Clock. The falling edge of this clock output is coincident with
                  O          the transitions in the serial received data output. The rising edge of
                             RXCLK can be used to latch the valid output data. RXCLK will be
                  I          valid as long as a carrier is present.

                             Received Data Output. Serial receive data is available on this pin.
                             The data is always valid on the rising edge of RXCLK when in
                             synchronous mode. RXD will output constant marks if no carrier is
                             detected.

                             Transmit Clock. This signal is used in synchronous transmission to
                             latch serial input data on the TXD pin. Data must be provided so that
                             valid data is available on the rising edge of the TXCLK. The transmit
                             clock is derived from different sources depending upon the
                             synchronization mode selection. In Internal Mode the clock is
                             generated internally. In External Mode TXCLK is phase locked to the
                             EXCLK pin. In Slave Mode TXCLK is phase locked to the RXCLK
                             pin. TXCLK is always active.

                             Transmit Data Input. Serial data for transmission is applied on this pin.
                             In synchronous modes, the data must be valid on the rising edge of the
                             TXCLK clock. In asynchronous modes (1200/600 bit/s or 300 baud)
                             no clocking is necessary. DPSK data must be 1200/600 bit/s +1%,
                             -2.5% or +2.3%, -2.5 % in extended overspeed mode.

ANALOG INTERFACE AND OSCILLATOR

RXA    27                    I Received modulated analog signal input from the telephone line

TXA                          interface.
XTL1
XTL2   16                    O Transmit analog output to the telephone line interface.

       2                     I These pins are for the internal crystal oscillator requiring a 11.0592 MHz

       3                     I parallel mode crystal. Load capacitors should be connected from XTL1

                             and XTL2 to Ground. XTL2 can also be driven from an external clock.

                                         6
REGISTER DESCRIPTIONS                                                                     73K222AL
                                                                    V.22, V.21, Bell 212A, 103
Four 8-bit internal registers are accessible for control
and status monitoring. The registers are accessed in                        Single-Chip Modem
read or write operations by addressing the A0, A1
and A2 address lines in serial mode, or the AD0,                73K222AL internal state. DR is a detect register
AD1 and AD2 lines in parallel mode. In parallel                 which provides an indication of monitored
mode the address lines are latched by ALE. Register             modem status conditions. TR, the tone control
CR0 controls the method by which data is                        register, controls the DTMF generator, answer
transferred over the phone line. CR1 controls the               and guard tones and RXD output gate used in
interface between the microprocessor and the                    the modem initial connect sequence. All
                                                                registers are read/write except for DR which is
REGISTER BIT SUMMARY                                            read only. Register control and status bits are
                                                                identified below:

                ADDRESS                                         DATA BIT NUMBER

REGISTER        AD2 - AD0  D7          D6        D5             D4         D3              D2         D1          D0
                                                                                     TRANSMIT
CONTROL                    MODULATION  0         TRANSMIT       TRANSMIT   TRANSMIT             TRANSMIT    ANSWER/
                               OPTION               MODE           MODE       MODE      MODE     ENABLE     ORIGINATE
REGISTER CR0    000                                    3              2          1         0
                                                                                                    TEST        TEST
0                                                                                      RESET       MODE         MODE

CONTROL                    TRANSMIT    TRANSMIT    ENABLE          BYPASS      CLK    ANSWER           1           0
                            PATTERN    PATTERN     DETECT       SCRAMBLER  CONTROL      TONE
REGISTER C R 1  001                              INTERRUPT                                         CALL         LONG
                                 1           0                                                 PROGRESS         LOOP
1

DETECT                     X           X         RECEIVE        UNSCR.     CARRIER
                                                  DATA          MARKS      DETECT
REGISTER  DR    010

TONE                           RXD     TRANSMIT  TRANSMIT       TRANSMIT                          DTMF1/      DTMF0/
                            OUTPUT       GUARD   ANSWER            DTMF                        OVERSPEED     GUARD/
CONTROL   TR    011        CONTROL        TONE                             DTMF3     DTMF2                  ANS TONE
                                                    TONE
REGISTER                         X            X
                                                        X
CONTROL                                                                                                     X

REGISTER C R 2  100                                             THESE REGISTER LOCATIONS ARE RESERVED FOR

2

CONTROL                    X           X         X                                                          X

REGISTER C R 3  101                                                 USE WITH OTHER K-SERIES FAMILY MEMBERS

3

ID                                                                         X         X         X            X

REGISTER  ID    110        ID          ID        ID             ID

NOTE: When a register containing reserved control
            bits is written into, the reserved bits must be
            programmed as 0's.

            X = Undefined, mask in software

                                                             7
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

REGISTER ADDRESS TABLE

              ADDRESS                                                         DATA BIT NUMBER

REGISTER      AD2 - AD0      D7                   D6          D5              D4          D3             D2          D1         D0

CONTROL                      MODULATION                       TRANSMIT     TRANSMIT       TRANSMIT       TRANSMIT    TRANSMIT   ORIGINATE/
                                 OPTION                          MODE         MODE           MODE           MODE      ENABLE     ANSWER
REGISTER CR0  000                                 0                 3            2              1              0

0

                             0 = 1200 BIT/S DPSK                  0000 = PWR DOWN                                    0 = DISABLE 0 = ANSWER
                             1 = 600 BIT/S DPSK                   0001 = INT SYNCH                                      TXA OUTPUT 1 = ORIGINATE
                             0 = BELL 103 FSK                     0010 = EXT SYNCH
                             1 = V.21 FSK                         0011 = SLAVE SYNCH                                 1 = ENABLE
                                                                  0100 = ASYNCH 8 BITS/CHAR                             TXA OUTPUT
                                                                  0101 = ASYNCH 9 BITS/CHAR
                                                                  0110 = ASYNCH 10 BITS/CHAR
                                                                  0111 = ASYNCH 11 BITS/CHAR
                                                                  1100 = FSK

CONTROL                      TRANSMIT       TRANSMIT            ENABLE        BYPASS          CLK                    TEST       TEST
                             PATTERN         PATTERN             DETECT    SCRAMBLER      CONTROL                    MODE       MODE
REGISTER CR1  001                                             INTERRUPT                                  RESET
                                   1               0                                                                    1          0
1

                                 00 = TX DATA                 0 = DISABLE  0 = NORMAL     0 = XTAL       0 = NORMAL  00 = NORMAL
                                 01 = TX ALTERNATE            1 = ENABLE   1 = BYPASS                                01 = ANALOG LOOPBACK
                                 10 = TX MARK                                             1 = 16 X DATA 1 = RESET    10 = REMOTE DIGITAL
                                 11 = TX SPACE                                 SCRAMBLER
                                                                                          RATE OUTPUT                       LOOPBACK
                                                                                                                     11 = LOCAL DIGITAL
                                                                                          AT CLK PIN IN
                                                                                                                           LOOPBACK
                                                                                          DPSK MODE

                                                                                          ONLY

DETECT   DR 010             X                    X           RECEIVE      UNSCR.         CARRIER        ANSWER          CALL   LONG
REGISTER                                                        DATA       MARKS          DETECT           TONE      PROGRESS   LOOP

                                                              OUTPUTS                            0 = CONDITION NOT DETECTED
                                                              RECEIVED                           1 = CONDITION DETECTED
                                                              DATA STREAM

   TONE                          RXD        TRANSMIT          TRANSMIT     TRANSMIT       DTMF3          DTMF2          DTMF1/   DTMF0/
CONTROL TR 011                OUTPUT         GUARD/            ANSWER         DTMF                                   OVERSPEED   GUARD/
REGISTER                     CONTROL           TONE
                                                                 TONE                                                           ANSWER/
                                                                                                                                  TONE

                             RXD PIN        0 = OFF           0 = OFF      0 = DATA              4 BIT CODE FOR 1 OF 16         0 = 2225 Hz A.T.
                             0 = NORMAL     1 = ON            1 = ON       1 = TX DTMF           DUAL TONE COMBINATIONS             1800 Hz G.T.
                             1 = TRI STATE
                                                                                                                                1 = 2100 Hz A.T.
                                                                                                                                    500 Hz G.T.

      ID  10  110            ID                   ID          ID              ID              X          X           X          X
REGISTER

00XX = 73K212AL, 322L, 321L  X = Undefined, mask in software
01XX = 73K221AL, 302L
10XX = 73K222AL, 222BL
1100 = 73K224L

1110 = 73K324L
1111 = 73K224BL
1101 = 73K324BL

                                                                           8
                                                                               73K222AL
                                                          V.22, V.21, Bell 212A, 103

                                                                  Single-Chip Modem

CONTROL REGISTER 0

CR0         D7   D6         D5         D4         D3          D2                 D1  D0
000
         MODUL.  0          TRANSMIT TRANSMIT TRANSMIT TRANSMIT TRANSMIT             ANSWER/
         OPTION
                            MODE 3     MODE 2     MODE 1      MODE 0  ENABLE         ORIGINATE

BIT NO.          NAME           CONDITION DESCRIPTION

D0               Answer/            0          Selects answer mode (transmit in high band, receive
                 Originate
                                               in low band).
                 Transmit
                  Enable            1          Selects originate mode (transmit in low band, receive in

                                               high band).

D1                                  0          Disables transmit output at TXA.

                                    1          Enables transmit output at TXA.

                                               Note: TX Enable must be set to 1 to allow Answer Tone
                                               and DTMF Transmission.

D5, D4,D3, D2    Transmit   D5 D4 D3 D2        Selects power down mode. All functions disabled except
                   Mode     0 000              digital interface.
                            0 001
                                               Internal synchronous mode. In this mode TXCLK is an
                            0 010              internally derived 1200 Hz signal. Serial input data
                                               appearing at TXD must be valid on the rising edge of
                                               TXCLK. Receive data is clocked out of RXD on the
                                               falling edge of RXCLK.

                                               External synchronous mode. Operation is identical to
                                               internal synchronous, but TXCLK is connected internally
                                               to EXCLK pin, and a 1200 Hz 0.01% clock must be
                                               supplied externally.

                            0 0 1 1 Slave synchronous mode. Same operation as other
                                                       synchronous modes. TXCLK is connected internally to
                                                       the RXCLK pin in this mode.

                            0 1 0 0 Selects PSK asynchronous mode - 8 bits/character
                                                       (1 start bit, 6 data bits, 1 stop bit).

                            0 1 0 1 Selects PSK asynchronous mode - 9 bits/character
                                                       (1 start bit, 7 data bits, 1 stop bit).

                            0 1 1 0 Selects PSK asynchronous mode - 10 bits/character
                                                       (1 start bit, 8 data bits, 1 stop bit).

                            0 1 1 1 Selects PSK asynchronous mode - 11 bits/character
                                                       (1 start bit, 8 data bits, Parity and 1 or 2 stop bits).

                            1 1 0 0 Selects FSK operation.

D6                                  0          Not used; must be written as a "0."

                                               9
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

CONTROL REGISTER 0 (continued)

CR0         D7     D6             D5           D4          D3        D2               D1         D0
000
         MODUL.    0       TRANSMIT TRANSMIT            TRANSMIT TRANSMIT        TRANSMIT   ANSWER/
         OPTION                                                                   ENABLE   ORIGINATE
                                MODE 3      MODE 2      MODE 1       MODE 0

BIT NO.            NAME               CONDITION     DESCRIPTION

D7                 Modulation     D7 D5 D4          Selects:
                      Option      0 0X
                                                    DPSK mode at 1200 bit/s.

                                      1 0X          DPSK mode at 600 bit/s.

                                      0 11          FSK Bell 103 mode.
                                      1 11          FSK CCITT V.21 mode.
                                                    X = Don't care

CONTROL REGISTER 1

         D7            D6               D5          D4          D3           D2  D1        D0

CR1      TRANSMIT  TRANSMIT           ENABLE       BYPASS       CLK      RESET   TEST      TEST
001      PATTERN   PATTERN            DETECT                                     MODE      MODE
                                       INTER.      SCRAMB CONTROL
               1         0                                                          1         0

BIT NO.            NAME               CONDITION DESCRIPTION

D1, D0             Test Mode            D1 D0
                                        00
                                        01          Selects normal operating mode.

                                        10          Analog loopback mode. Loops the transmitted analog
                                                    signal back to the receiver, and causes the receiver to
                                                    use the same center frequency as the transmitter. To
                                                    squelch the TXA pin, transmit enable must be forced
                                                    low.

                                                    Selects remote digital loopback. Received data is looped
                                                    back to transmit data internally, and RXD is forced to a
                                                    mark. Data on TXD is ignored.

                                        11          Selects local digital loopback. Internally loops TXD back
                                                    to RXD and continues to transmit carrier from TXA pin.

D2                 Reset                    0       Selects normal operation.

                                            1       Resets modem to power down state. All control

                                                    register bits (CR0, CR1, Tone) are reset to zero. The

                                                    output of the CLK pin will be set to the crystal frequency.

D3                 CLK Control              0       Selects 11.0592 MHz crystal echo output at CLK pin.

                 (Clock Control)            1       Selects 16 X the data rate, output at CLK pin in DPSK

                                                    modes only.

                                                    10
                                                                            73K222AL
                                                       V.22, V.21, Bell 212A, 103

                                                               Single-Chip Modem

CONTROL REGISTER 1 (continued)

         D7        D6           D5         D4          D3   D2                   D1     D0

CR1      TRANSMIT  TRANSMIT     ENABLE     BYPASS      CLK  RESET                TEST   TEST
001      PATTERN   PATTERN      DETECT                                           MODE   MODE
                                 INTER.    SCRAMB CONTROL
               1         0                                                          1      0

BIT NO.            NAME         CONDITION DESCRIPTION

D4                 Bypass           0      Selects normal operation. DPSK data is passed through

                   Scrambler               scrambler.

                                    1      Selects Scrambler Bypass. Bypass DPSK data is routed

                                           around scrambler in the transmit path.

D5                 Enable           0      Disables interrupt at INT pin.

                   Detect           1      Enables INT output. An interrupts will be generated with

                                           a change in status of DR bits D1-D4. The answer tone

                                           and call progress detect interrupts are masked when the

                                           TX enable bit is set. Carrier detect is masked when TX

                                           DTMF is activated. All interrupts will be disabled if the

                                           device is in power down mode.

D7, D6             Transmit     D7 D6      Selects normal data transmission as controlled by the
                   Pattern      00         state of the TXD pin.

                                01         Selects an alternating mark/space transmit pattern for
                                           modem testing.

                                10         Selects a constant mark transmit pattern.

                                11         Selects a constant space transmit pattern.

DETECT REGISTER

         D7        D6           D5         D4          D3   D2                   D1     D0

DR       X         X            RECEIVE    UNSCR.   CARR. ANSWER                  CALL  LONG
010                               DATA      MARK   DETECT TONE                   PROG.  LOOP

BIT NO.              NAME       CONDITION  DESCRIPTION
D0                 Long Loop
                                    0      Indicates normal received signal.

                                    1      Indicates low received signal level.

D1           Call Progress          0      No call progress tone detected.

                   Detect           1      Indicates presence of call progress tones. The call

                                           progress detection circuitry is activated by energy in the

                                           350 to 620 Hz call progress band.

                                           11
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

DETECT REGISTER (continued)

DR       D7      D6            D5         D4        D3          D2            D1            D0

010      X       X             RECEIVE    UNSCR.     CARR. ANSWER              CALL         LONG
                                 DATA      MARK     DETECT TONE               PROG.         LOOP

BIT NO.              NAME      CONDITION  DESCRIPTION
D2
                 Answer Tone       0      No answer tone detected.
                     Detect
                                   1      Indicates detection of 2225 Hz answer tone in Bell mode

                                          or 2100 Hz in CCITT mode. The device must be in

                                          originate mode for detection of answer tone. For CCITT

                                          answer tone detection, bit D0 of the Tone Register must

                                          be set to a 1.

D3                   Carrier       0      No carrier detected in the receive channel.
D4                   Detect
D5               Unscrambled       1      Indicates carrier has been detected in the receive
D6, D7           Mark Detect
                                          channel.
                 Receive Data
                                   0      No unscrambled mark.
                   Not Used
                                   1      Indicates detection of unscrambled marks in the received

                                          data. A valid indication requires that unscrambled marks

                                          be received for > 165.5 6.5 ms.

                                          Continuously outputs the received data stream. This data
                                          is the same as that output on the RXD pin, but it is not
                                          disabled when RXD is tri-stated.

                               Undefined  Not used. Mask in software.

TONE REGISTER

         D7      D6            D5         D4        D3          D2            D1            D0

TR       RXD     TRANSMIT      TRANSMIT   TRANSMIT  DTMF 3  DTMF 2            DTMF 1/        DTMF 0/
                                ANSWER       DTMF                              OVER-        ANSWER/
011 OUTPUT       GUARD                                                        SPEED          GUARD
                                  TONE
         CONTR.  TONE

BIT NO.             NAME       CONDITION  DESCRIPTION
D0
                   DTMF 0/     D6 D5 D4 D0 D0 interacts with bits D6, D5, and D4 as shown.
                   Answer/
                 Guard Tone    XX1 X      Transmit DTMF tones.
                               X00 0      Detects 2225 Hz in originate mode.

                               X 1 0 0 Transmits 2225 Hz in answer mode (Bell).

                               X 0 0 1 Detects 2100 Hz in originate mode.

                               X 1 0 1 Transmits 2100 Hz in answer mode (CCITT).

                               1 0 0 0 Select 1800 Hz guard tone.

                               1 0 0 1 Select 550 Hz guard tone.

D1               DTMF 1/       D4 D1      D1 interacts with D4 as shown.

                 Overspeed     00         Asynchronous DPSK +1.0% -2.5%.

                               01         Asynchronous DPSK +2.3% -2.5%.

                                          12
                                                                           73K222AL
                                                      V.22, V.21, Bell 212A, 103

                                                              Single-Chip Modem

TONE REGISTER

              D7          D6         D5        D4       D3       D2         D1        D0
                                                   DTMF 3   DTMF 2
TR       RXD        TRANSMIT   TRANSMIT  TRANSMIT                     DTMF 1/   DTMF 0/
                    GUARD      ANSWER    DTMF                         OVER-     ANSWER/
011 OUTPUT          TONE       TONE                                   SPEED     GUARD

         CONTR.    NAME

BIT NO.           DTMF 3,      CONDITION    DESCRIPTION
                   2, 1, 0
D3, D2,                        D3 D2 D1 D0  Programs 1 of 16 DTMF tone pairs that will be
D1, D0                         00 00        transmitted when TX DTMF and TX enable bit (CR0, bit
                               11 11        D1) are set. Tone encoding is shown below:

                                             KEYBOARD         DTMF CODE         TONES
                                            EQUIVALENT      D3 D2 D1 D0          LOW HIGH

                                                   1        0 0 01              697 1209

                                                   2        0 0 10              697 1336

                                                   3        0 0 11              697 1477

                                                   4        0 1 00              770 1209

                                                   5        0 1 01              770 1336

                                                   6        0 1 10              770 1477

                                                   7        0 1 11              852 1209

                                                   8        1 0 00              852 1336

                                                   9        1 0 01              852 1477

                                                   0        1 0 10              941 1336

                                                   *        1 0 11              941 1209

                                                   #        1 1 00              941 1477

                                                   A        1 1 01              697 1633

                                                   B        1 1 10              770 1633

                                                   C        1 1 11              852 1633

                                                   D        0 0 00              941 1633

D4                Transmit     0            Disable DTMF.

                  DTMF                   1  Activates DTMF. The selected DTMF tones are
                               D5 D4 D0     transmitted continuously when this bit is high. TX DTMF
D5                Transmit                  overrides all other transmit functions.

                                            D5 interacts with bits D4 and D0 as shown.

                  Answer Tone  0 0 X Disables answer tone generator.

                               1 0 0 Enables answer tone generator. A 2225 Hz answer tone
                                                         will be transmitted continuously when the Transmit
                                                         Enable bit is set in CR0. The device must be in answer
                                                         mode.

                               1 0 1 Likewise a 2100 Hz answer tone will be transmitted.

                                            13
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Single-Chip

TONE REGISTER (continued)

         D7      D6              D5         D4        D3        D2          D1              D0

TR       RXD     TRANSMIT        TRANSMIT   TRANSMIT  DTMF 3    DTMF 2      DTMF 1/          DTMF 0/
                                  ANSWER       DTMF                          OVER-          ANSWER/
011 OUTPUT       GUARD                                                      SPEED            GUARD
                                    TONE
         CONTR.  TONE

BIT NO.          NAME            CONDITION  DESCRIPTION

D6               Transmit            0      Disables guard tone generator.

                 Guard Tone          1      Enables guard tone generator (See D0 for selection of

                                            guard tones).

D7               RXD Output          0      Enables RXD pin. Receive data will be output on RXD.

                 Control             1      Disables RXD pin. The RXD pin reverts to a high

                                            impedance with internal weak pull-up resistor.

ID REGISTER

ID       D7      D6              D5         D4        D3        D2          D1              D0

110      ID      ID              ID         ID        X         X           X               X

BIT NO.          NAME            CONDITION  DESCRIPTION

                                 D7 D6 D5 D4 Indicates Device:

D7, D6, D5, D4      Device       0 0X X     73K212AL, 73K321L, 73K322L
                 Identification  0 1X X     73K221AL or 73K302L
                                 1 0X X     73K222AL, 73K222BL
                   Signature

                                 110 0      73K224L
                                 111 0      73K324L

                                 1 1 1 1 73K224BL

D3-D0            Not Used          110 1    73K324BL
                                 Undefined  Mask in software

                                            14
                                                                                73K222AL
                                                           V.22, V.21, Bell 212A, 103

                                                                   Single-Chip Modem

ELECTRICAL SPECIFICATIONS

ABSOLUTE MAXIMUM RATINGS

PARAMETER                        RATING

VDD Supply Voltage               7V

Storage Temperature              -65 to 150C

Soldering Temperature (10 sec.)  260C

Applied Voltage                  -0.3 to VDD + 0.3V

Note: All inputs and outputs are protected from static charge using built-in, industry standard protection devices
and all outputs are short-circuit protected.

RECOMMENDED OPERATING CONDITIONS

PARAMETER                        CONDITION                         MIN    NOM  MAX    UNIT
                                                                    4.5     5   5.5     V
VDD Supply voltage                                                  -40         +85    C
                                                                            2  +0.01
TA, Operating Free-Air                                             -0.01                %
Temperature                                                                     2.2
                                                                    0.1                F
Clock Variation                  (11.0592 MHz) Crystal or           1.8          40   M
                                 external clock                                  20
                                                                    0.1                F
External Components (Refer to Application section for placement.)   0.1                F
                                                                    22                 F
VREF Bypass Capacitor            (External to GND)                                     pF

Bias setting resistor            (Placed between VDD and ISET
                                 pins)

ISET Bypass Capacitor            (ISET pin to GND)

VDD Bypass Capacitor 1           (External to GND)

VDD Bypass Capacitor 2           (External to GND)

XTL1 Load Capacitor              Depends on crystal
XTL2 Load Capacitor              characteristics; from pin to GND

                                               15
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Single-Chip

ELECTRICAL SPECIFICATIONS (continued)

DC ELECTRICAL CHARACTERISTICS
(TA = -40C to 85C, VDD = recommended range unless otherwise noted.)

PARAMETER                      CONDITION                               MIN   NOM  MAX   UNIT
IDD, Supply Current            ISET Resistor = 2 M                             8
IDDA, Active                   CLK = 11.0592 MHz                       3.0         12    mA
IDD1, Power-down               CLK = 11.0592 MHz                       2.0          4    mA
IDD2, Power-down               CLK = 19.200 KHz                          0          3    mA
Digital Inputs                                                         -200
VIH, Input High Voltage        VI = VIH Max                              1        VDD     V
                               VI = VIL Min                            2.4        VDD     V
  Reset, XTL1, XTL2            Reset = VDD                              -1         0.8    V
  All other inputs             All Digital Input Pins                             100    A
VIL, Input Low Voltage                                                                   A
IIH, Input High Current        IOH MIN = -0.4 mA                                   50    A
IIL, Input Low Current         IO MAX = 1.6 mA                                     10    pF
Reset Pull-down Current        IO = 3.6 mA
Input Capacitance              RXD = GND                                          VDD     V
Digital Outputs                Maximum Capacitive Load                             0.4    V
VOH, Output High Voltage                                                           0.6    V
VOL, Output Low Voltage                                                            -50   A
VOL, CLK Output                                                                    15    pF
RXD Tri-State Pull-up Current
CMAX, CLK Output

                                       16
                                                                                  73K222AL
                                                             V.22, V.21, Bell 212A, 103

                                                                     Single-Chip Modem

ELECTRICAL SPECIFICATIONS (continued)

DYNAMIC CHARACTERISTICS AND TIMING
(TA = -40C to +85C, VDD = recommended range unless otherwise noted.)

PARAMETER               CONDITION                                       MIN NOM MAX                 UNIT

PSK Modulator                                                                                         dB
                                                                                                    dBm0
Carrier Suppression     Measured at TXA                                 55
                                                                                                      %
Output Amplitude        TX scrambled marks                             -11.5 -10.0           -9     dBm0

FSK Mod/Demod                                                                                         dB

Output Frequency Error  CLK = 11.0592 MHz                              -0.35                 +0.35    %

Transmit Level          Transmit Dotting Pattern                       -11.5 -10.0           -9       %

Harmonic Distortion     THD in the alternate band                             -60            -50      %
in 700-2900 Hz band     DPSK or FSK                                                                 dBm0
                                                                                                    dBm0
Output Bias Distortion  Transmit Dotting Pattern                              8
                                                                                                      dB
                        in ALB @ RXD                                                                dBm0

Total Output Jitter     Random Input in ALB @ RXD                       -15                  +15      dB

DTMF Generator                                                                                      dBm0
                                                                                                    dBm0
Frequency Accuracy                                                     -0.25                 +0.25
                                                                                                     ms
Output Amplitude        Low Band, DPSK Mode                             -10   -9             -8      ms
                                                                                                      dB
Output Amplitude        High Band, DPSK Mode                            -8    -7             -6

Twist                   High-Band to Low-Band, DPSK Mode 1.0                  2.0            3.0

Long Loop Detect        DPSK or FSK                                     -38                  -28

Dynamic Range           Refer to Performance Curves                           45

Call Progress Detector

Detect Level            2-Tones in 350-600 Hz band                      -34                  0

Reject Level            2-Tones in 350-600 Hz band                                           -41

Delay Time              -70 dBm0 to -30 dBm0 STEP                       27                   80

Hold Time               -30 dBm0 to -70 dBm0 STEP                       27                   80

Hysteresis                                                              2

NOTE: Parameters expressed in dBm0 refer to the following definition:

               0 dB loss in the Transmit path to the line.
               2 dB gain in the Receive path from the line.

       Refer to the Basic Box Modem diagram in the Applications section for the DAA design.

                                       17
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V.22, V.21, Bell 212A, 103
Single-Chip

DYNAMIC CHARACTERISTICS AND TIMING (continued)

PARAMETER                   CONDITION                      MIN NOM MAX       UNIT
Carrier Detect              DPSK or FSK
                            Receive data                   -49         -42   dBm0
  Threshold                 -70 dBm0 to -30 dBm0 STEP
  Delay Time                Single tone detected           15          45    ms
  Hysteresis                -30 dBm0 to -70 dBm0 STEP
  Hold Time                                                2      3.0        dB
Answer Tone Detector        Not in V.21 mode
  Detect Level              -70 dBm0 to -30 dBm0 STEP      10          24    ms
  Delay Time                -30 dBm0 to -70 dBm0 STEP
  Hold Time                                                -49.5       -42   dBm0
  Detect Frequency Range    TXA pin; FSK Single             20          45    ms
Output Smoothing Filter     Tone out for THD = -50 db       10          30    ms
  Output load               in 0.3 to 3.4 kHz              -2.5        +2.5    %
                            Frequency = 76.8 kHz
  Spurious Frequency Comp.  Frequency = 153.6 kHz          10                k

  TXA pin Output Impedance  TXA pin; 76.8 kHz                          50    pF
Clock Noise
Carrier VCO                 Originate or Answer                        -39   dBm0
Capture Range               -10 Hz to +10 Hz Carrier
Capture Time                Frequency Change Assum.                    -45   dBm0

Recovered Clock             % of frequency                        200  300   
  Capture Range             center frequency
                            (center at 1200 Hz)                        1.0 mVrms
  Data Delay Time           Analog data in at RXA pin to
                            receive data valid at RXD pin  -10         +10   Hz

                                                                  40   100   ms

                                                           -625        +625  ppm

                                                                  30   50    ms

                            18
                                                                                     73K222AL
                                                                V.22, V.21, Bell 212A, 103

                                                                        Single-Chip Modem

DYNAMIC CHARACTERISTICS AND TIMING (continued)

PARAMETER                          CONDITION                      MIN   NOM   MAX   UNIT
                                                                              +20
Guard Tone Generator                                                    -3.0  -2.0   Hz
                                                                        -6.0  -5.0   dB
Tone Accuracy                      550 Hz                                      -50   dB
                                                                               -60   dB
                                   1800 Hz                        -20                dB
                                                                              140
Tone Level                         550 Hz                         -4.0         50    ns
                                                                                     ns
(Below DPSK Output)                1800 Hz                        -7.0        200    ns
                                                                                     ns
Harmonic Distortion                550 Hz                                            ns
700 to 2900 Hz                     1800 Hz                                           ns
                                                                                     ns
Timing (Refer to Timing Diagrams)                                                    ns
                                                                                     ns
TAL                                CS/Address setup before ALE Low 12                ns
                                                                                     ns
TLA                   CS CS hold after ALE low                    0                  ns
                                                                                     ns
                      ADDR Address hold after ALE low             10                 ns
                                                                                     ns
TLC                                ALE Low to RD/WR Low           10                 ns
TCL                                                                                  ns
TRD                                RD/ WR Control to ALE High     0

                                   Data out from RD Low           0

TLL                                ALE width                      15
TRDF
TRW                                Data float after RD High
TWW
TDW                                RD width                       50
TWD
                                   WR width                       50

                                   Data setup before WR High      15

                                   Data hold after WR High        12

TCKD                               Data out after EXCLK Low
TCKW
                                   WR after EXCLK Low             150

TDCK                               Data setup before EXCLK Low    150

TAC                                Address setup before control*  50

TCA                                Address hold after control*    50

TWH                                Data Hold after EXCLK          20

* Control for setup is the falling edge of RD or WR.
   Control for hold is the falling edge of RD or the rising edge of WR.

NOTE: Asserting ALE, CS, and RD or WR concurrently can cause unintentional register accesses. When using
         non-8031 compatible processors, care must be taken to prevent this from occurring when designing the
         interface logic.

                                              19
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

TIMING DIAGRAMS

BUS TIMING DIAGRAM (PARALLEL VERSION)

                              TLL

ALE

                             TLC          TRW          TCL

RD                                                                            TLC      TWW
                                                                 ADDRESS
       WR                    TLA  TRD                  TRDF                                     TWD
AD0-AD7         TAL
                                                                                           TDW
                ADDRESS
                                          READ DATA                                    WRITE DATA

CS

READ TIMING DIAGRAM (SERIAL VERSION)

            EXCLK

           RD

AD0-AD2         TAC
                        TCA

                ADDRESS

                 TRD                      TCKD                                                           TRDF

           AD7               D0       D1           D2        D3      D4            D5       D6      D7

WRITE TIMING DIAGRAM (SERIAL VERSION)

              EXCLK

                                                                                                         TWW

       WR                                                                                   TCKW
AD0-AD2                                                                                                 TAC
                                                                                                                         TCA
      AD7
                                                                                                        ADDRESS

                 TDCK                                                                               TWH

                 D0               D1           D2      D3        D4      D5            D6       D7

                                                             20
                                                                                                                                 73K222AL
                                                                                                            V.22, V.21, Bell 212A, 103

                                                                                                                    Single-Chip Modem

APPLICATIONS INFORMATION                                                                               The parallel version is intended for use with
                                                                                                       8039/48 or 8031/51 microcontrollers from Intel or
GENERAL CONSIDERATIONS                                                                                 many other manufacturers. The serial interface 22-
Figures 1 and 2 show basic circuit diagrams for                                                        pin version can be used with other
K-Series modem integrated circuits. K-Series products                                                  microcontrollers or in applications where only a
are designed to be used in conjunction with a control                                                  limited number of port lines are available or the
processor, a UART or RS-232 serial data interface,                                                     application does not lend itself to a multiplexed
and a DAA phone line interface to function as a typical                                                address/data interface. The parallel versions may
intelligent modem. The K-Series ICs interface directly                                                 also be used in the serial mode, as explained in
with Intel 8048 and 80C51 microprocessors for control                                                  the data sheet pin description.
and status monitoring purposes. Two typical DAA
arrangements are shown: one for a split 5 or 12 volt                                                 In most applications the controller will monitor the
design and one for a single 5 volt design. These                                                       serial data for commands from the DTE and the
diagrams are for reference only and do not represent                                                   received data for break signals from the far end
production-ready modem designs.                                                                        modem. In this way, commands to the modem are
                                                                                                       sent over the same line as the transmitted data. In
K-Series devices are available with two control                                                        other applications the RS-232 interface handshake
interface versions: one for a parallel multiplexed                                                     lines are used for modem control.
address/data interface, and one for a serial interface.

                                              C14      Y1     C13
                                             39 pF  11.0592   18 pF

                                                     MHZ             +5V

                       N/C                                                    R10
                                                                              2.2M
     RS232             XTL2 XTL1             CLK XTL1                                 C9       + C8           C1
     LEVEL                                               XTL2 VDD                   0.1 F                  390 pF
                                                                                                   22 F
CONVERTERS
                                        INT  INT              ISET C10
                             80C51
                                                                       0.1 F                                      R5
          RTS                                                                                                     37.4K
CA                     P1.0  P0.0-7                           GND
          CTS          P1.1                                               C11                                        -
CB                                                                                                                                     R4
          DSR                                                             0.1 F                                 LM 1458              20K

CC        DTR          P1.2  RD              RD               VREF                                            U1A +                R4
                                                                                                                                  5.1K
CD                     P1.3  WR              WR                                                                C3              R3
                                                                                                            1000 pF            3.6K
                  DCD        ALE             ALE              RXA
CF                           P3.1
                       P1.5                  CS     K-SERIES                          C6
                                                                                    0.1 F
                       P1.6  P3.2                        LOW                                     C2
                                                                                    RXA        300 pF
                                                    POWER
                                                                                                 R7
                       P3.0 P1.7 RESET              FAMILY                                     43.2K

BA        TXD

BB        RXD

DA        EXCLK                                                                   TXA

DD        RXCLK                                                                  C7 R6                                                             T1
                                                                               0.1 F 20K                                                      MIDCOM
DB        TXCLK                                                                                V+                                              671-8005

                                                  RESET           TXA                       -                 R1
                                                                                            LM 1458
  U5, U6                                                      +5V                                           475 1%                                                           T
MC145406                                                        C12                         +          U1B  D3, D4           C4                                C5
                                                                1 F                                         4.7V         0.033 F                          0.47 F        VR1
                                                                                                       V   ZENER                                                          MOV
                                                                                                                                                             250V        V250L20

                                                                                                                                                                    U2       R
                                                                                                                                                                   4N35

                                                                                                                                                      D1
                                                                                                                                                    IN4004

                                                                                                                                      +5V

                                                                                                                                               K1           R8

                                                                                                                               D2                           22K

                                                                                                                               IN914

                                                                                                                          R9                                +5
                                                                                                                                                                  22K
                                                                                                                          10K              Q1

                                                                                                                                           2N2222A

                                             FIGURE 1: Basic Box Modem with Dual-Supply Hybrid
                                                                                21
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

DIRECT ACCESS ARRANGEMENT (DAA)                                        data, these signals will clip if a single-ended drive
                                                                       approach is used. The bridged driver uses an
The telephone line interfaces show two examples of                     extra op-amp (U1A) to invert the signal coming
how the "hybrid" may be implemented. The split supply                  from the gain setting op-amp (U1B) before
design (Figure 1) is a typical two op-amp hybrid. The                  sending it to the other leg of the transformer. Each
receive op-amp serves two purposes. It supplies gain                   op-amp then supplies half the drive signal to the
to amplify the receive signal to the proper level for the              transformer. The receive amplifier (U1C) picks off
modem's detectors and demodulator, and it removes                      its signal at the junction of the impedance
the transmitted signal from the receive signal present                 matching resistor and the transformer. Because
at the transformer. This is done by supplying a portion                the bottom leg of the transformer is being driven in
of the transmitted signal to the non-inverting input of                one direction by U1A and the resistor is driven in
the receive op-amp at the same amplitude as the                        the opposite direction at the same time by U1B,
signal appearing at the transformer, making the                        the junction of the transformer and resistor
transmit signal common mode.                                           remains relatively constant and the receive signal
                                                                       is unaffected.
The single-supply hybrid is more complex than the
dual-supply version described above, but its use                       DESIGN CONSIDERATIONS
eliminates the need for a second power supply. This
circuit (Figure 2) uses a bridged drive to allow                       TDK Semiconductor's 1-chip modem products
undistorted signals to be sent with a single 5V supply.                include all basic modem functions. This makes
Because DTMF tones utilize a higher amplitude than                     these devices adaptable for use in a variety of
                                                                       applications, and as easy to control as
                                                                       conventional digital bus peripherals.

                                 C1
                               390 pF

                                   R4
                               37.4K 1%

       C3                      * U1C 9                       R1                     * Note: Op-amp U1
     0.1 F                 8          -                   20K 1%                     must be rated for
                                                                                      single 5V operation.
RXA                                  10                       R2                      R10 & R11 values
                                                           20K 1%                     depend on Op-amp
                      C4          +                                                   used.
                  0.0047 F

                                  R5 3.3K

                            5     +5V                        R3
                                  4                        475 1%
                               +
                                        7                                 T1
                            6                                          MIDCOM
                                  11 * U1B
                               -                                       671-8005

       C6           R7           R6                           C2                      C10                        +5V       T
     0.1 F       20K 1%       22.1K                       0.033 F                 0.47 F
                                                                                                          R13           VR1
                                 C5                                                  250V                 22K           MOV
                               750 pF                                                                                 V250L20
TXA                                                                                          U2
                                  R9                                                       4N35                            R
                               20K 1%
                                                           D2                         D1
                                            R8                                      IN4004
                                         20K 1%              5.1-6.2V
                                                            ZENERS                                   R12
                             2 - * U1A 1                                                             22K
                                                           D3
                                   3
  VOLTAGE                                                         +5V
REFERENCE                       +
                                                                                K1
                  +5V                                       D4
                                                           IN914
                  R10 *

                                                 R14       Q1

                             C7 + C8             10K

           R11 *            0.1 F 10 F                   2N2222A

HOOK
RING

             FIGURE 2: Single 5V Hybrid Version

                                   22
                                                                                                     73K222AL
                                                                                V.22, V.21, Bell 212A, 103

                                                                                        Single-Chip Modem

Unlike digital logic circuitry, modem designs must                              USING THE SERIAL MODE ON THE 73K222AL
properly contend with precise frequency tolerances
and very low level analog signals, to ensure                                    A sensitivity to specific patterns being written to
acceptable performance. Using good analog circuit                               the control registers in the 73K212/221/222AL and
design practices will generally result in a sound                               73K222BL modem data pumps has been seen on
design. Following are additional recommendations                                some parts when used in the serial control
which should be taken into consideration when starting                          interface mode. An alternating pattern followed by
new designs.                                                                    its complement can cause the registers to not
                                                                                have the intended data correctly written to the
CRYSTAL OSCILLATOR                                                              registers. Specifically, if an alternating ..1010..
                                                                                pattern is followed by its compliment, ..0101.., the
The K-Series crystal oscillator requires a parallel mode                        register may instead be programmed with a
(antiresonant) crystal which operates at 11.0592 MHz.                           ..0001.. pattern. After analysis, it has been found
It is important that this frequency be maintained to                            that any normal programming sequence should
within 0.01% accuracy.                                                         not include these steps with one exception, and
                                                                                that is in DTMF dialing. Since any random DTMF
In order for a parallel mode crystal to operate correctly                       sequence could be dialed, there is the potential for
and to specification, it must have a load capacitor                             these patterns to appear. For example, if a DTMF
connected to the junction of each of the crystal and                            digit "5" , 0101 bin is followed by a DTMF digit "0" ,
internal inverter connections, terminated to ground.                            1010 bin, some parts will instead transmit a DTMF
The values of these capacitors depend primarily on the                          digit "8", 1000 bin, in its place. The solution to this
crystal's characteristics and to a lesser degree on the                         problem is to always clear the DTMF bits, D3-D0,
internal inverter circuit. The values used affect the                           between dialed digits. This will not add additional
accuracy and start up characteristics of the oscillator.                        time to dialing since there is ample time between
                                                                                digits when the DTMF bits can be cleared.
LAYOUT CONSIDERATIONS                                                           Previously during the DTMF off time the next digit
                                                                                would be loaded into the TONE register. It is now
Good analog/digital design rules must be used to                                recommended to first clear bits D3-D0, then the
control system noise in order to obtain highest                                 next digit to be dialed is loaded into the DTMF bits.
performance in modem designs. The more digital                                  As mentioned earlier, under normal circumstances
circuitry present on the PC board, the more this                                these patterns would not be programmed for other
attention to noise control is needed. The modem                                 registers. If for some reason other registers are
should be treated as a high impedance analog device.                            programmed in such a way that an alternating
A 22 F electrolytic capacitor in parallel with a 0.1 F                        pattern is followed by its compliment, those bits
ceramic capacitor between VDD and GND is                                        should be cleared before the complimentary
recommended. Liberal use of ground planes and larger                            pattern is sent.
traces on power and ground are also highly favored.                             This method has been tested over the entire
High speed digital circuits tend to generate a significant                      voltage and temperature operating ranges. It has
amount of EMI (Electro-Magnetic Interference) which                             been found to be a reliable procedure to ensure
must be minimized in order to meet regulatory agency                            the correct patterns are always programmed.
limitations. To accomplish this, high speed digital
devices should be locally bypassed, and the telephone                           MODEM PERFORMANCE
line interface and K-Series device should be located                            CHARACTERISTICS
close to each other near the area of the board where
the phone line connection is accessed. To avoid                                 The curves presented here define modem IC
problems, power supply and ground traces should be                              performance under a variety of line conditions
routed separately to the analog and digital functions on                        while inducing disturbances that are typical of
the board, and digital signals should not be routed near                        those encountered during data transmission on
low level or high impedance analog traces. The analog                           public service telephone lines. Test data was
and digital grounds should only connect at one point                            taken using an AEA Electronics' "Autotest I"
near the K-Series device ground pin to avoid ground                             modem test set and line simulator, operating
loops. The K-Series modem IC's should have both high                            under computer control. All tests were run
frequency and low frequency bypassing as close to the                           full-duplex, using a Concord Data Systems 224 as
package as possible.                                                            the reference modem. A 511 pseudo-random-bit

                                                                            23
73K222AL                                                     operating conditions. Typically, a DPSK modem
V.22, V.21, Bell 212A, 103                                   will exhibit better BER-performance test curves
Single-Chip                                                  receiving in the low band than in the high band.

pattern was used for each data point. Noise was              BER vs. Receive Level
C-message weighted and all signal-to-noise (S/N)
ratios reflect total power measurements similar to the       This test measures the dynamic range of the
CCITT V.56 measurement specification. The individual         modem. Because signal levels vary widely over
tests are defined as follows.                                dial-up lines, the widest possible dynamic range is
                                                             desirable. The minimum Bell specification calls for
BER vs. S/N                                                  36 dB of dynamic range. S/N ratios are held
                                                             constant at the indicated values while the receive
This test measures the ability of the modem to operate       level is lowered from a very high to very low signal
over noisy lines with a minimum of data-transfer             levels. The width of the "bowl" of these curves,
errors. Since some noise is generated in the best of         taken at the BER point, is the measure of dynamic
dial-up lines, the modem must operate with the lowest        range.
S/N ratio possible. Better modem performance is
indicated by test curves that are closest to the BER
axis. A narrow spread between curves representing
the four line parameters indicates minimal variation in
performance while operating over a range of aberrant

                                                         24
                                *73K222AL                                                                        73K222AL
                      BER vs SIGNALTO NOISE                                                 V.22, V.21, Bell 212A, 103

                10-2                                                                                Single-Chip Modem

                                          HIGH BAND RECEIVE                                                     *73K222AL
                                                   -40 dBm                                           BER vs CARRIER OFFSET

                                           DPSK OPERATION                                    10-2

                10-3                           1200                                                                                                                  HIGH BAND RECEIVE
                10-4                           BPS                                                                                                                     DPSK OPERATION

                                                            C2                               10-3
                                                          C1 or 3002
BIT ERROR RATE               600                                            BIT ERROR RATE
                             BPS                                  FLAT

                                      C2

                                C1 or 3002                                                  10-4                                    3002 11.8 dB S/N
                                       FLAT                                                 10-5     C2 11.3 dB S/N

                10-5

                10-6      4  6            8 10 12 14                                        10-6     8  4              0 -4 -8 -12
                       2                                                                         12

                          SIGNAL TO NOISE (dB)                                                       CARRIER OFFSET (HZ)

                                    *73K222AL                                                                  *73K222AL
                          BER vs RECEIVE LEVEL                                                        BER vs PHASE JITTER

                10-2                                                                        10-2

                                          HIGH BAND RECEIVE                                                                                                       HIGH BAND RECEIVE
                                           DPSK OPERATION                                                                                                           DPSK OPERATION
                                                   C2 LINE
                                                                                            10-3
                10-3

BIT ERROR RATE  10-4                                                        BIT ERROR RATE  10-4     3002 11.5 dB S/N

                                S/N = 10.8 dB

                10-5                                                                        10-5

                                                                                                                       C2 10.8 dB S/N

                10-6                        S/N = 15 dB                                     10-6     4 8 12 16 20 24
                      10                                                                          0  PHASE JITTER ( PEAK)
                          0 -10 -20 -30 -40 -50
                          RECEIVE LEVEL (dBm)

* = "EQ On" Indicates bit CR1 D4 is set for additional phase equalization.

                                                                        25
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

MECHANICAL SPECIFICATIONS

28-Pin DIP

28-Pin PLCC

                                                                            26
                                                                73K222AL
                                           V.22, V.21, Bell 212A, 103

                                                   Single-Chip Modem

MECHANICAL SPECIFICATIONS (continued)

44-Lead TQFP

                                       27
73K222AL
V.22, V.21, Bell 212A, 103
Single-Chip

PACKAGE PIN DESIGNATIONS                                                  CAUTION: Use handling procedures necessary
                                                                                          for a static sensitive component.
(Top View)
                                                                                       44-Lead TQFP
CLK 1   28 GND           4 3 2 1 28 27 26                                             73K222AL-IGT
XTL1 2   27 RXA
XTL2 3   26 VREF   5                                            25
AD0 4   25 RESET
         24 ISET   6                                            24
AD1 5   23 RXCLK
AD2 6   22 RXD    7        PLCC PINOUTS                        23
AD3 7   21 TXD
AD4 8   20 CS     8 ARE THE SAME AS 22
AD5 9   19 EXCLK
AD6 10  18 TXCLK  9        THE 28-PIN DIP                      21
AD7 11  17 INT
ALE 12  16 TXA    10                                           20
WR 13   15 VDD
  RD 14            11                                           19

                          12 13 14 15 16 17 18

    600-Mil                 28-Pin PLCC
28-Pin DIP                 73K222AL-IH
73K222AL-IP

ORDERING INFORMATION                                        ORDER NO.     PACKAGE MARK

                  PART DESCRIPTION                           73K222AL-IP      73K222AL-IP
           73K222AL with Parallel Bus Interface              73K222AL-IH      73K222AL-IH
                                                            73K222AL-IGT     73K222AL-IGT
                    28-Pin Plastic Dual In-Line
                    28-Pin Plastic Leaded Chip Carrier
                    44-Pin Thin Quad Flat Pack

No responsibility is assumed by TDK Semiconductor Corporation for use of this product nor for any infringements of patents and trademarks
or other rights of third parties resulting from its use. No license is granted under any patents, patent rights or trademarks of TDK
Semiconductor Corporation, and the company reserves the right to make changes in specifications at any time without notice. Accordingly, the
reader is cautioned to verify that the data sheet is current before placing orders.

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Protected by the following Patents (4,691,172) (4,777,453)                04/24/00- rev. D
1989 TDK Semiconductor Corporation

                                                            28
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