V.22, V.21, Bell 212A, Bell 103 Single-Chip

                                                     Modem with Integrated Hybrid

                                                                                                                                    April 2000

DESCRIPTION                                             FEATURES

The 73K222BL is a highly integrated single-chip          Includes features of 73K222AL single-chip
modem IC which provides the functions needed to              modem
construct a CCITT V.22, V.21, Bell 212A and Bell
103, compatible modem, capable of 1200 bit/s full-       One-chip CCITT V.22, V.21, Bell 212A and Bell
duplex operation over dial-up lines. The 73K222BL            103 standard compatible modem data pump
is an enhancement of the 73K222AL single-chip
modem which adds the hybrid hook switch control,         Full-duplex operation at 0-300 bit/s (FSK) or
and driver to the 73K222AL. In Bell 212A mode, the           600 and 1200 bit/s (DPSK)
73K222BL provides the normal Bell 212A and Bell
103 functions and employs a 2225 Hz answer tone.         On chip 2-wire/4-wire hybrid driver and off-
The 73K222BL in V.22 mode produces either 550 or             hook relay buffer driver
1800 Hz guard tone, recognizes and generates a
2100 Hz answer tone, and allows 600 bit/s V.22 or       Serial or parallel microcontroller control
0-300 bit/s V.21 operation. The device integrates            interface
analog, digital, and switched-capacitor array
functions on a single substrate, offering excellent      Interfaces                                           directly     with        standard
performance and a high level of functional
integration in a 32-Lead PLCC and 44-Lead TQFP                         microcontroller (8048, 80C51 typical)

package. It operates from a single +5 V supply.          Serial port for data transfer

                                                         Both synchronous and asynchronous modes
                                                             of operation including V.22 extended

The 73K222BL includes the DPSK and FSK                   Call progress, carrier, precise answer tone
                                                             (2100 or 2225 Hz), and long loop detectors

modulator/demodulator functions, call progress and       DTMF, and 550 or 1800 Hz guard tone
handshake tone monitor and a tone generator

capable of tones required for European applications.    Test modes available: ALB, DL, RDL, Mark,
                                                             Space, Alternating bit patterns
This device supports V.22 (except mode v) and V. 21

modes of operation, allowing both synchronous and       Precise automatic gain control allows 45 dB
                                                             dynamic range
asynchronous communication. Test features such as

analog loop, digital loop, and remote digital loopback   CMOS technology for low power consumption
                                                             using 60 mW @ 5 V
are supported. Internal pattern generators are also

included for self-testing.           (continued)

                                                         Single +5 V supply



             AD0-AD7           DATA     8-BIT                                                                       DTMF &
                                BUS      BUS                                                                          TONE
      RD                     BUFFER      FOR                DIGITAL             FSK                                         2W/4W   TXA1
     WR                              CONTROL            PROCESSING      MODULATOR/                             GENERATORS   HYBRID  TXA2
    ALE                        READ      AND                           DEMODULATOR                                                  RXA
      CS                      WRITE   STATUS                  TESTS:                                              TRANSMIT
RESET                       CONTROL                         ALB, DLB           PSK                                  FILTER
                              LOGIC    SERIAL                           MODULATOR/
     INT                                PORT                    RDLB   DEMODULATOR                                 RECEIVE
                             STATUS      FOR               PATTERNS                                                 FILTER
    TXD                         AND     DATA                               SMART
    RXD                                                         CLOCK      DIALING
                            CONTROL                        GENERATOR
                              LOGIC                                             &





V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

DESCRIPTION (continued)                                     FUNCTIONAL DESCRIPTION

The 73K222BL is designed to appear to the systems           HYBRID AND RELAY DRIVER
designer as a microprocessor peripheral, and will
easily interface with popular one-chip                      To make designs more cost effective and space
microprocessors (80C51 typical) for control of              efficient, the 73K222BL includes the 2-wire to 4-wire
modem functions through its 8-bit multiplexed               hybrid with sufficient drive to interface directly to the
address/data bus. An ALE control line simplifies            telecom coupling transformers. In addition, an off
address demultiplexing. Data communications                 hook relay driver with 40 mA drive capability is also
occurs through a separate serial port only.                 included to allow use of commonly available
                                                            mechanical telecom relays.
The 73K222BL is ideal for use in either free standing
or integral system modem products where full-               ASYNCHRONOUS MODE
duplex 1200 bit/s data communications over the 2-
wire switched telephone network is desired. Its high        Data transmission for the DPSK mode requires that
functionality, low power consumption and efficient          data ultimately be transmitted in a synchronous
packaging simplify design requirements and                  fashion. The 73K222BL includes ASYNC/SYNC and
increase system reliability. A complete modem               SYNC/ASYNC converters which delete or insert stop
requires only the addition of the phone line interface,     bits in order to transmit data within a 0.01% rate. In
a control microprocessor, and RS-232 level                  asynchronous mode the serial data comes from the
converter for a typical system.                             TXD pin into the ASYNC/SYNC converter. The
                                                            ASYNC/SYNC converter accepts the data provided
The 73K222BL is part of TDK Semiconductor's                 on the TXD pin which normally must be 1200 or 600
K-Series family of single-chip modem products.              bit/s +1.0%, -2.5%. The converter will then insert or
These devices allow systems to be configured for            delete stop bits in order to output a signal which is
higher speeds and Bell or CCITT operation with only         1200 or 600 bit/s 0.01% ( 0.01% is required
a single component change.                                  synchronous data rate accuracy).

                                                            The serial data stream from the ASYNC/SYNC
                                                            converter is passed through the data scrambler and
                                                            onto the analog modulator. The data scrambler can
                                                            be bypassed under processor control when
                                                            unscrambled data must be transmitted. The
                                                            ASYNC/SYNC converter and the data scrambler are
                                                            bypassed in all FSK modes. If serial input data
                                                            contains a break signal through one character
                                                            (including start and stop bits) the break will be
                                                            extended to at least 2 N + 3 bits long (where N is
                                                            the number of transmitted bits/character).

                  V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

Serial data from the demodulator is passed first             eventually decoded into di-bits and converted back
through the data descrambler and then through the            to a serial bit stream. The demodulator also recovers
SYNC/ASYNC converter. The SYNC/ASYNC                         the clock which was encoded into the analog signal
converter will re-insert any deleted stop bits and           during modulation. Demodulation occurs using either
transmit output data at an intra-character rate (bit-to-     a 1200 Hz carrier (answer mode or ALB originate
bit timing) of no greater than 1219 bit/s. An incoming       mode) or a 2400 Hz carrier (originate mode or ALB
break signal (low through two characters) will be            answer mode). The device uses a phase locked loop
passed through without incorrectly inserting a stop bit.     coherent demodulation technique for optimum
                                                             receiver performance.
The SYNC/ASYNC converter also has an extended
overspeed mode which allows selection of an                  FSK MODULATOR/DEMODULATOR
overspeed range of either +1% or +2.3%. In the
extended overspeed mode, stop bits are output at             The FSK modulator produces a frequency
7/8 the normal width.                                        modulated analog output signal using two discrete
                                                             frequencies to represent the binary data. In Bell 103,
SYNCHRONOUS MODE                                             the standard frequencies of 1270 and 1070 Hz
                                                             (originate, mark and space) or 2225 and 2025 Hz
The CCITT V.22 standard defines synchronous                  (answer, mark and space) are used. V.21 mode
operation at 600 and 1200 bit/s. The Bell 212A               uses 980 and 1180 Hz (originate, mark and space),
standard defines synchronous operation only at               or 1650 and 1850Hz (answer, mark and space).
1200 bit/s. Operation is similar to that of the              Demodulation involves detecting the received
asynchronous mode except that data must be                   frequencies and decoding them into the appropriate
synchronized to a provided clock and no variation in         binary value. The rate converter and
data transfer rate is allowable. Serial input data           scrambler/descrambler are bypassed in the Bell 103
appearing at TXD must be valid on the rising edge of         or V.21 modes.
                                                             PASSBAND FILTERS AND EQUALIZERS
TXCLK is an internally derived signal in internal
mode and is connected internally to the RXCLK pin            High and low band filters are included to shape the
in slave mode. Receive data at the RXD pin is                amplitude and phase response of the transmit and
clocked out on the falling edge of RXCLK. The                receive signals and provide compromise delay
ASYNCH/SYNCH converter is bypassed when                      equalization and rejection of out-of-band signals in
synchronous mode is selected and data is                     the receive channel. Amplitude and phase
transmitted out at the same rate as it is input.             equalization are necessary to compensate for
                                                             distortion of the transmission line and to reduce
DPSK MODULATOR/DEMODULATOR                                   intersymbol interference in the bandlimited receive
                                                             signal. The transmit signal filtering approximates a
The 73K222BL modulates a serial bit stream into              75% square root of raised Cosine frequency
di-bit pairs that are represented by four possible           response characteristic.
phase shifts as prescribed by the Bell 212A or V.22
standards. The baseband signal is then filtered to           AGC
reduce intersymbol interference on the bandlimited
2-wire telephone line. Transmission occurs using             The automatic gain control maintains a signal level
either a 1200 Hz (originate mode) or 2400 Hz carrier         at the input to the demodulators which is constant
(answer mode). Demodulation is the reverse of the            to within 1 dB. It corrects quickly for increases in
modulation process, with the incoming analog signal          signal which would cause clipping and provides a
                                                             total receiver dynamic range of > 45 dB.


V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid


Four 8-bit registers are provided for control, option
select and status monitoring. These registers are
addressed with the AD0, AD1, and AD2 multiplexed
address lines (latched by ALE) and appear to a control
microprocessor as four consecutive memory locations.
Two control registers and the tone register are
read/write memory. The detect register is read only and
cannot be modified except by modem response to
monitored parameters.
The special detect circuitry monitors the received
analog signal to determine status or presence of carrier,
call-progress tones, answer tone and weak received
signal (long loop condition). An unscrambled mark
request signal is also detected when the received data
out of the DPSK demodulator before the descrambler
has been high for 165.5 ms 6.5 ms minimum. The
appropriate detect register bit is set when one of these
conditions changes and an interrupt is generated for all
purposes except long loop. The interrupts are disabled
(masked) when the enable interrupt bit is set to 0.
The DTMF generator will output one of 16 standard
tone pairs determined by a 4-bit binary value and TX
DTMF mode bit previously loaded into the tone register.
Tone generation is initiated when the DTMF mode is
selected using the tone register and the transmit enable
(CR0 bit D1) is changed from 0 to 1.

                                              V.22, V.21, Bell 212A, Bell 103
                            Single-Chip Modem with Integrated Hybrid



GND      1         I        System Ground

VDD      16        O        Power supply input, 5 V 10%. Bypass with 0.1 and 22 F capacitors to
VREF     31        I
                            An internally generated reference voltage. Bypass with 0.1 F capacitor
ISET     28                 to ground.

                            Chip current reference. Sets bias current for op-amps. The chip current is
                            set by connecting this pin to VDD through a 2 M resistor. ISET should
                            be bypassed to GND with a 0.1 F capacitor.


ALE       13     I          Address latch enable. The falling edge of ALE latches the address on
AD0-AD7  5-12
CS        23                AD0-AD2 and the chip select on CS.

CLK      2          I/O Address/data bus. These bi-directional tri-state multiplexed lines carry
                 Tristate information to and from the internal registers.
INT       20
                 I          Chip select. A low on this pin during the falling edge of ALE allows a read
RD        15
RESET     30                cycle or a write cycle to occur. AD0-AD7 will not be driven and no

                            registers will be written if CS (latched) is not active. The state of CS is

                            latched on the falling edge of ALE.

                 O          Output clock. This pin is selectable under processor control to be either

                            the crystal frequency (for use as a processor clock) or 16 times the data

                            rate for use as a baud rate clock in DPSK modes only. The pin defaults

                            to the crystal frequency on reset.

                 O          Interrupt. This open drain output signal is used to inform the processor

                            that a detect flag has occurred. The processor must then read the detect

                            register to determine which detect triggered the interrupt. INT will stay low

                            until the processor reads the detect register or does a full reset.

                 I          Read. A low requests a read of the 73K222BL internal registers. Data

                            cannot be output unless both RD and the latched CS are active or low.

                   I/with   Reset. An active high signal on this pin will put the chip into an inactive
                 Pulldown   state. All control register bits (CR0, CR1, Tone) will be reset. The output
                            of the CLK pin will be set to the crystal frequency. An internal pull-down
                            resistor permits power-on-reset using a capacitor to VDD.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid


            14   I        Write. A low on this pin informs the 73K222BL that data is available on

                          AD0-AD7 for writing into an internal register. Data is latched on the rising

                          edge of WR. No data is written unless both WR and the latched CS are




AD0-AD2     5-7  I        Register Address Selection. These lines carry register addresses and

                          should be valid during any read or write operation.

DATA (AD7)  12   I/O Serial Control Data. Data for a read/write operation is clocked in or out on

                            the falling edge of the EXCLK pin. The direction of data flow is controlled
                            by the RD pin. RD low outputs data. RD high inputs data.

RD          15   I        Read. A low on this input informs the 73K222BL that data or status

                          information is being read by the processor. The falling edge of the RD

                          signal will initiate a read from the addressed register. The RD signal must

                          continue fort eight falling edges of EXCLK in order to read all eight bits of

                          the referenced register. Read data is provided LSB first. Data will not be

                          output unless the RD signal is active.

WR          14   I        Write. A low on this input informs the 73K222BL that data or status

                          information has been shifted in through the DATA pin and is available for

                          writing to an internal register. The normal procedure for a write is to shift

                          in data LSB first on the DATA pin for eight consecutive falling edges of

                          EXCLK and then to pulse WR low. Data is written on the rising edge of


NOTE: The serial control mode is provided by tying ALE high and CS low. In this configuration AD7 becomes
          DATA and AD0, AD1 and AD2 become the address only.

                                     V.22, V.21, Bell 212A, Bell 103
                   Single-Chip Modem with Integrated Hybrid


RXCLK     22   I   External Clock. This signal is used in synchronous transmission when the
TXCLK              external timing option has been selected. In the external timing mode the

TXD                rising edge of EXCLK is used to strobe synchronous DPSK transmit data

                   applied to on the TXD pin. Also used for serial control interface.

          26   O   Receive Clock. The falling edge of this clock output is coincident with the

                   transitions in the serial received data output. The rising edge of RXCLK

                   can be used to latch the valid output data. RXCLK will be valid as long as

                   a carrier is present.

          25   O/  Received Data Output. Serial receive data is available on this pin. The

               Weak data is always valid on the rising edge of RXCLK when in synchronous

               Pull-up mode. RXD will output constant marks if no carrier is detected.

          21   O   Transmit Clock. This signal is used in synchronous transmission to latch

                   serial input data on the TXD pin. Data must be provided so that valid data

                   is available on the rising edge of the TXCLK. The transmit clock is derived

                   from different sources depending upon the synchronization mode

                   selection. In internal mode the clock is generated internally. In external

                   mode TXCLK is phase locked to the EXCLK pin. In slave mode TXCLK is

                   phase locked to the RXCLK pin. TXCLK is always active.

          24   I   Transmit Data Input. Serial data for transmission is applied on this pin.

                   In synchronous modes, the data must be valid on the rising edge of the

                   TXCLK clock. In asynchronous modes (1200/600 bit/s or 300 baud) no

                   clocking is necessary. DPSK data must be 1200/600 bit/s +1%, -2.5%

                   or +2.3%, -2.5 % in extended over speed mode.


          32   I   Received modulated analog signal input from the telephone line
TXA2               interface.
XTL2      18   O   Transmit analog output to the telephone line interface.

OH        17

          3    I   These pins are for the internal crystal oscillator requiring a 11.0592

          4    I   MHz parallel mode crystal. Load capacitors should be connected from

                   XTL1 and XTL2 to ground. XTL2 can also be driven from an external


          27   O   Off-hook relay driver. This signal is an open drain output capable of

                   sinking 40 mA and is used for controlling a relay. The output is the

                   complement of the OH register bit in the ID Register.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

REGISTER DESCRIPTIONS                                                       DR is the Detect Register which provides an
                                                                            indication of monitored modem status conditions.
Four 8-bit internal registers are accessible for                            TR, the Tone Control Register, controls the DTMF
control and status monitoring. The registers are                            generator, answer and guard tones and RXD
accessed in read or write operations by                                     output gate used in the modem initial connect
addressing AD0, AD1 and AD2 lines. The address                              sequence. All registers are read/write except for
lines are latched by ALE. Register CR0 controls                             DR which is read only. Register control and status
the method by which data is transferred over the                            bits are identified below:
phone line. CR1 controls the interface between the
microprocessor and the 73K222BL internal state.


               ADDRESS                                                      DATA BIT NUMBER

REGISTER       AD2 - AD0     D7                   D6          D5            D4                D3                  D2         D1       D0

CONTROL   CR0  000           MODULATION           0           TRANSMIT      TRANSMIT          TRANSMIT       TRANSMIT    TRANSMIT     ORIGINATE/
REGISTER                         OPTION                          MODE          MODE              MODE           MODE      ENABLE       ANSWER
                                                                    3             2                 1              0

                             0 = 1200 BIT/S DPSK                  0000 = PWR DOWN                                        0 = DISABLE  0 = ANSWER
                             1 = 600 BIT/S DPSK                   0001 = INT SYNCH
                             0 = BELL 103 FSK                     0010 = EXT SYNCH                                       TXA OUTPUT 1 = ORIGINATE
                             1 = V.21 FSK                         0011 = SLAVE SYNCH
                                                                  0100 = ASYNCH 8 BITS/CHAR                              1 = ENABLE
                                                                  0101 = ASYNCH 9 BITS/CHAR
                                                                  0110 = ASYNCH 10 BITS/CHAR                             TXA OUTPUT
                                                                  0111 = ASYNCH 11 BITS/CHAR
                                                                  1100 = FSK

CONTROL        001           TRANSMIT          TRANSMIT         ENABLE         BYPASS             CLK        RESET       TEST         TEST
                             PATTERN           PATTERN          DETECT      SCRAMBLER         CONTROL                    MODE         MODE
REGISTER  CR1                                                 INTERRUPT
                                   1                 0                                                                      1            0

                                00 = TX DATA                  0 = DISABLE   0 = NORMAL        0 = XTAL       0 = NORMAL      00 = NORMAL
                                01 = TX ALTERNATE             1 = ENABLE    1 = BYPASS        1 = 16 X DATA  1 = RESET       01 = ANALOG LOOPBACK
                                10 = TX MARK                                                  RATE OUTPUT                    10 = REMOTE DIGITAL
                                11 = TX SPACE                                    SCRAMBLER    AT CLK PIN IN
                                                                                              DPSK MODE                             LOOPBACK
                                                                                              ONLY                           11 = LOCAL DIGITAL


DETECT    DR   010           X                    X           RECEIVE       UNSCR.            CARRIER        ANSWER          CALL     LONG
REGISTER                                                        DATA        MARKS             DETECT           TONE      PROGRESS     LOOP

                                                              OUTPUTS                             0 = CONDITION NOT DETECTED
                                                              RECEIVED                            1 = CONDITION DETECTED
                                                              DATA STREAM

TONE      TR   011               RXD           TRANSMIT       TRANSMIT      TRANSMIT          DTMF3          DTMF2          DTMF1/     DTMF0/
CONTROL                       OUTPUT             GUARD/        ANSWER          DTMF                                      OVERSPEED     GUARD/
REGISTER                     CONTROL              TONE                                                                                ANSWER/
                                                                 TONE                                                                   TONE
REGISTER                     RXD PIN           0 = OFF        0 = OFF       0 = Disable DTMF         4 BIT CODE FOR 1 OF 16           0 = 2225 Hz A.T.
                                                              1 = ON        1 = TX DTMF              DUAL TONE COMBINATIONS                1800 Hz G.T.
                             0 = NORMAL        1 = ON
                                                                                                                                      1 = 2100 Hz A.T.
                             1 = WEAK PULL-UP                                                                                              500 Hz G.T.

          10   110           1                    0           X             OH                X                   X           X       X

00XX = 73K212AL, 322L, 321L  X = Undefined, mask in software                0 = OH Relay driver open
01XX = 73K221AL, 302L                                                       1 = OH Open drain driver pulling low
10XX = 73K222AL, 222BL
1100 = 73K224L, 224BL
1110 = 73K324L, 324BL

NOTE: When a register containing reserved control bits is written into, the reserved bits must be
             programmed as 0's.

   X = Undefined, mask in software

                                                      V.22, V.21, Bell 212A, Bell 103
                                    Single-Chip Modem with Integrated Hybrid


CR0         D7   D6         D5         D4         D3          D2                 D1  D0
                            MODE 3     MODE 2     MODE 1      MODE 0  ENABLE         ORIGINATE

BIT NO.          NAME           CONDITION      DESCRIPTION

D0               Answer/            0          Selects answer mode (transmit in high band, receive
                                               in low band).
                  Enable            1          Selects originate mode (transmit in low band, receive in

                                               high band).

D1                                  0          Disables transmit output at TXA.

                                    1          Enables transmit output at TXA.

                                               Note: TX Enable must be set to 1 to allow Answer Tone

                                               and DTMF Transmission as well as data carriers.

D5, D4, D3, D2   Transmit   D5 D4 D3 D2 Selects power-down mode. All functions disabled except
                   Mode      0 0 0 0 digital interface.

                            00         01      Internal synchronous mode. In this mode TXCLK is an
                                               internally derived 1200 Hz signal. Serial input data
                                               appearing at TXD must be valid on the rising edge of
                                               TXCLK. Receive data is clocked out of RXD on the
                                               falling edge of RXCLK.

                            00         10      External synchronous mode. Operation is identical to
                                               internal synchronous, but TXCLK is connected internally
                                               to EXCLK pin, and a 1200 Hz 0.01% clock must be
                                               supplied externally.

                            00         11      Slave synchronous mode. Same operation as other
                                               synchronous modes. TXCLK is connected internally to
                                               the RXCLK pin in this mode.

                            0 1 0 0 Selects PSK asynchronous mode - 8 bits/character
                                                      (1 start bit, 6 data bits, 1 stop bit).

                            0 1 0 1 Selects PSK asynchronous mode - 9 bits/character
                                                      (1 start bit, 7 data bits, 1 stop bit).

                            0 1 1 0 Selects PSK asynchronous mode - 10 bits/character
                                                      (1 start bit, 8 data bits, 1 stop bit).

                            0 1 1 1 Selects PSK asynchronous mode - 11 bits/character
                                                      (1 start bit, 8 data bits, Parity and 1 or 2 stop bits).

                            1 1 0 0 Selects FSK operation.

D6                                  0          Not used; must be written as a "0."

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

CONTROL REGISTER 0 (continued)

CR0         D7       D6       D5            D4          D3          D2           D1         D0
000                    0
         OPTION    NAME                                                      ENABLE   ORIGINATE
                              MODE 3        MODE 2      MODE 1      MODE 0

BIT NO.                           CONDITION DESCRIPTION

                                D7 D5 D4 Selects:

     D7          Modulation       0 0 X DPSK mode at 1200 bit/s.

                   Option         1 0 X DPSK mode at 600 bit/s.

                                  0 1 1 FSK Bell 103 mode.

                                  1 1 1 FSK CCITT V.21 mode.

                                                    X = Don't care


CR1           D7        D6            D5            D4           D3        D2    D1     D0
001                                             BYPASS          CLK     RESET
         TRANSMIT  TRANSMIT       ENABLE        SCRAMB      CONTROL            TEST   TEST
         PATTERN   PATTERN        DETECT                                       MODE   MODE
               1         0                                                        1      0

BIT NO.            NAME           CONDITION         DESCRIPTION
D1, D0           Test Mode
                                  D1 D0             Selects normal operating mode

                                      0     0       Analog loopback mode. Loops the transmitted analog
                                                    signal back to the receiver, and causes the receiver to
                                      0     1       use the same center frequency as the transmitter. To
                                                    squelch the TXA pin, transmit enable must be forced
                                      1     0       low.

                                      1     1       Selects remote digital loopback. Received data is
                                                    looped back to transmit data internally, and RXD is
     D2            Reset                 0          forced to a mark. Data on TXD is ignored.
                                                    Selects local digital loopback. Internally loops TXD
D3               CLK Control             0          back to RXD and continues to transmit carrier from
                                         1          TXA pin.
         (Clock Control)
                                                    Selects normal operation.

                                                    Resets modem to power-down state. All
                                                    control register bits (CR0, CR1, TONE) are reset to
                                                    zero. The output of the CLK pin will be set to the
                                                    crystal frequency. This bit clears itself.

                                                    Selects 11.0592 MHz crystal echo output at CLK pin.

                                                    Selects 16 times the data rate, output at CLK pin in
                                                    DPSK modes only.

                                                      V.22, V.21, Bell 212A, Bell 103
                                    Single-Chip Modem with Integrated Hybrid

CONTROL REGISTER 1 (continued)

CR1       D7          D6                D5          D4        D3     D2     D1     D0
001                                             BYPASS       CLK  RESET
     PATTERN     PATTERN            DETECT                                MODE   MODE
           1           0                                                     1      0


D4           Bypass                    0            Selects normal operation. DPSK data is passed
                                                    through scrambler.
             Scrambler                 1
                                                    Selects Scrambler Bypass. Bypass DPSK data is
D5           Enable Detect             0            routed around scrambler in the transmit path.
                                                    Disables interrupt at INT pin.
D7, D6       Transmit               D7 D6
              Pattern                               Enables INT output. An interrupts will be generated
                                    0        0      with a change in status of DR bits D1-D4. The answer
                                                    tone and call progress detect interrupts are masked
                                    0        1      when the TX enable bit is set. Carrier detect is
                                                    masked when TX DTMF is activated. All interrupts will
                                    1        0      be disabled if the device is in power-down mode.

                                    1        1      Selects normal data transmission as controlled by the
                                                    state of the TXD pin.

                                                    Selects an alternating mark/space transmit pattern for
                                                    modem testing.

                                                    Selects a constant mark transmit pattern.

                                                    Selects a constant space transmit pattern.


DR       D7      D6             D5              D4           D3       D2    D1     D0

010      X       X          RECEIVE UNSCR.                CARR.   ANSWER   CALL  LONG
                                                         DETECT     TONE  PROG.  LOOP
                            DATA             MARK

BIT NO.            NAME             CONDITION       DESCRIPTION
  D0          Long Loop
                                           0        Indicates normal received signal.
  D1         Call Progress                 1        Indicates low received signal level.
                 Detect                    0        No call progress tone detected.
                                           1        Indicates presence of call progress tones. The call
                                                    progress detection circuitry is activated by energy in
                                                    the 350 to 620 Hz call progress band.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid


DR        D7       D6         D5             D4            D3          D2    D1                       D0
010       X                   RECEIVE      UNSCR.       CARR.      ANSWER   CALL                    LONG
                  NAME          DATA        MARK       DETECT        TONE  PROG.                    LOOP

BIT NO.                           CONDITION DESCRIPTION

D2            Answer Tone               0          No answer tone detected.
                  Detect                           Indicates detection of 2225 Hz answer tone in Bell
                                        0          modes or 2100 Hz in CCITT modes. The device must
D3            Carrier Detect            1          be in originate mode for detection of answer tone. For
                                        0          CCITT answer tone detection, bit D0 of the Tone
  D4          Unscrambled               1          Register must be set to a 1.
  D5          Mark Detect
D6, D7                            Undefined        No carrier detected in the receive channel.
                                                   Indicates carrier has been detected in the receive
                Not Used                           channel.

                                                   No unscrambled mark.

                                                   Indicates detection of unscrambled marks in the
                                                   received data. A valid indication requires that
                                                   unscrambled marks be received for > 165.5 6.5 ms.

                                                   Continuously outputs the received data stream. This
                                                   data is the same as that output on the RXD pin, but it
                                                   is not disabled when RXD is tri-stated.

                                                   Not used. Mask in software.


              D7          D6           D5          D4          D3  D2              D1               D0

    TR       RXD TRANSMIT         TRANSMIT       TRANSMIT  DTMF 3  DTMF 2  DTMF 1/      DTMF 0/
   011                             ANSWER           DTMF                    OVER-      ANSWER/
BIT NO.  OUTPUT GUARD                                                     SPEED
D0                                   TONE                                               GUARD
          CONTR.  TONE
                  NAME        CONDITION            DESCRIPTION

                DTMF 0/       D6 D5 D4 D0          D0 interacts with bits D6, D5, and D4 as shown.
                Answer/       X X 1X               Transmit DTMF tones.
              Guard Tone      X 0 00               Detects 2225 Hz in originate mode.

                              X 1 0 0 Transmits 2225 Hz in answer mode (Bell).

                              X 0 0 1 Detects 2100 Hz in originate mode.

                              X 1 0 1 Transmits 2100 Hz in answer mode (CCITT).

                              1 0 0 0 Select 1800 Hz guard tone.

                              1 0 0 1 Select 550 Hz guard tone.

               DTMF 1/            D4 D1            D1 interacts with D4 as shown.
              Overspeed            00              Asynchronous DPSK +1.0% -2.5%.

                                       01          Asynchronous DPSK +2.3% -2.5%.

                                             V.22, V.21, Bell 212A, Bell 103
                           Single-Chip Modem with Integrated Hybrid

TONE REGISTER (continued)

          D7           D6  D5           D4       D3     D2                       D1  D0


011       OUTPUT GUARD     ANSWER       DTMF                             OVER- ANSWER/

          CONTR.    TONE   TONE                                          SPEED GUARD

          DTMF 3, 2, 1, 0
D3, D2,                     DTMF CODE   Programs 1 of 16 DTMF tone pairs that will be
D1, D0                     D3 D2 D1 D0  transmitted when TX DTMF (TONE, Bit D4) and TX
                            0001        ENABLE bit (CR0, Bit D1) are set. Tone encoding is
                            0010        shown below:
                            0100            KEYBOARD                     TONES
                            0110            EQUIVALENT      LOW                      HIGH
                            1000              1             697                      1209
                            1010              2             697                      1336
                            1100              3             697                      1477
                            1110              4             770                      1209
                            0000              5             770                      1336

                                    0         6             770                      1477

                                              7             852                      1209

                                              8             852                      1336

                                              9             852                      1477

                                              0             941                      1336

                                              *             941                      1209

                                              #             941                      1477

                                              A             697                      1633

                                              B             770                      1633

                                              C             852                      1633

                                              D             941                      1633

D4        Transmit DTMF                 Disable DTMF.

                           1            Activates DTMF. The selected DTMF tones are

                                        transmitted continuously when this bit is high and TX

                                        ENABLE (CR0, Bit 1) is set to one. TX DTMF

                                        overrides all other transmit functions.

D5        Transmit         D5 D4 D0 D5 interacts with bits D4 and D0 as shown.

          Answer Tone      00X          Disables answer tone generator.

                           100          Enables answer tone generator. A 2225 Hz answer
                                        tone will be transmitted continuously when the
                                        TRANSMIT ENABLE bit is set in CR0. The device
                                        must be in answer mode.

                           101          Likewise a 2100 Hz answer tone will be transmitted.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

TONE REGISTER (continued)

           D7              D6           D5           D4      D3       D2           D1                D0
                                                          DTMF 3   DTMF 2
TR         RXD TRANSMIT            TRANSMIT     TRANSMIT                        DTMF 1/          DTMF 0/
                                    ANSWER         DTMF                          OVER-          ANSWER/
011 OUTPUT GUARD                                                                SPEED
                                      TONE                                                       GUARD
           CONTR.  TONE


D6             Transmit            0            Disables guard tone generator.

             Guard Tone            1            Enables guard tone generator (See D0 for selection of

                                                guard tones).

D7           RXD Output            0            Enables RXD pin. Receive data will be output on

                  Control                       RXD.

                                   1            Disables RXD pin. The RXD pin reverts to a high

                                                impedance with internal weak pull-up resistor.


ID           D7                D6  D5           D4        D3       D2           D1              D0

110            1               0   X            OH        X        X            X               X


D7, D6         DEVICE ID           D7 D6 D5 D4  Indicates device type.
D5, D4              OH              0 0 XX      73K212AL, 73K321L or 73K322L
                                    0 1 XX      73K221AL or 73K302L
    D4                              1 0 XX      73K222AL, 73K222BL
                                    1 1 00      73K224AL
                                    1 1 10      73K324L
                                    1 1 00      73K224BL
                                    1 1 10      73K324BL
                                                Relay driver open

                                   1            Open drain driver pulling low.

D5, D3-D1         Not Used         NA           Mask in firmware.

                                              V.22, V.21, Bell 212A, Bell 103
                            Single-Chip Modem with Integrated Hybrid



PARAMETER                                                          RATING
VDD Supply Voltage                                                 7V
Storage Temperature                                                -65 to 150 C
Reflow Soldering Temperature (10 sec.)/VPS (10 sec.)               235 C/215 C
Applied Voltage                                                    -0.3 to VDD + 0.3 V

   NOTE: All inputs and outputs are protected from static charge using built-in, industry standard protection
            devices and all outputs are short-circuit protected.


PARAMETER               CONDITION                                  MIN NOM MAX                    UNIT
VDD Supply Voltage                                                 4.5                  5  5.5     C

TA, Operating Free-Air                                             -40                     +85      %

Temperature                                                                                        F
Clock Variation         (11.0592 MHz) Crystal or                   -0.01                   +0.01   F
                        external clock                                                             F
External Components (Refer to Application section for placement.)                                  pF

VREF Bypass Capacitor   External to GND                            0.1                              
Bias Setting Resistor   Placed between VDD and ISET                1.8                  2  2.2     F


ISET Bypass Capacitor   ISET pin to GND                            0.1

VDD Bypass Capacitor 1  External to GND                            0.1

VDD Bypass Capacitor 2  External to GND                            22 Note 1

XTL1 Load Capacitor     Depends on crystal                                                 40

                        characteristics from pin to GND

XTL2 Load Capacitor     Depends on crystal                                                 40

                        characteristics from pin to GND

Hybrid Loading          See Figure 1                                      600

R1                                                                        600

C                       TXA Hybrid Loading                                0.033

   NOTE:Minimum for optimized system layout; may require higher values for noisy environments.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

(TA = -40 C to 85 C, VDD = recommended range unless otherwise noted.)

PARAMETER                      CONDITION                MIN              NOM   MAX   UNIT
IDD, SUPPLY CURRENT            ISET Resistor = 2 M                         8
IDDA, Active                   CLK = 11.0592 MHz        3.0                     12    mA
IDD1, Power-down               CLK = 11.0592 MHz        2.0               1.0    4    mA
IDD2, Power-down               CLK = 19.200 kHz           0               0.5    3    mA
DIGITAL INPUTS                                          -200
VIH, Input High Voltage        VI = VIH Max               1                    VDD     V
Reset, XTL1, XTL2              VI = VIL Min             2.4                    VDD     V
All other inputs               Reset = VDD               -1                     0.8    V
VIL, Input Low Voltage         All Digital Input Pins                          100    A
IIH, Input High Current                                                               A
IIL, Input Low Current         IOH MIN = -0.4 mA                                50    A
Reset Pull-down Current        IO MAX = 1.6 mA                                  10    pF
Input Capacitance              IO = 3.6 mA
DIGITAL OUTPUTS                RXD = GND                                       VDD     V
VOH, Output High Voltage       Maximum Capacitive Load                          0.4    V
VOL, Output Low Voltage        IOUT = 40 mA                                     0.6    V
VOL, CLK Output                IOUT = 10 mA                                     -50   A
RXD Tri-State Pull-up Current                                                   15    pF
CMAX, CLK Output                                                                       V
OH Output VOL                                                                          V
OH Output VOL

                                                  V.22, V.21, Bell 212A, Bell 103
                                Single-Chip Modem with Integrated Hybrid


(TA = -40C to +85C, VDD = recommended range unless otherwise noted.)

PARAMETER                       CONDITION                        MIN    NOM    MAX    UNIT
DPSK MODULATOR                  FIGURE 1
                                Measured between TXA1 and         55    -10.0    -9     dB
    Carrier Suppression         TXA2                             -11.5         +0.35
                                TX scrambled marks                      -10.0         dBm0
    Output Amplitude            FIGURE 1                         -0.35   -60     -9
FSK MODULATOR/DEMODULATOR       CLK = 11.0592 MHz                -11.5   8     -50     %
                                Transmit Dotting Pattern                              dBm0
    Output Frequency Error      THD in the alternate band         -15     -9    +15
    Transmit Level              DPSK or FSK                               -7   +0.25   DB
    Harmonic Distortion in      Transmit Dotting Pattern in ALB  -0.25   2.0
    700-2900 Hz band            @ RXD                             -10    45      -8     %
    Output Bias Distortion      Random Input in ALB @ RXD          -8            -6
                                FIGURE 1                          1.0           3.0     %
    Total Output Jitter                                           -38           -28
DTMF GENERATOR                  Low Tone , DPSK Mode                                    %
                                High Tone , DPSK Mode             -38            -3   dBm0
    Frequency Accuracy          High-Tone to Low-Tone,            -43            80   dBm0
    Output Amplitude            DPSK Mode                         27             80
    Output Amplitude            DPSK or FSK                       27                    dB
    Twist                       Refer to Performance Curves        2
    Long Loop Detect            2-Tones in 350 - 600 Hz band                            dB
    Dynamic Range               2-Tones in 350 - 600 Hz band
CALL PROGRESS DETECTOR          -70 dBm0 to -30 dBm0 STEP                             dBm0
    Detect Level Range          -30 dBm0 to -70 dBm0 STEP                             dBm0
    Reject Level
    Delay Time                                                                         ms
    Hold Time                                                                          ms
    Hysteresis                                                                          dB

TXA1                                                    NOTE: Parameters expressed in dBm0 refer to
                                                                  signals at the telephone line, i.e., across
RXA             R1                                                R2 in Figure 1. All units in dBm0 are
                600                                               measured at the line input to the
                                                                  transformer. The interface circuit
                      MIDCOM                                      (Figure 1) inserts an 8 dB loss in the
                      671-8001                                    transmit path (TXA1 - TXA2 to line), and
                                                                  a 3 dB loss in the receive path (line to
             C                  R2                                RXA).
      0.033 f                  600

TXA2             1:1            (NOMINAL TELEPHONE
                600               LINE IMPEDANCE)

FIGURE 1: Analog Interface Hybrid Loading

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid


PARAMETER                      CONDITION                      MIN   NOM   MAX UNIT
CARRIER DETECT                 DPSK or FSK                    -48    3.0
Threshold                      Receive data                    15         -43   dBm0
Delay Time                     -70 dBm0 to -30 dBm0 STEP        2    40
Hysteresis                     Single tone detected            10    30   45    ms
Hold Time                      -30 dBm0 to -70 dBm0 STEP      -48
ANSWER TONE DETECTOR                                           20               dB
Detect Level                   Not in V.21 mode                10
Delay Time                     -70 dBm0 to -30 dBm0 STEP      -2.5        24    ms
Hold Time                      -30 dBm0 to -70 dBm0 STEP      2.5
Detect Frequency Range                                                    -42   dBm0
OUTPUT SMOOTHING FILTER        TXA1 to TXA2, loaded as shown  -10
Output                         in Figure 1 (2% THD)                       45    ms
                               Frequency = 76.8 kHz           -625
Spurious Frequency Components  Frequency = 153.6 kHz                      30    ms
                               TXA pin; 76.8 kHz
Clock Noise                                                               +2.5  %
CARRIER VCO                    Originate or Answer
Capture Range                  -10 Hz to +10 Hz Carrier                         V
Capture Time                   Frequency Change Assumption
                                                                          -39   dBm0
RECOVERED CLOCK                % of frequency
Capture Range                  center frequency                           -45   dBm0
                               (center at 1200 Hz)
Data Delay Time                Analog data in at RXA pin to               1.0 mVrms
                               receive data valid at RXD pin
                                                                          +10   Hz

                                                                          100   ms

                                                                          +625  ppm

                                                                          50    ms

                                                     V.22, V.21, Bell 212A, Bell 103
                                   Single-Chip Modem with Integrated Hybrid


PARAMETER                          CONDITION                        MIN   NOM   MAX   UNIT

GUARD TONE GENERATOR                                                      -3.0  +20    Hz
                                                                          -6.0  -2.0   dB
Tone Accuracy                      550 Hz                                       -5.0   dB
                                                                                 -50   dB
                                   1800 Hz                          -20          -60   dB

Tone Level                         550 Hz                           -4.0               ns
(Below DPSK Output)                1800 Hz                          -7.0

Harmonic Distortion                550 Hz
700 to 2900 Hz                     1800 Hz

TIMING (Refer to Timing Diagrams)

TAL                                CS/Address setup before ALE Low  12

TLA                   CS CS hold after ALE low                      0

                      ADD Address hold after ALE Low                10                ns

TLC                                ALE Low to RD/WR Low             10                ns
TRD                                RD/WR Control to ALE High        0                 ns
TRDF                               Data out from RD Low             0           70    ns
TWW                                ALE width                        15                ns
TWD                                Data float after RD High                     50    ns

                                   RD width                         50                ns

                                   WR width                         50                ns

                                   Data setup before WR High        15                ns

                                   Data hold after WR High          12                ns

TCKD                               Data out after EXCLK Low                     200   ns

TCKW (serial mode)                 WR after EXCLK Low               150               ns

TDCK (serial mode)                 Data setup before EXCLK Low      150               ns

TAC (serial mode)                  Address setup before control*    50                ns

TCA (serial mode)                  Address hold after control*      50                ns

TWH (serial mode)                  Data Hold after EXCLK            20

* Control for setup is the falling edge of RD or WR. Control for hold is the falling edge of RD or the rising edge
  of WR.

NOTE: Asserting ALE, CS, and RD or WR concurrently can cause unintentional register accesses. When using
          non-8031 compatible processors, care must be taken to prevent this from occurring when designing the
          interface logic.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

TIMING DIAGRAMS                                 TLL

                                     ALE                 TLC              TRW          TCL
                                      WR                                                            TLC      TWW

                               AD0-AD7                       TLA  TRD              TRDF                                 TWD
                                      CS         TAL
                                                ADDRESS                                                          TDW

                                                                          READ DATA             ADDRESS          WRITE

                                                         FIGURE 2: Bus Timing Diagram


   RD    TAC
A0-A2            TCA


                                          TRD                     TCKD                                                            TRDF
DATA                                      D0         D1               D2           D3           D4       D5      D6

                                                FIGURE 3: Read Timing Diagram (Serial Version)

EXCLK                                                                                                                              TWW
                                                                                                                 TCKW              TCA
A0-A2                                                                                                                        TAC

                                          TDCK                                                                            TWH

         D0                                     D1                D2           D3           D4      D5       D6       D7

                                                FIGURE 4: Write Timing Diagram (Serial Version)

                                                                 V.22, V.21, Bell 212A, Bell 103
                                               Single-Chip Modem with Integrated Hybrid

APPLICATIONS INFORMATION                                        A typical DAA arrangement is shown in Figure 5.This
                                                                diagram is for reference only and does not represent
GENERAL CONSIDERATIONS                                          a production-ready modem design.

Figure 5 shows the basic circuit diagram for a                  In most applications the controller will monitor the
73K222BL modem integrated circuit designed to be                serial data for commands from the DTE and the
used in conjunction with a control processor, a                 received data for break signals from the far end
UART or RS-232 serial data interface, and a DAA                 modem. In this way, commands to the modem are
phone line interface to function as a typical                   sent over the same line as the transmitted data. In
intelligent modem. The K-Series ICs interface                   other applications the RS-232 interface handshake
directly with Intel 8048 and 80C51 microprocessors              lines are used for modem control.
for control and status monitoring purposes.

           RING DETECT


           TX DATA
           RX DATA

                                                                2 M 1 F                        RING
                                       1 GND       RXA 32
                       11.0592 MHz     2 CLK                           0.1 F  8.2K
                                       3 XTL1   VREF 31         0.1 F
              ADR/DATA BUS             4 XTL2  RESET 30                              HOOK
           C ALE                      5 AD0                                         RELAY
           C WR                                   N/C 29
CONTROL    C RD                       6 AD1      ISET 28                      +5                     FUSE
INTERFACE                              7 AD2
                                  +5   8 AD3        OH 27       600
                         +                     RXCLK 26
                                       9 AD4                                                                1
                                                   RXD 25                                                   2
                                      10 AD5       TXD 24                                                   3
                                      11 AD6        CS 23                                                   4
                                      12 AD7   EXCLK 22
                                      13 ALE   TXCLK 21                                                     RJ-11
                                      14 WR         INT 20
                                      15 RD         NC 19
                                      16 VDD
                                                  TXA1 18
                                                  TXA2 17

           10 F                      0.1 F                         0.033 F  600           TRANSIENT
                                                                       TYP.     1:1         SUPPRESSOR

           CHIP SELECT

                                      FIGURE 5: Typical 73K222BL DAA Circuit

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid


DIRECT ACCESS ARRANGEMENT (DAA)                                 TDK Semiconductor's 1-chip modem products
                                                                include all basic modem functions. This makes these
The DAA (Direct Access Arrangement) required for                devices adaptable for use in a variety of
the 73K222BL consists of an impedance matching                  applications, and as easy to control as conventional
resistor, telecom coupling transformer, and ring                digital bus peripherals.
detection and fault protection circuitry.
                                                                Unlike digital logic circuitry, modem designs must
The transformer specifications must comply with the             properly contend with precise frequency tolerances
impedance of the country in which the modem is                  and very low level analog signals, to ensure
being operated. Transformers designed specifically              acceptable performance. Using good analog circuit
for use with the telephone network should be used.              design practices will generally result in a sound
These may present a DC load to the network                      design. Following are additional recommendations
themselves (a "wet" transformer) or they may require            which should be taken into consideration when
AC coupling with a DC load provided by additional               starting new designs.
devices (a "dry" transformer). A dry transformer will
generally provide higher performance and smaller                CRYSTAL OSCILLATOR
size than a wet transformer. A wet transformer
allows a simpler design, but must not saturate with             The K-Series crystal oscillator requires a parallel
the worst case DC current passing through it or                 mode (antiresonant) crystal which operates at
distortion and poor performance will result.                    11.0592 MHz. It is important that this frequency be
                                                                maintained to within 0.01% accuracy.
The protection circuitry typically consists of a transient
suppression device and current limiter to protect the           In order for a parallel mode crystal to operate
user and the telephone network from hazardous                   correctly and to specification, it must have a
voltages that can be present under fault conditions.            capacitor connected to the junction of each of the
The transient suppressor may be a MOV (metal oxide              crystal and internal inverter connections, terminated
varistor), Sidactor (Teccor Electronics Inc.), spark gap        to ground. The values of these capacitors depend
device , or avalanche diode. Some devices clamp the             primarily on the crystal's characteristics, and to a
transient to their specified break down voltage and             lesser degree on the internal inverter circuit. The
others go into low impedance crowbar state. The                 values used affect the accuracy and start up
latter require that the fault current to cease before           characteristics of the oscillator.
they can return to their inactive state.
                                                                LAYOUT CONSIDERATIONS
Current limiting devices can consist of a resistor,
Raychem PolySwitch resettable fuse, or slow blow                Good analog/digital design rules must be used to
fuse that can withstand the transient tests without             control system noise in order to obtain highest
permenant damage or replacement.                                performance in modem designs. The more digital
                                                                circuitry present on the PC board, the more this
Ring detection circuitry is not required by the FCC,            attention to noise control is needed. The modem
but may be required by the application. The ring                should be treated as a high performance analog
detector usually consists of an optoisolator,                   device. A 22 F electrolytic capacitor in parallel with a
capacitor, and resistor to present the proper AC load           0.1 F ceramic capacitor between VDD and GND is
to the network to meet the REN (Ring Equivalency                recommended. Liberal use of ground planes and larger
Number) regulations of FCC Part 68. The K-Series                traces on power and ground are also highly favored.
Design Manual contains detailed information on the              High speed digital circuits tend to generate a significant
design of a ring detect circuits as well as the other           amount of EMI (Electro-Magnetic Interference) which
topics concerning the DAA.                                      must be minimized in order to meet regulatory agency
                                                                limitations. To accomplish this, high speed digital
                                                                devices should be locally bypassed, and the telephone
                                                                line interface and K-Series device should be located
                                                                close to each other near the area of the board where
                                                                the phone line connection is accessed.

                  V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

To avoid problems, power supply and ground traces             This method has been tested over the entire voltage
should be routed separately to the analog and digital         and temperature operating ranges. It has been
functions on the board, and digital signals should not        found to be a reliable procedure to ensure the
be routed near low level or high impedance analog             correct patterns are always programmed.
traces. The analog and digital grounds should only
connect at one point near the K-Series device                 MODEM PERFORMANCE
ground pin to avoid ground loops. The K-Series                CHARACTERISTICS
modem ICs should have both high frequency and
low frequency bypassing as close to the package as            The curves presented here define modem IC
possible.                                                     performance under a variety of line conditions while
                                                              inducing disturbances that are typical of those
USING THE SERIAL MODE ON THE                                  encountered during data transmission on public
73K2XXAL AND 73K222BL                                         service telephone lines. Test data was taken using
                                                              an AEA Electronics' "Autotest I" modem test set and
A sensitivity to specific patterns being written to the       line simulator, operating under computer control. All
control registers in the 73K212/221/222AL and                 tests were run full-duplex, using a Concord Data
73K222BL modem data pumps has been seen on                    Systems 224 as the reference modem. A 511
some parts when used in the serial control interface          pseudo-random-bit pattern was used for each data
mode. An alternating pattern followed by its                  point. Noise was C-message weighted and all
complement can cause the registers to not have the            signal-to-noise (S/N) ratios reflect total power
intended data correctly written to the registers.             measurements similar to the CCITT V.56
Specifically, if an alternating ..1010.. pattern is           measurement specification. The individual tests are
followed by its compliment, ..0101.., the register may        defined as follows.
instead be programmed with a ..0001.. pattern. After
analysis, it has been found that any normal                   BER VS. S/N
programming sequence should not include these
steps with one exception, and that is in DTMF                 This test measures the ability of the modem to
dialing. Since any random DTMF sequence could be              operate over noisy lines with a minimum of data-
dialed, there is the potential for these patterns to          transfer errors. Since some noise is generated in the
appear. For example, if a DTMF digit "5" , 0101 bin           best of dial-up lines, the modem must operate with
is followed by a DTMF digit "0" , 1010 bin, some              the lowest S/N ratio possible. Better modem
parts will instead transmit a DTMF digit "8", 1000 bin,       performance is indicated by test curves that are
in its place. The solution to this problem is to always       closest to the BER axis. A narrow spread between
clear the DTMF bits, D3-D0, between dialed digits.            curves representing the four line parameters
This will not add additional time to dialing since there      indicates minimal variation in performance while
is ample time between digits when the DTMF bits               operating over a range of operating conditions.
can be cleared. Previously during the DTMF off time           Typically, a DPSK modem will exhibit better BER
the next digit would be loaded into the TONE                  performance test curves receiving in the low band
register. It is now recommended to first clear bits D3-       than in the high band.
D0, then the next digit to be dialed is loaded into the
DTMF bits.                                                    BER VS. RECEIVE LEVEL

As mentioned earlier, under normal circumstances              This test measures the dynamic range of the
these patterns would not be programmed for other              modem. Because signal levels vary widely over dial-
registers. If for some reason other registers are             up lines, the widest possible dynamic range is
programmed in such a way that an alternating                  desirable. The minimum Bell specification calls for
pattern is followed by its compliment, those bits             36 dB of dynamic range. S/N ratios are held
should be cleared before the complimentary pattern            constant at the indicated values while the receive
is sent.                                                      level is lowered from a very high to very low signal
                                                              levels. The width of the "bowl" of these curves, taken
                                                              at the BER point, is the measure of dynamic range.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

APPLICATIONS INFORMATION (continued)                                                                  *73K222BL

                   *73K222BL                                                                    BER vs CARRIER OFFSET

                BER vs SIGNALTO NOISE                                                    10-2

                10-2                                                                                                                                           HIGH BAND RECEIVE
                                                                                                                                                                 DPSK OPERATION
                                           HIGH BAND RECEIVE
                                                    -40 dBm                              10-3

                                            DPSK OPERATION

BIT ERROR RATE  10-3          600          1200                          BIT ERROR RATE
                10-4          BPS          BPS

                                       C2                C2
                                                       C1 or 3002


                                 C1 or 3002                                              10-4                                    3002 11.8 dB S/N
                                        FLAT                                             10-5     C2 11.3 dB S/N


                10-6       4  6            8 10 12 14                                    10-6     8  4              0 -4 -8 -12
                       2                                                                      12

                           SIGNAL TO NOISE (dB)                                                   CARRIER OFFSET (HZ)

                                    *73K222BL                                                               *73K222BL
                           BER vs RECEIVE LEVEL                                                    BER vs PHASE JITTER

                10-2                                                                     10-2

                                           HIGH BAND RECEIVE                                                                                                    HIGH BAND RECEIVE
                                            DPSK OPERATION                                                                                                        DPSK OPERATION
                                                    C2 LINE

BIT ERROR RATE  10-4                                                     BIT ERROR RATE  10-4     3002 11.5 dB S/N

                                 S/N = 10.8 dB

                10-5                                                                     10-5

                                                                                                                    C2 10.8 dB S/N

                10-6                         S/N = 15 dB                                 10-6     4  8 12 16 20 24
                       10                                                                      0
                           0 -10 -20 -30 -40 -50
                           RECEIVE LEVEL (dBm)                                                    PHASE JITTER ( PEAK)

* = "EQ On" Indicates bit CR1 D4 is set for additional phase equalization.

                                                    V.22, V.21, Bell 212A, Bell 103
                                  Single-Chip Modem with Integrated Hybrid


32-Pin PLCC

                                     0.453 (11.51)                                                                                        0.023
                                     0.449 (11.40)                                                                                        0.029

                        PIN NO. 1 IDENT.                               0.140 (3.56)
                                                                       0.123 (3.12)
0.595 (15.11)
0.585 (14.86)                                                          0.095 (2.41)                                      0.050                   0.045 (1.140)
                                                                       0.078 (1.98)                                              0.026           0.020 (0.508)

                                                        0.553 (14.05)                                        0.013       0.032
                                                        0.549 (13.94)

                                                                                                             0.300 REF   0.400 REF
                                                                                                             (7.62 REF)  (10.16 REF)

                                                                                                             0.430 (10.92) 0.530 (13.46)
                                                                                                             0.390 (9.91) 0.490 (12.45)

                                         0.495 (12.57)
                                         0.485 (12.32)

44-Lead TQFP

                                                                      16.0 BSC (0.630)

16.0 BSC (0.630)


                                                                                           14.0 BSC (0.552)

1.35 (0.053)                                            0.09 (0.035)   0.42 (0.0165) Typ.                                0.60 (0.024) Typ.
1.45 (0.057)                                            0.20 (0.008)     1.00 (0.0394) Typ.

V.22, V.21, Bell 212A, Bell 103
Single-Chip Modem with Integrated Hybrid

PACKAGE PIN DESIGNATIONS                                                                        CAUTION: Use handling procedures necessary for
                                                                                                               a static sensitive component.
(Top View)


        AD0       4 3 2 1 32 31 30                                        N/C
        AD1                                                               ISET
        AD2   5                                                       29  OH
        AD3                                                               RXCLK
        AD4   6                                                       28  RXD
        AD5                                                               TXD
        AD6   7                                                       27  CS
DATA/AD7                                                                  EXCLK
         ALE  8                                                       26  TXCLK

              9                                                       25

              10                                                      24

              11                                                      23

              12                                                      22

              13                                                      21

                  14 15 16 17 18 19 20


                  32-Lead PLCC                                                                  44-Lead TQFP
                  73K222BL-IH                                                                   73K222BL-IGT


              PART DESCRIPTION                                                   ORDER NUMBER   PACKAGING MARK
                                                                                   73K222BL-IH      73K222BL-IH
73K222BL          32-Lead PLCC                                                    73K222BL-IGT     73K222BL-IGT

73K222BL          44-Lead TQFP

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