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7026S15J8

器件型号:7026S15J8
器件类别:存储   
厂商名称:IDT (Integrated Device Technology)
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器件描述

SRAM 256K(16KX16) DUAL PORT

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
IDT (Integrated Device Technology)
产品种类:
Product Category:
SRAM
RoHS:N
Memory Size:256 kbit
Organization:16 k x 16
Access Time:15 ns
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
4.5 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
PLCC-84
封装:
Packaging:
Reel
高度:
Height:
3.63 mm
长度:
Length:
29.21 mm
Memory Type:SDR
系列:
Series:
7026S15
类型:
Type:
Asynchronous
宽度:
Width:
29.21 mm
商标:
Brand:
IDT
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
200
子类别:
Subcategory:
Memory & Data Storage
零件号别名:
Part # Aliases:
7026 IDT7026S15J8
单位重量:
Unit Weight:
0.239083 oz

7026S15J8器件文档内容

                                                                     HIGH-SPEED                                               IDT7026S/L

                                                                     16K X 16 DUAL-PORT

                                                                     STATIC      RAM

        LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018

Features

◆   True Dual-Ported memory cells which allow simultaneous                       ◆   IDT7026 easily expands data bus width to 32 bits or more

    access of the same memory location                                               using the Master/Slave select when cascading more than

◆   High-speed access                                                                one device

    –  Commercial: 15/20/25/35/55ns (max.)                                       ◆   M/S = H for BUSY output flag on Master,

    –  Industrial: 20/25/35/55ns (max.)                                              M/S = L for BUSY input on Slave

    –  Military: 20/25/35/55ns (max.)                                            ◆   On-chip port arbitration logic

◆   Low-power operation                                                          ◆   Full on-chip hardware support of semaphore signaling

    –  IDT7026S                                                                      between ports

       Active: 750mW (typ.)                                                      ◆   Fully asynchronous operation from either port

       Standby: 5mW (typ.)                                                       ◆   TTL-compatible, single 5V (±10%) power supply

    –  IDT7026L                                                                  ◆   Available in 84-pin PGA and 84-pin PLCC

       Active: 750mW (typ.)                                                      ◆   Industrial temperature range (-40°C to +85°C) is available

       Standby: 1mW (typ.)                                                           for selected speeds

◆   Separate upper-byte and lower-byte control for multi-                        ◆   Green parts available, see ordering information

    plexed bus compatibility

Functional Block Diagram

        R/WL                                                                                                                          R/WR
                                                                                                                                      UBR
        UBL

        LBL                                                                                                                           LBR

        CEL                                                                                                                           CER

        OEL                                                                                                                           OER

       I/O8L-I/O15L                                                                                                                   I/O8R-I/O15R

                                                                     I/O                   I/O

       I/O0L-I/O7L                                                   Control               Control                                    I/O0R-I/O7R

        BUSYL(1,2)                                                                                                                    BUSYR(1,2)

        A13L                               Address                            MEMORY                      Address                     A13R

        A0L                                Decoder                            ARRAY                       Decoder                     A0R

                                                                 14                                 14

                                                    CEL                       ARBITRATION                 CER

                                                                              SEMAPHORE

                                                                              LOGIC

        SEML                                                                                                                          SEMR

                                                                              M/S

NOTES:                                                                                                                        2939 drw 01

1.  (MASTER): BUSY       is output; (SLAVE): BUSY   is   input.

2.  BUSY outputs are     non-tri-stated push-pull.

                                                                                                                              MARCH 2018

                                                                              1

©2018 Integrated Device  Technology, Inc.                                                                                                   DSC 2939/16
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                                    Military, Industrial and Commercial Temperature Ranges

Description                                                                                          feature controlled by CE permits the on-chip circuitry of each port to enter

    The IDT7026 is a high-speed 16K x 16 Dual-Port Static RAM. The                                   a very low standby power mode.

IDT7026 is designed to be used as a stand-alone Dual-Port RAM or as                                       Fabricated using CMOS high-performance technology, these de-

a combination MASTER/SLAVE Dual-Port RAM for 32-bit-or-more word                                     vices typically operate on only 750mW of power.

systems. Using the IDT MASTER/SLAVE Dual-Port RAM approach in 32-                                         The IDT7026 is packaged in a ceramic 84-pin PGA, and a 84-pin

bit or wider memory system applications results in full-speed, error-free                            PLCC. Military grade product is manufactured in compliance with MIL-

operation without the need for additional discrete logic.                                            PRF-38535 QML, making it ideally suited to military temperature appli-

    This device provides two independent ports with separate control,                                cations demanding the highest level of performance and reliability.

address, and I/O pins that permit independent, asynchronous access for

reads or writes to any location in memory. An automatic power down

Pin Configurations(1,2,3)

                INDEX       I/O7L  I/O6L   I/O5L   I/O4L   I/O3L   I/O2L   GND  I/O1L   I/O0L  OEL   VC C  R/WL  SEML  CEL  UBL  LBL   A13L  A12L  A11L  A10L  A9 L

                            11 10          9       8       7       6       5    4       3      2     1     84 83 82 81 80 79 78 77 76 75

                I/O8L   12                                                                                                                                     74    A8L

                I/O9L   13                                                                                                                                     73    A7L

                I/O10L  14                                                                                                                                     72    A6L

                I/O11L  15                                                                                                                                     71    A5L

                I/O12L  16                                                                                                                                     70    A4L

                I/O13L  17                                                                                                                                     69    A3L

                GND     18                                                                                                                                     68    A2L

                I/O14L  19                                                                                                                                     67    A1L

                I/O15L  20                                                                   IDT7026J                                                          66    A0L

                VCC     21                                                                     J84(4)                                                          65    BUSYL

                GND     22                                                              84-Pin PLCC                                                            64    GND

                I/O0R   23                                                                   Top View(5)                                                       63    M/S

                I/O1R   24                                                                                                                                     62    BUSYR

                I/O2R   25                                                                                                                                     61    A0R

                VCC     26                                                                                                                                     60    A1R

                I/O3R   27                                                                                                                                     59    A2R

                I/O4R   28                                                                                                                                     58    A3R

                I/O5R   29                                                                                                                                     57    A4R

                I/O6R   30                                                                                                                                     56    A5R

                I/O7R   31                                                                                                                                     55    A6R

                I/O8R   32                                                                                                                                     54    A7R

                        33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53

                        I/O9R      I/O10R  I/O11R  I/O12R  I/O13R  I/O14R  GND  I/O15R  OER    R/WR  GND  SEMR  CER    UBR  LBR  A13R  A12R  A11R  A10R  A9 R  A8 R  2939 drw 02

NOTES:

1.  All Vcc pins must be connected to the power supply.

2.  All GND pins must be connected to the ground supply.

3.  Package body is approximately 1.15 in x 1.15 in x .17 in.

4.  This package code is used to reference the package diagram.

5.  This text does not indicate orientation of the actual part-marking.

                                                                                             6.242
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                                       Military, Industrial and Commercial Temperature Ranges

Pin Configurations(1,2,3) (con't.)

                        63       61        60         58                 55           54              51           48        46        45       42

                 11     I/O7L       I/O5L     I/O4L      I/O2L              I/O0L          OEL        SEML         LBL         A12L    A11L         A8L

                        66       64        62         59                 56           49              50           47        44        43       40

                 10     I/O10L      I/O8L     I/O6L      I/O3L              I/O1L          UBL        CEL              A13L      A10L      A9L      A6L

                        67       65                                      57           53              52                               41       39

                 09     I/O11L      I/O9L                                GND               VCC        R/WL                             A7L          A5L

                        69       68                                                                                                    38       37

                 08     I/O13L   I/O12L                                                                                                A4L          A3L

                        72       71        73                                                                                33        35       34

                 07     I/O15L   I/O14L       VCC                                                                            BUSYL     A1L          A0L

                        75       70        74                                         IDT7026G                               32        31       36

                 06                                                                        G84(4)

                        I/O0R       GND    GND                                        84-Pin PGA                               GND     M/S          A2L

                        76       77        78                                         Top View(5)                            28        29       30

                 05     I/O1R       I/O2R  VCC                                                                                 A1R         A0R  BUSYR

                        79       80                                                                                                    26       27

                 04     I/O3R       I/O4R                                                                                              A3R          A2R

                        81       83                                      7            11              12                               23       25

                 03     I/O5R       I/O7R                                GND               GND        SEMR                             A6R          A4R

                        82       1         2          5                  8            10              14           17        20        22       24

                 02     I/O6R       I/O9R  I/O10R     I/O13R             I/O15R            R/WR       UBR          A12R        A9R     A7R          A5R

                        84       3         4          6                  9            15              13           16        18        19       21

                 01     I/O8R    I/O11R    I/O12R     I/O14R                OER            LBR        CER          A13R        A11R    A10R         A8R

                            A        B         C          D                  E             F              G            H         J         K        L

NOTES:           Index                                                                                                                              2939 drw 03

1.  All VCC pins must be connected to power supply.

2.  All GND pins must be connected to ground supply.

3.  Package body is approximately 1.12 in x 1.12 in x .16 in.

4.  This package code is used to reference the package diagram.                                  Maximum Operating Temperature

5.  This text does not indicate orientation of the actual part-marking.                          and Supply Voltage(1)

Pin Names                                                                                                    Grade                     Ambient
                                                                                                                                       Temperature       GND          Vcc

      Left Port         Right Port                       Names                                     Military                         -55OC to+125OC       0V           5.0V + 10%

CEL              CER                       Chip Enable                                             Commercial                        0OC to +70OC        0V           5.0V + 10%

R/WL             R/WR                      Read/Write Enable                                       Industrial                       -40OC to +85OC       0V           5.0V + 10%

OEL              OER                       Output Enable                                         NOTES:                                                                     2939 tbl 02a

A0L - A13L       A0R - A13R                Address                                               1.   This is the parameter TA. This is the "instant on" case temperature.

I/O0L - I/O15L   I/O0R - I/O15R            Data Input/Output                                     Capacitance(1) (TA = +25°C, f = 1.0mhz)

SEML             SEMR                      Semaphore Enable                                           Symbol                   Parameter               Conditions(2)  Max.        Unit

UBL              UBR                       Upper Byte Select                                              CIN          Input Capacitance                 VIN = 3dV    9           pF

LBL              LBR                       Lower Byte Select                                              COUT         Output                          VOUT = 3dV     10          pF

BUSYL            BUSYR                     Busy Flag                                                                   Capacitance

                 M/S                       Master or Slave Select                                NOTES:                                                                     2939 tbl 03

                 VCC                       Power                                                 1.       This parameter is determined by device characterization but is not production

                                                                                                          tested.

                 GND                       Ground                                                2.       3dV represents the interpolated capacitance when the input and output signals

                                                                                                          switch from 0V to 3V or from 3V to 0V.

                                                                                2939  tbl  01

                                                                                               6.342
    IDT7026S/L

    High-Speed 16K x        16 Dual-Port Static RAM                                     Military, Industrial and Commercial                 Temperature   Ranges

Truth Table                 I – Non-Contention Read/Write Control

                                   Inputs(1)                                            Outputs

    CE            R/W       OE                UB  LB       SEM         I/O8-15                   I/O0-7                              Mode

      H           X         X                 X      X     H           High-Z           High-Z           Deselected: Power-Down

      X           X         X                 H      H     H           High-Z           High-Z           Both Bytes Deselected

      L           L         X                 L      H     H           DATAIN           High-Z           Write to Upper Byte Only

      L           L         X                 H         L  H           High-Z           DATAIN           Write to Lower Byte Only

      L           L         X                 L         L  H           DATAIN           DATAIN           Write to Both Bytes

      L           H         L                 L      H     H           DATAOUT          High-Z           Read Upper Byte Only

      L           H         L                 H         L  H           High-Z           DATAOUT          Read Lower Byte Only

      L           H         L                 L         L  H           DATAOUT          DATAOUT          Read Both Bytes

      X           X         H                 X      X     X           High-Z           High-Z           Outputs Disabled

NOTE:                                                                                                                                                     2939 tbl 04

1.  A0L  —  A13L  ≠ A0R  —  A13R.

Truth       Table           II –   Semaphore               Read/Write Control(1)

                                   Inputs                                               Outputs

    CE            R/W       OE                UB  LB       SEM         I/O8-15                   I/O0-7                              Mode

      H           H         L                 X      X     L           DATAOUT          DATAOUT          Read Data in Semaphore Flag

      X           H         L                 H      H     L           DATAOUT          DATAOUT          Read Data in Semaphore Flag

      H           ↑         X                 X      X     L           DATAIN           DATAIN           Write I/O0 into Semaphore Flag

      X           ↑         X                 H      H     L           DATAIN           DATAIN           Write I/O0 into Semaphore Flag

      L           X         X                 L      X     L           ______                    ______  Not Allowed

      L           X         X                 X         L  L           ______                    ______  Not Allowed

NOTE:                                                                                                                                                                     2939 tbl 05

1.  There are eight semaphore flags written to via I/O0 and read from all I/O's (I/O0-I/O15). These eight semaphores are addressed by A0 -  A2.

Absolute Maximum Ratings(1)

    Symbol                                        Rating                                                 Commercial                         Military                      Unit
                                                                                                         & Industrial

VTERM(2)          Terminal Voltage with Respect to GND                                                   -0.5 to +7.0                       -0.5 to +7.0                  V

TBIAS             Temperature Under Bias                                                                 -55 to +125                        -65 to +135                   oC

TSTG              Storage Temperature                                                                    -55 to +125                        -65 to +150                   oC

IOUT              DC Output Current                                                                      50                                 50                            mA

                                                                                                                                                          2939 tbl 06a

NOTES:

1.  Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS  may cause permanent damage to the device. This is a stress rating only and

    functional operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure

    to absolute maximum rating conditions for extended periods may affect reliability.

2.  VTERM must not exceed Vcc + 10% for more than 25% of the cycle time or 10ns maximum, and is limited to < 20mA for the period of

    VTERM > Vcc + 10%.

                                                                       6.442
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                            Military, Industrial and Commercial Temperature Ranges

Recommended DC Operating

Conditions

    Symbol             Parameter           Min.     Typ.  Max.       Unit

    VCC     Supply Voltage                 4.5      5.0        5.5    V

    GND     Ground                         0        0           0     V

    VIH     Input High Voltage             2.2      ____  6.0(2)      V

    VIL     Input Low Voltage              -0.5(1)  ____       0.8    V

                                                                    2939 tbl 07

NOTES:

1.  VIL > -1.5V for pulse width less than 10ns.

2.  VTERM must not exceed Vcc + 10%.

DC Electrical Characteristics Over the Operating

Temperature and Supply Soltage Range (VCC = 5.0V ± 10%)

                                                                                                       7026S                       7026L

    Symbol                  Parameter                               Test Conditions              Min.         Max.           Min.         Max.  Unit

    |ILI|       Input Leakage Current(1)            VCC = 5.5V, VIN = 0V to VCC                  ___          10             ___          5     µA

    |ILO|       Output Leakage Current              CE = VIH, VOUT = 0V to VCC                   ___          10             ___          5     µA

    VOL         Output Low Voltage                  IOL = 4mA                                    ___          0.4            ___          0.4   V

    VOH         Output High Voltage                 IOH = -4mA                                   2.4          ___            2.4          ___   V

NOTE:                                                                                                                                           2939 tbl 08

1. At Vcc = 2.0V, input leakages are undefined.

AC Test Conditions

Input Pulse Levels                                  GND to 3.0V

Input Rise/Fall Times                                     3ns

Input Timing Reference Levels                             1.5V

Output Reference Levels                                   1.5V

Output Load                                         Figures 1 and 2

                                                                    2939 tbl 09

                                                          5V                                                        5V

                                                                893Ω                                                         893Ω

                       DATAOUT

                               BUSY                                                     DATAOUT

                                           347Ω                 30pF                             347Ω                        5pF*

                                                          2939 drw 04                                                      2939 drw 05

                                Figure 1.  AC Output Test Load                          Figure 2.      Output Test Load

                                                                                                 (for tLZ, tHZ, tWZ, tOW)

                                                                                                 * Including scope and jig.

                                                                                 6.542
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                  Military, Industrial and Commercial Temperature Ranges

DC Electrical Characteristics Over the Operating

Temperature and Supply Voltage Range(1) (con't.) (VCC =                                                                   5.0V ± 10%)

                                                                                                            7026X15           7026X20           7026X25
                                                                                                       Com'l Only         Com'l, Ind        Com'l, Ind
                                                                                                                          & Military.       & Military

    Symbol           Parameter                            Test Condition                   Version     Typ.(2)  Max.      Typ.(2)  Max.     Typ.(2)  Max.    Unit

    ICC     Dynamic Operating Current      CE = VIL, Outputs Disabled                 COM'L         S  190      325       180      315      170      305     mA
            (Both Ports Active)                                                                     L  190      285       180      275      170      265
                                           SEM = VIH
                                           f = fMAX(3)
                                                                                      MIL &         S  ___           ___  180      355      170      345

                                                                                      IND           L  ___           ___  180      315      170      305

    ISB1    Standby Current                CEL = CER = VIH                            COM'L         S  35            95   30           85   25           85  mA
            (Both Ports - TTL Level                                                                 L  35            70   30           60   25           60
            Inputs)                        SEMR = SEML = VIH
                                           f = fMAX(3)
                                                                                      MIL &         S  ___           ___  30       100      25       100

                                                                                      IND           L  ___           ___  30           80   25           80

    ISB2    Standby Current                CE"A" = VIL and CE"B" = VIH(5)             COM'L         S  125      220       115      210      105      200     mA
            (One Port - TTL Level Inputs)                                                           L  125           190  115      180      105      170
                                           Active Port Outputs Disabled,
                                           f=fMAX(3)
                                           SEMR = SEML = VIH                          MIL &         S  ___           ___  115      245      105      230

                                                                                      IND           L  ___           ___  115      210      105      200

    ISB3    Full Standby Current (Both     Both Ports CEL and                         COM'L         S  1.0           15   1.0          15   1.0          15  mA
            Ports    - All CMOS Level      CER > VCC - 0.2V                                         L  0.2           5    0.2          5    0.2          5
            Inputs)                        VIN > VCC - 0.2V or
                                           VIN < 0.2V, f = 0(4)                       MIL &         S  ___           ___  1.0          30   1.0          30

                                           SEMR = SEML > VCC - 0.2V                   IND           L  ___           ___  0.2          10   0.2          10

    ISB4    Full Standby Current           CE"A" < 0.2V and                           COM'L         S  120           195  110      185      100      170     mA
            (One Port - All CMOS Level     CE"B" > VCC - 0.2V(5)                                    L  120           170  110      160      100      145
            Inputs)
                                           SEMR = SEML > VCC - 0.2V                   MIL &         S                     110      210      100      200
                                           VIN > VCC - 0.2V or VIN < 0.2V                              ___           ___

                                           Active Port Outputs Disabled,              IND           L  ___           ___  110      185      100      175

                                           f=fMAX(3)

                                                                                                                                                             2939 tbl 10

                                                                                                                          7026X35           7026X55
                                                                                                                          Com'l, Ind        Com'l, Ind
                                                                                                                          & Military        & Military

    Symbol                   Parameter                                    Test Condition                    Version       Typ.(2)  Max.     Typ.(2)  Max.    Unit

    ICC     Dynamic Operating                             CE = VIL, Outputs Disabled                   COM'L         S    160      295      150      270     mA
            Current                                                                                                  L    160      255      150      230
                                                          SEM = VIH
            (Both Ports Active)                           f = fMAX(3)
                                                                                                       MIL &         S    160      335      150      310
                                                                                                       IND           L    160      295      150      270

    ISB1    Standby Current                               CEL = CER = VIH                              COM'L         S    20       85       13       85      mA
            (Both Ports - TTL Level                                                                                  L    20       60       13       60
                                                          SEMR = SEML = VIH
            Inputs)                                       f = fMAX(3)
                                                                                                       MIL &         S    20       100      13       100
                                                                                                       IND           L    20       80       13       80

    ISB2    Standby Current                               CE"A" = VIL and CE"B" = VIH(5)               COM'L         S    95       185      85       165     mA
            (One Port - TTL Level
            Inputs)                                       Active Port Outputs Disabled,                              L    95       155      85       135
                                                          f=fMAX(3)
                                                          SEMR = SEML = VIH                            MIL &         S    95       215      85       195
                                                                                                       IND           L    95       185      85       165

    ISB3    Full Standby Current                          Both Ports CEL and                           COM'L         S    1.0      15       1.0      15      mA
            (Both Ports    - All CMOS                     CER > VCC - 0.2V                                           L    0.2          5    0.2          5
            Level Inputs)                                 VIN > VCC - 0.2V or
                                                          VIN < 0.2V, f = 0(4)                         MIL &         S    1.0      30       1.0      30
                                                                                                       IND           L    0.2      10       0.2      10
                                                          SEMR = SEML > VCC - 0.2V

    ISB4    Full Standby Current                          CE"A" < 0.2V and                             COM'L         S    90       160      80       135     mA
            (One Port - All CMOS                          CE"B" > VCC - 0.2V(5)                                      L    90       135      80       110
            Level Inputs)
                                                          SEMR = SEML > VCC - 0.2V
                                                          VIN > VCC - 0.2V or VIN < 0.2V               MIL &         S    90       190      80       175
                                                          Active Port Outputs Disabled                 IND           L    90       165      80       150
                                                          f=fMAX(3)

NOTES:                                                                                                                                                       2939 tbl 11

1.  'X' in part numbers indicates power rating (S or L).

2.  VCC = 5V, TA = +25°C, and are not production tested. ICCDC = 120mA (Typ.)
3.  At f = fMAX, address and control lines (except Output Enable) are cycling at the maximum  frequency read cycle of     1/tRC, and using
    “AC Test Conditions” of input levels of GND to 3V.
4.  f = 0 means no address or control lines change.

                                                                                 6.642
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                    Military, Industrial and Commercial Temperature Ranges

AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range(4)

                                                                                                7026X15         7026X20         7026X25
                                                                                             Com'l Only      Com'l, Ind      Com'l, Ind
                                                                                                             & Military      & Military

     Symbol                                 Parameter                                        Min.     Max.   Min.  Max.      Min.  Max.      Unit

READ CYCLE

tRC             Read Cycle Time                                                              15       ____   20    ____      25    ____      ns

tAA             Address Access Time                                                          ____        15  ____        20  ____        25  ns

tACE            Chip Enable Access Time(3)                                                   ____        15  ____        20  ____        25  ns

tABE            Byte Enable Access Time(3)                                                   ____        15  ____        20  ____        25  ns

tAOE            Output Enable Access Time                                                    ____        10  ____        12  ____        13  ns

tOH             Output Hold from Address Change                                              3        ____   3     ____      3     ____      ns

tLZ             Output Low-Z Time(1,2)                                                       3        ____   3     ____      3     ____      ns

tHZ             Output High-Z Time(1,2)                                                      ____        10  ____        12  ____        15  ns

tPU             Chip Enable to Power Up Time (2)                                             0        ____   0     ____      0     ____      ns

tPD             Chip Disable to Power Down Time(2)                                           ____        15  ____        20  ____        25  ns

tSOP            Semaphore Flag Update Pulse (OE or SEM)                                      10       ____   10    ____      12    ____      ns

tSAA            Semaphore Address Access Time                                                ____        15  ____        20  ____        25  ns

                                                                                                                                             2939 tbl 12a

                                                                                                                7026X35            7026X55
                                                                                                             Com'l, Ind      Com'l, Ind
                                                                                                             & Military      & Military

     Symbol                                                Parameter                                         Min.  Max.      Min.  Max.      Unit

READ CYCLE

tRC             Read Cycle Time                                                                              35    ____      55    ____      ns

tAA             Address Access Time                                                                          ____        35  ____        55  ns

tACE            Chip Enable Access Time(3)                                                                   ____        35  ____        55  ns

tABE            Byte Enable Access Time(3)                                                                   ____        35  ____        55  ns

tAOE            Output Enable Access Time                                                                    ____        20  ____        30  ns

tOH             Output Hold from Address Change                                                              3     ____      3     ____      ns

tLZ             Output Low-Z Time(1,2)                                                                       3     ____      3     ____      ns

tHZ             Output High-Z Time(1,2)                                                                      ____        15  ____        25  ns

tPU             Chip Enable to Power Up Time (2)                                                             0     ____      0     ____      ns

tPD             Chip Disable to Power Down Time(2)                                                           ____        35  ____        50  ns

tSOP            Semaphore Flag Update Pulse (OE or SEM)                                                      15    ____      15    ____      ns

tSAA            Semaphore Address Access Time                                                                ____        35  ____        55  ns

NOTES:                                                                                                                                       2939 tbl 12b

1.   Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2).

2.   This parameter is guaranteed by device characterization, but is not production tested.

3.   To access RAM, CE = VIL and SEM = VIH. To access semaphore, CE = VIH and SEM = VIL.

4.   'X' in part numbers indicates power rating (S or L).

                                                                      6.742
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                        Military, Industrial and Commercial Temperature Ranges

WAVEFORM OF READ CYCLES(5)

                                                                            tRC

    ADDR

                                           tAA (4)

        CE                                 tACE (4)

                                           tAOE (4)

        OE

                                           tABE (4)

    UB, LB

    R/W

                                           tLZ (1)                                                                                   tOH

DATAOUT                                                                                                 VALID DATA (4)

                                                                                                                                    tHZ (2)

BUSYOUT

                                                                                 tBDD (3, 4)                                                                2939 drw 06

NOTES:

1.  Timing depends on which signal is asserted last, OE, CE, LB, or UB.

2.  Timing depends on which signal is de-asserted first CE, OE, LB, or UB.

3.  tBDD delay is required only in cases   where the opposite port is completing a write operation  to  the same address location.  For simultaneous  read  operations BUSY

    has no relation to valid output data.

4.  Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA or tBDD.

5.  SEM = VIH.

Timing          of  Power-Up               Power-Down

                    CE

                    ICC                              tPU                                                tPD

                                                                            50%                                         50%

                    ISB

                                                                                                                        2939 drw 07          ,

                                                                                 6.842
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                    Military, Industrial and Commercial Temperature Ranges

AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage(5,6)

                                                                                                7026X15         7026X20         7026X25
                                                                                             Com'l Only      Com'l, Ind      Com'l, Ind
                                                                                                             & Military      & Military
     Symbol                                 Parameter

                                                                                             Min.     Max.   Min.  Max.      Min.                 Max.                       Unit

WRITE CYCLE

tWC             Write Cycle Time                                                             15       ____   20    ____      25                   ____                       ns

tEW             Chip Enable to End-of-Write(3)                                               12       ____   15    ____      20                   ____                       ns

tAW             Address Valid to End-of-Write                                                12       ____   15    ____      20                   ____                       ns

tAS             Address Set-up Time(3)                                                       0        ____   0     ____      0                    ____                       ns

tWP             Write Pulse Width                                                            12       ____   15    ____      20                   ____                       ns

tWR             Write Recovery Time                                                          0        ____   0     ____      0                    ____                       ns

tDW             Data Valid to End-of-Write                                                   10       ____   15    ____      15                   ____                       ns

tHZ             Output High-Z Time(1,2)                                                      ____        10  ____        12  ____                 15                         ns

tDH             Data Hold Time(4)                                                            0        ____   0     ____      0                    ____                       ns

tWZ             Write Enable to Output in High-Z(1,2)                                        ____        10  ____        12  ____                 15                         ns

tOW             Output Active from End-of-Write(1,2,4)                                       0        ____   0     ____      0                    ____                       ns

tSWRD           SEM Flag Write to Read Time                                                  5        ____   5     ____      5                    ____                       ns

tSPS            SEM Flag Contention Window                                                   5        ____   5     ____      5                    ____                       ns

                                                                                                                                                        3199 tbl 13a

                                                                                                                7026X35         7026X55
                                                                                                             Com'l, Ind      Com'l, Ind
                                                                                                             & Military      & Military
     Symbol                                                Parameter

                                                                                                             Min.  Max.      Min.                 Max.                       Unit

WRITE CYCLE

tWC             Write Cycle Time                                                                             35    ____      55                   ____                       ns

tEW             Chip Enable to End-of-Write(3)                                                               30    ____      45                   ____                       ns

tAW             Address Valid to End-of-Write                                                                30    ____      45                   ____                       ns

tAS             Address Set-up Time(3)                                                                       0     ____      0                    ____                       ns

tWP             Write Pulse Width                                                                            25    ____      40                   ____                       ns

tWR             Write Recovery Time                                                                          0     ____      0                    ____                       ns

tDW             Data Valid to End-of-Write                                                                   15    ____      30                   ____                       ns

tHZ             Output High-Z Time(1,2)                                                                      ____        15  ____                 25                         ns

tDH             Data Hold Time(4)                                                                            0     ____      0                    ____                       ns

tWZ             Write Enable to Output in High-Z(1,2)                                                        ____        15  ____                 25                         ns

tOW             Output Active from End-of-Write(1,2,4)                                                       0     ____      0                    ____                       ns

tSWRD           SEM Flag Write to Read Time                                                                  5     ____      5                    ____                       ns

tSPS            SEM Flag Contention Window                                                                   5     ____      5                    ____                       ns

NOTES:                                                                                                                                                  2939 tbl 13b

1.   Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2).

2.   This parameter is guaranteed by device characterization, but is not production tested.

3.   To access RAM, CE = VIL and SEM = VIH. To access semaphore, CE = VIH and SEM = VIL. Either condition must be valid for the entire tEW time.

4.   The specification for tDH must be met by the device supplying write data to the RAM under all operating conditions. Although tDH and tOW values will vary over voltage

     and temperature, the actual tDH will always be smaller than the actual tOW.

5.   'X' in part numbers indicates power rating (S or L).

                                                                                  6.942
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                         Military, Industrial and Commercial Temperature             Ranges

Timing Waveform of Write Cycle No.                                               1,      R/W Controlled Timing(1,5,8)

                                                                  tWC

    ADDRESS

                                                                                                                               tHZ (7)

         OE

                                                                  tAW

CE or SEM (9)

    UB or LB (9)

                    tAS (6)                                             tWP (2)                                     tWR(3)

         R/W

                                              tWZ (7)                                                               tOW

    DATAOUT                  (4)                                                                                                                     (4)

                                                                                         tDW                        tDH

    DATAIN

                                                                                                                                                                 2939 drw 08

Timing Waveform of           Write            Cycle No.                          2,      CE,              UB, LB    Controlled                       Timing(1,5)

                                                                  tWC

    ADDRESS

                                                                  tAW

    CE or SEM(9)

                    tAS(6)                                              tEW (2)                           tWR(3)

    UB or LB(9)

         R/W

                                                                                                     tDW            tDH

    DATAIN

                                                                                                                                                                 2939 drw 09

NOTES:

1.  R/W or CE or UB and LB = VIH during all address transitions.

2.  A write occurs during the overlap (tEW or tWP) of a VIL CE = VIL and R/W = VIL for memory array writing cycle.

3.  tWR is measured from the earlier of CE or R/W (or SEM or R/W) going VIH to the end of write cycle.

4.  During this period, the I/O pins are in the output state and input signals must not be applied.

5.  If the CE or SEM = VIL transition occurs simultaneously with or after the R/W = VIL transition, the outputs remain in the High-impedance state.

6.  Timing depends on which enable signal is asserted last, CE or R/W.

7.  This parameter is guaranteed by device characterization, but is not production tested. Transition is measured 0mV from steady state with the Output Test     Load (Figure

    2).

8.  If OE = VIL during R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off and data  to be placed

    on the bus for the required tDW. If OE = VIH during an R/W controlled write cycle, this requirement does not apply and the write pulse can be as             short as the

    specified tWP.

9.  To access RAM, CE = VIL and SEM = VIH. To access semaphore, CE = VIH and SEM = VIL. tEW must be met for either condition.

                                                                                 61.402
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                        Military, Industrial and Commercial Temperature Ranges

Timing Waveform of Semaphore                                             Read           after Write Timing, Either Side(1)

                                                                                                    tSAA                                     tOH

        A0-A2                        VALID ADDRESS                                                  VALID ADDRESS

                                          tAW                     tWR                                            tACE

                                               tEW

        SEM

                                                                                                    tSOP

                                                                  tDW

        I/O0                                                  DATAIN                                                       DATAOUT

                                                                  VALID                                                    VALID(2)

                                     tAS       tWP                tDH

        R/W

                                                                         tSWRD                                          tAOE

        OE

                                          Write Cycle                                               Read         Cycle

                                                                                                                                                          2939 drw 10

NOTES:

1.  CE = VIH or UB and LB = VIH  for the duration of the above    timing (both write and read       cycle).

2.  "DATAOUT VALID" represents   all I/O's (I/O0-I/O15) equal to  the semaphore value.

Timing Waveform of Semaphore Write Contention(1,3,4)

                                     A0"A"-A2"A"                         MATCH

                SIDE(2)         "A"       R/W"A"

                                          SEM"A"

                                                                                                    tSPS

                                     A0"B"-A2"B"                         MATCH

                SIDE(2)  "B"              R/W"B"

                                          SEM"B"

                                                                                                                                             2939 drw 11

NOTES:

1.  DOR = DOL = VIL, CER = CEL = VIH, or both UB & LB = VIH.

2.  All timing is the same for left and right ports. Port “A” may be either left or right port. Port “B” is the  opposite  from  port  “A”.

3.  This parameter is measured from R/W"A" or SEM"A" going HIGH to R/W"B" or SEM"B" going HIGH.

4.  If tSPS is not satisfied, there is no guarantee which side will be granted the semaphore flag.

                                                                         61.412
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                  Military, Industrial and Commercial Temperature Ranges

AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range(6,7)

                                                                                                          7026X15               7026X20                  7026X25
                                                                                              Com'l Only                     Com'l, Ind               Com'l, Ind
                                                                                                                             & Military               & Military

     Symbol                                   Parameter                                       Min.            Max.           Min.          Max.       Min.  Max.                Unit

BUSY TIMING (M/S=VIH)

tBAA            BUSY Access Time from Address Match                                           ____                 15        ____          20         ____        20            ns

tBDA            BUSY Disable Time from Address Not Matched                                    ____                 15        ____          20         ____        20            ns

tBAC            BUSY Acce ss Time from Chip Enable Low                                        ____                 15        ____          20         ____        20            ns

tBDC            BUSY Acce ss Time from Chip Enable High                                       ____                 15        ____          17         ____        17            ns

tAPS            Arbitration Priority Set-up Time(2)                                           5               ____           5             ____       5           ____          ns

tBDD            BUSY Disable to Valid Data                                                    ____                 18        ____          30         ____        30            ns

tWH             Write Hold After BUSY(5)                                                      12              ____           15            ____       17          ____          ns

BUSY TIMING (M/S=VIL)

tWB             BUSY Input to Write(4)                                                        0               ____           0             ____       0           ____          ns

tWH             Write Hold After BUSY(5)                                                      12              ____           15            ____       17          ____          ns

PORT-TO-PORT DELAY TIMING

tWDD            Write Pulse to Data Delay(1)                                                  ____                 30        ____          45         ____        50            ns

tDDD            Write Data Valid to Read Data          De lay (1)                             ____                 25        ____          30         ____        35            ns

                                                                                                                                                                        2939 tbl 14a

                                                                                                                                7026X35                  7026X55
                                                                                                                             Com'l, Ind               Com'l, Ind
                                                                                                                             & Military               & Military

     Symbol                                                        Parameter                                                 Min.          Max.       Min.  Max.                Unit

BUSY TIMING (M/S=VIH)

tBAA            BUSY Access Time from Address Match                                                                          ____          20         ____        45            ns

tBDA            BUSY Disable Time from Address Not Matched                                                                   ____          20         ____        40            ns

tBAC            BUSY Acce ss Time from Chip Enable Low                                                                       ____          20         ____        40            ns

tBDC            BUSY Acce ss Time from Chip Enable                 High                                                      ____          20         ____        35            ns

tAPS            Arbitration Priority Set-up Time(2)                                                                          5             ____       5           ____          ns

tBDD            BUSY Disable to Valid Data(3)                                                                                ____          35         ____        40            ns

tWH             Write Hold After BUSY(5)                                                                                     25            ____       25          ____          ns

BUSY    TIMING  (M/S=VIL)

tWB             BUSY Input to Write(4)                                                                                       0             ____       0           ____          ns

tWH             Write Hold After BUSY(5)                                                                                     25            ____       25          ____          ns

PORT-TO-PORT DELAY TIMING

tWDD            Write Pulse to Data Delay(1)                                                                                 ____          60         ____        80            ns

tDDD            Write Data Valid to Read Data Delay(1)                                                                       ____          45         ____        65            ns

NOTES:                                                                                                                                                                  2939    tbl  14b

1.  Port-to-port delay through RAM cells from writing port to reading port, refer to "Timing Waveform     of  Write    with  Port-to-Port  Read  and  BUSY  (M/S  =     VIH)".

2.  To ensure that the earlier of the two ports wins.

3.  tBDD is a calculated parameter and is the greater of 0, tWDD – tWP (actual), or tDDD – tDW (actual).

4.  To ensure that the write cycle is inhibited on port "B" during contention on port "A".

5.  To ensure that a write cycle is completed on port "B" after contention on port "A".

6.  'X' in part numbers indicates power rating (S or L).

7.  Industrial temperature: for other speeds, packages and powers contact your sales office.

                                                                              61.422
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                      Military, Industrial and Commercial Temperature Ranges

Timing Waveform of Write with Port-to-Port Read and BUSY (M/S = VIH)(2,4,5)

                                                                             tWC

    ADDR"A"                                                                  MATCH

                                                                                                  tWP

        R/W"A"

                                                                                                                   tDW                                      tDH

    DATAIN "A"                                                                                                           VALID

                      tAPS (1)

    ADDR"B"                                                                                                        MATCH

                                                                       tBAA                                                                           tBDA       tBDD

    BUSY"B"

                                                                                                                   tWDD

DATAOUT "B"                                                                                                                                                      VALID

                                                                                                                                      tDDD (3)

NOTES:                                                                                                                                                           2939 drw 12

1.  To ensure that the earlier of the two ports wins. tAPS     is ignored for M/S = VIL (slave).

2.  CEL = CER = VIL.

3.  OE = VIL for the reading port.

4.  If M/S = VIL (slave), BUSY is an input. Then for this      example BUSY"A" = VIH and BUSY"B" input         is  shown above.

5.  All timing is the same for left and right ports. Port "A"  may be either the left or right port. Port "B"  is  the port opposite  from port "A".

Timing          Waveform                  of  Write            with    BUSY (M/S                               =   VIL)

                                                                             tWP

                      R/W"A"

                                                               tWB(3)

                      BUSY"B"

                                                                                                                                 tWH (1)

                      R/W"B"                                                      (2)

                                                                                                                                                            ,

                                                                                                                                      2939 drw 13

NOTES:

1.  tWH must be met for both BUSY input (SLAVE) and output (MASTER).

2.  BUSY is asserted on port "B" blocking R/W"B", until BUSY"B" goes HIGH.

3.  tWB is only for the “SLAVE” version.

                                                                             61.432
    IDT7026S/L

    High-Speed 16K  x 16   Dual-Port Static RAM                                        Military, Industrial and Commercial                               Temperature Ranges

Waveform            of     BUSY Arbitration Controlled by CE Timing (M/S                                                                                 = VIH)(1)

    ADDR"A"                                                               ADDRESSES MATCH

    and "B"

        CE"A"

                                   tAPS (2)

        CE"B"

                                                             tBAC                                         tBDC

    BUSY"B"

                                                                                                                                                                    2939 drw 14

Waveform of BUSY Arbitration Cycle Controlled                                                             by
Address Match Timing (M/S = VIH)(1)

    ADDR"A"                                                  ADDRESS "N"

                                             tAPS (2)

    ADDR"B"                                                  MATCHING ADDRESS     "N"

                                                       tBAA                                               tBDA

    BUSY"B"

                                                                                                                                                                    2939 drw 15

NOTES:

1.  All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.

2.  If tAPS is not satisfied, the BUSY signal will be asserted on one side or another but there is no guarantee on which side BUSY           will    be  asserted.

Truth Table III —                   Example of               Semaphore Procurement Sequence(1,2,3)

                Functions                    D0 - D15 Left   D0 - D15 Right                                                                  Status

No Action                                              1                  1       Semaphore free

Left Port Writes "0" to Semaphore                      0                  1       Left port has semaphore token

Right Port Writes "0" to Semaphore                     0                  1       No change.      Right side has no write access to semaphore

Left Port Writes "1" to Semaphore                      1                  0       Right port obtains semaphore token

Left Port Writes "0" to Semaphore                      1                  0       No change.      Left port has no write access to semaphore

Right Port Writes "1" to Semaphore                     0                  1       Left port obtains semaphore token

Left Port Writes "1" to Semaphore                      1                  1       Semaphore free

Right Port Writes "0" to Semaphore                     1                  0       Right port has semaphore token

Right Port Writes "1" to Semaphore                     1                  1       Semaphore free

Left Port Writes "0" to Semaphore                      0                  1       Left port has semaphore token

Left Port Writes "1" to Semaphore                      1                  1       Semaphore free

NOTES:                                                                                                                                                              2939 tbl  15

1.  This table denotes a sequence of events for only one of the eight semaphores on the IDT7026.

2.  There are eight semaphore flags written to via I/O0 and read from all I/O's (I/O0-I/O15). These eight semaphores are addressed by A0 - A2.

3.  CE = VIH, SEM = VIL to access the semaphores. Refer to the semaphore Read/Write Control Truth Table.

                                                                          61.442
    IDT7026S/L

    High-Speed 16K x 16 Dual-Port Static RAM                                                             Military, Industrial and Commercial Temperature Ranges

Truth Table IV —                                                                          Width Expansion with BUSY Logic
Address BUSY Arbitration
                                                                                          Master/Slave Arrays

              Inputs                      Outputs                                                 When expanding an IDT7026 RAM array in width while using BUSY

                      AOL-A13L                                                            logic, one master part is used to decide which side of the RAM array will

    CEL  CER          AOR-A13R   BUSYL(1)  BUSYR(1)           Function                    receive a BUSY indication, and to output that indication. Any number of

    X    X       NO MATCH              H           H          Normal                      slaves to be addressed in the same address range as the master use the

                                                                                          BUSY signal as a write inhibit signal. Thus on the IDT7026 RAM the BUSY

    H    X            MATCH            H           H          Normal                      pin is an output if the part is used as a master (M/S pin = VIH), and the BUSY

    X    H            MATCH            H           H          Normal                      pin is an input if the part used as a slave (M/S pin = VIL) as shown in

                                                                                          Figure 3.

    L    L            MATCH      (2)               (2)     Write Inhibit(3)                       If two or more master parts were used when expanding in width, a split

NOTES:                                                        2939 tbl 16                 decision could result with one master indicating BUSY on one side of the

1.  Pins BUSYL and BUSYR are both outputs when the part is configured as a

    master. Both are inputs when configured as a slave. BUSYX outputs on the

    IDT7026 are push pull, not open drain outputs. On slaves the BUSYX input                                                                                  DECODER

    internally inhibits writes.                                                                              MASTER     CE           SLAVE             CE

2.  LOW if the inputs to the opposite port were stable prior to the address and enable                       Dual Port               Dual Port

    inputs of this port. HIGH if the inputs to the opposite port became stable after the                     RAM                     RAM        BUSYR
                                                                                                             BUSYL      BUSYR        BUSYL
    address and enable inputs of this port. If tAPS is not met, either BUSYL or BUSYR

    = LOW will result. BUSYL and BUSYR outputs cannot be LOW simultaneously.

3.  Writes to the left port are internally ignored when BUSYL outputs are driving LOW

    regardless of actual logic level on the pin. Writes to the right port are internally                     MASTER     CE           SLAVE             CE

    ignored when BUSYR outputs are driving LOW regardless of actual logic level                              Dual Port               Dual Port

    on the pin.                                                                                              RAM                     RAM                      BUSYR
                                                                                                             BUSYL      BUSYR        BUSYL      BUSYR
                                                                                                  BUSYL

                                                                                                                                                              2939 drw 16

                                                                                                  Figure 3.  Busy   and chip enable  routing for both  width  and depth

Functional Description                                                                                              expansion with   IDT7026 RAMs.

    The IDT7026 provides two ports with separate control, address and                     array and another master indicating BUSY on one other side of the array.

I/O pins that permit independent access for reads or writes to any location               This would inhibit the write operations from one port for part of a word and

in memory. The IDT7026 has an automatic power down feature controlled                     inhibit the write operations from the other port for the other part of the word.

by CE. The CE controls on-chip power down circuitry that permits the                              The BUSY arbitration on a master is based on the chip enable and

respective port to go into a standby mode when not selected (CE = VIH).                   address signals only. It ignores whether an access is a read or write. In

When a port is enabled, access to the entire memory array is permitted.                   a master/slave array, both address and chip enable must be valid long

Busy Logic                                                                                enough for a BUSY flag to be output from the master before the actual write

    Busy Logic provides a hardware indication that both ports of the RAM                  pulse can be initiated with either the R/W signal or the byte enables. Failure

have accessed the same location at the same time. It also allows one of the               to observe this timing can result in a glitched internal write inhibit signal and

two accesses to proceed and signals the other side that the RAM is “Busy”.                corrupted data in the slave.

The BUSY pin can then be used to stall the access until the operation on                  Semaphores

the other side is completed. If a write operation has been attempted from                         The IDT7026 is an extremely fast Dual-Port 16K x 16 CMOS Static

the side that receives a BUSY indication, the write signal is gated internally            RAM with an additional 8 address locations dedicated to binary semaphore

to prevent the write from proceeding.                                                     flags. These flags allow either processor on the left or right side of the Dual-

    The use of BUSY logic is not required or desirable for all applications.              Port RAM to claim a privilege over the other processor for functions defined

In some cases it may be useful to logically OR the BUSY outputs together                  by the system designer’s software. As an example, the semaphore can

and use any BUSY indication as an interrupt source to flag the event of                   be used by one processor to inhibit the other from accessing a portion of

an illegal or illogical operation. If the write inhibit function of BUSY logic is         the Dual-Port RAM or any other shared resource.

not desirable, the BUSY logic can be disabled by placing the part in slave                        The Dual-Port RAM features a fast access time, and both ports are

mode with the M/S pin. Once in slave mode the BUSY pin operates solely                    completely independent of each other. This means that the activity on the

as a write inhibit input pin. Normal operation can be programmed by tying                 left port in no way slows the access time of the right port. Both ports are

the BUSY pins HIGH. If desired, unintended write operations can be                        identical in function to standard CMOS Static RAM and can be read from,

prevented to a port by tying the BUSY pin for that port LOW.                              or written to, at the same time with the only possible conflict arising from the

    The BUSY outputs on the IDT 7026 RAM in master mode, are push-                        simultaneous writing of, or a simultaneous READ/WRITE of, a non-

pull type outputs and do not require pull up resistors to operate. If these               semaphore location. Semaphores are protected against such ambiguous

RAMs are being expanded in depth, then the BUSY indication for the                        situations and may be used by the system program to avoid any conflicts

resulting array requires the use of an external AND gate.

                                                                                          61.452
IDT7026S/L

High-Speed 16K x 16 Dual-Port Static RAM                                                 Military, Industrial and Commercial Temperature Ranges

in the non-semaphore portion of the Dual-Port RAM. These devices have            one for both sides (unless a semaphore request from the other side is

an automatic power-down feature controlled by CE, the Dual-Port RAM              pending) and then can be written to by both sides. The fact that the side

enable, and SEM, the semaphore enable. The CE and SEM pins control               which is able to write a zero into a semaphore subsequently locks out writes

on-chip power down circuitry that permits the respective port to go into         from the other side is what makes semaphore flags useful in interprocessor

standby mode when not selected. This is the condition which is shown in          communications. (A thorough discussion on the use of this feature follows

Truth Table I where CE and SEM = VIH.                                            shortly.) A zero written into the same location from the other side will be

Systems which can best use the IDT7026 contain multiple proces-                  stored in the semaphore request latch for that side until the semaphore is

sors or controllers and are typically very high-speed systems which              freed by the first side.

are software controlled or software intensive. These systems can                         When a semaphore flag is read, its value is spread into all data bits

benefit from a performance increase offered by the IDT7026's hardware            so that a flag that is a one reads as a one in all data bits and a flag

semaphores, which provide a lockout mechanism without requiring                  containing a zero reads as all zeros. The read value is latched into one

complex programming.                                                             side’s output register when that side's semaphore select (SEM) and output

Software handshaking between processors offers the maximum in                    enable (OE) signals go active. This serves to disallow the semaphore from

system flexibility by permitting shared resources to be allocated in varying     changing state in the middle of a read cycle due to a write cycle from the

configurations. The IDT7026 does not use its semaphore flags to control          other side. Because of this latch, a repeated read of a semaphore in a test

any resources through hardware, thus allowing the system designer total          loop must cause either signal (SEM or OE) to go inactive or the output will

flexibility in system architecture.                                              never change.

An advantage of using semaphores rather than the more common                             A sequence WRITE/READ must be used by the semaphore in order

methods of hardware arbitration is that wait states are never incurred in        to guarantee that no system level contention will occur. A processor

either processor. This can prove to be a major advantage in very high-           requests access to shared resources by attempting to write a zero into a

speed systems.                                                                   semaphore location. If the semaphore is already in use, the semaphore

                                                                                 request latch will contain a zero, yet the semaphore flag will appear as one,

How the Semaphore Flags Work                                                     a fact which the processor will verify by the subsequent read (see Table

                                                                                 III). As an example, assume a processor writes a zero to the left port at a

The semaphore logic is a set of eight latches which are independent              free semaphore location. On a subsequent read, the processor will verify

of the Dual-Port RAM. These latches can be used to pass a flag, or token,        that it has written successfully to that location and will assume control over

from one port to the other to indicate that a shared resource is in use. The     the resource in question. Meanwhile, if a processor on the right side

semaphores provide a hardware assist for a use assignment method                 attempts to write a zero to the same semaphore flag it will fail, as will be

called “Token Passing Allocation.” In this method, the state of a semaphore      verified by the fact that a one will be read from that semaphore on the right

latch is used as a token indicating that shared resource is in use. If the left  side during subsequent read. Had a sequence of READ/WRITE been

processor wants to use this resource, it requests the token by setting the       used instead, system contention problems could have occurred during the

latch. This processor then verifies its success in setting the latch by reading  gap between the read and write cycles.

it. If it was successful, it proceeds to assume control over the shared                  It is important to note that a failed semaphore request must be followed

resource. If it was not successful in setting the latch, it determines that the  by either repeated reads or by writing a one into the same location. The

right side processor has set the latch first, has the token and is using the     reason for this is easily understood by looking at the simple logic diagram

shared resource. The left processor can then either repeatedly request           of the semaphore flag in Figure 4. Two semaphore request latches feed

that semaphore’s status or remove its request for that semaphore to              into a semaphore flag. Whichever latch is first to present a zero to the

perform another task and occasionally attempt again to gain control of the       semaphore flag will force its side of the semaphore flag LOW and the other

token via the set and test sequence. Once the right side has relinquished        side HIGH. This condition will continue until a one is written to the same

the token, the left side should succeed in gaining control.                      semaphore request latch. Should the other side’s semaphore request latch

The semaphore flags are active LOW. A token is requested by writing              have been written to a zero in the meantime, the semaphore flag will flip

a zero into a semaphore latch and is released when the same side writes          over to the other side as soon as a one is written into the first side’s request

a one to that latch.                                                             latch. The second side’s flag will now stay LOW until its semaphore request

The eight semaphore flags reside within the IDT7026 in a separate                latch is written to a one. From this it is easy to understand that, if a semaphore

memory space from the Dual-Port RAM. This address space is ac-                   is requested and the processor which requested it no longer needs the

cessed by placing a LOW input on the SEM pin (which acts as a chip select        resource, the entire system can hang up until a one is written into that

for the semaphore flags) and using the other control pins (Address, OE,          semaphore request latch.

and R/W) as they would be used in accessing a standard Static RAM.                       The critical case of semaphore timing is when both sides request a

Each of the flags has a unique address which can be accessed by either           single token by attempting to write a zero into it at the same time. The

side through address pins A0 – A2. When accessing the semaphores,                semaphore logic is specially designed to resolve this problem. If simulta-

none of the other address pins has any effect.                                   neous requests are made, the logic guarantees that only one side receives

When writing to a semaphore, only data pin D0 is used. If a low level            the token. If one side is earlier than the other in making the request, the first

is written into an unused semaphore location, that flag will be set to a zero    side to make the request will receive the token. If both requests arrive at

on that side and a one on the other side (see Table III). That semaphore         the same time, the assignment will be arbitrarily made to one port or the

can now only be modified by the side showing the zero. When a one is             other.

written into the same location from the same side, the flag will be set to a             One caution that should be noted when using semaphores is that

                                                                                 61.462
IDT7026S/L

High-Speed 16K x 16 Dual-Port Static RAM                                                 Military, Industrial and Commercial Temperature Ranges

L PORT                                                       R PORT                 section by writing, then reading a zero into Semaphore 1. If it succeeded

       SEMAPHORE                               SEMAPHORE                            in gaining control, it would lock out the left side.

REQUEST FLIP FLOP                  REQUEST FLIP FLOP                                     Once the left side was finished with its task, it would write a one to

D0      D                                         D          D0                     Semaphore 0 and may then try to gain access to Semaphore 1. If

             Q                                 Q                                    Semaphore 1 was still occupied by the right side, the left side could undo

WRITE                                                        WRITE                  its semaphore request and perform other tasks until it was able to write, then

SEMAPHORE                                         SEMAPHORE                         read a zero into Semaphore 1. If the right processor performs a similar task

       READ                                       READ                              with Semaphore 0, this protocol would allow the two processors to swap

                                                                                 ,  8K blocks of Dual-Port RAM with each other.

                                                             2939 drw 17                 The blocks do not have to be any particular size and can even be

             Figure 4.    IDT7026  Semaphore      Logic                             variable, depending upon the complexity of the software using the

semaphores alone do not guarantee that access to a resource is secure.              semaphore flags. All eight semaphores could be used to divide the Dual-

As with any powerful programming technique, if semaphores are mis-                  Port RAM or other shared resources into eight parts. Semaphores can

used or misinterpreted, a software error can easily happen.                         even be assigned different meanings on different sides rather than being

Initialization of the semaphores is not automatic and must be handled               given a common meaning as was shown in the example above.

via the initialization program at power-up. Since any semaphore request                  Semaphores are a useful form of arbitration in systems like disk

flag which contains a zero must be reset to a one, all semaphores on both           interfaces where the CPU must be locked out of a section of memory during

sides should have a one written into them at initialization from both sides         a transfer and the I/O device cannot tolerate any wait states. With the use

to assure that they will be free when needed.                                       of semaphores, once the two devices has determined which memory area

                                                                                    was “off-limits” to the CPU, both the CPU and the I/O devices could access

                                                                                    their assigned portions of memory continuously without any wait states.

Using Semaphores—Some Examples                                                           Semaphores are also useful in applications where no memory “WAIT”

Perhaps the simplest application of semaphores is their application                 state is available on one or both sides. Once a semaphore handshake has

as resource markers for the IDT7026’s Dual-Port RAM. Say the 16K x                  been performed, both processors can access their assigned RAM

16 RAM was to be divided into two 8K x 16 blocks which were to be                   segments at full speed.

dedicated at any one time to servicing either the left or right port. Semaphore          Another application is in the area of complex data structures. In this

0 could be used to indicate the side which would control the lower section          case, block arbitration is very important. For this application one processor

of memory, and Semaphore 1 could be defined as the indicator for the                may be responsible for building and updating a data structure. The other

upper section of memory.                                                            processor then reads and interprets that data structure. If the interpreting

To take a resource, in this example the lower 8K of Dual-Port RAM,                  processor reads an incomplete data structure, a major error condition may

the processor on the left port could write and then read a zero in to               exist. Therefore, some sort of arbitration must be used between the two

Semaphore 0. If this task were successfully completed (a zero was                   different processors. The building processor arbitrates for the block, locks

read back rather than a one), the left processor would assume control               it and then is able to go in and update the data structure. When the update

of the lower 8K. Meanwhile the right processor was attempting to gain               is completed, the data structure block is released. This allows the

control of the resource after the left processor, it would read back a one          interpreting processor to come back and read the complete data structure,

in response to the zero it had attempted to write into Semaphore 0. At this         thereby guaranteeing a consistent data structure.

point, the software could choose to try and gain control of the second 8K

                                                                                 61.472
IDT7026S/L

High-Speed 16K x 16 Dual-Port Static     RAM                                                        Military, Industrial and Commercial Temperature                  Ranges

Ordering Information

XXXXX      A   999      A             A              A  A

Device  Power  Speed    Package               Process/

Type                                     Temperature

                                                Range                                                              Blank  Tube or Tray

                                                                                                                   8      Tape and Reel

                                                                                                                   Blank  Commercial (0°C to +70°C)

                                                                                                                   I(1)   Industrial (-40°C to + 85°C)

                                                                                                                   B      Military (-55°C to + 125°C)

                                                                                                                          Compliant to MIL-PRF-38535 QML

                                                                                                                   G(2)   Green

                                                                                                                   G      84-pin PGA (G84)

                                                                                                                   J      84-pin PLCC (J84)

                                                                                                                   15     Commercial Only

                                                                                                                   20     Commercial, Industrial & Military

                                                                                                                   25     Commercial, Industrial & Military          Speed in nanoseconds

                                                                                                                   35     Commercial, Industrial & Military

                                                                                                                   55     Commercial, Industrial & Military

                                                                                                                   S      Standard Power

                                                                                                                   L      Low Power

                                                                                                                   7026   256K (16K x 16) Dual-Port RAM

NOTES:                                                                                                                                                  2939 drw 18

1. Industrial temperature range is available. For specific speeds, packages and powers contact your sales office.

2. Green parts available. For specific speeds, packages and powers contact your local sales office

LEAD FINISH (SnPb) parts are in EOL process. Product Discontinuation Notice - PDN# SP-17-02

Datasheet Document History
01/14/99:      Initiated datasheet document history

               Converted to new format

               Cosmetic and typographical corrections

               Pages 2 and 3 Added additional notes to pin configurations

060/3/99:      Changed drawing format

               Page 1   Corrected DSC number

03/10/00:      Added Industrial Temperature Ranges and removed related notes

               Replaced IDT logo

               Page 1   Fixed format in Features

               Changed ±200mV to 0mV in notes

05/22/00:      Page 3   Clarified TA parameter

               Page 6   DC Electrical parameters–changed wording from "open" to "disabled"

11/20/01:      Page 1 & 18 Verified accuracy of Industrial temp information throughout datasheet and updated with registered logo

               Page 2 & 3 Added date revision for pin configurations

01/29/09:      Page 18 Removed "IDT" from orderable part number

08/05/15:      Page 1   In Features: Added text: "Green parts available, see ordering information".

               Page 2   In Descriptions: Removed IDT in reference to fabrication

               Page 2 &18 The package code J84-1 changed to J84 to match standard package codes

               Page 3 &18 The package code G84-1 changed to G84 to match standard package codes

               Page 18  Added Green and Tape & Reel indicators to the Ordering Information and updated footnotes

03/07/18:      Product Discontinuation Notice - PDN# SP-17-02

               Last time buy expires June 15, 2018

                        CORPORATE HEADQUARTERS                                                      for SALES:                               for Tech Support:

                        6024 Silver Creek Valley Road                                               800-345-7015 or 408-284-8200             408-284-2794

                        San Jose, CA 95138                                                          fax: 408-284-2775                        DualPortHelp@idt.com

                                                                                                    www.idt.com

                                 The IDT logo is a registered trademark of Integrated Device Technology, Inc.

                                                               61.482
Mouser Electronics

Authorized Distributor

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IDT (Integrated Device Technology):

7026L35GB  7026S20J8    7026S25J8  7026L25GB  7026L25J8  7026L20JI8      7026S20J  7026S20G  7026S25G

7026S25J   7026S55J   7026S35J  7026S35G   7026S15J  7026L55J  7026L25G  7026L25J  7026L15J  7026L35G

7026L35J   7026L35J8  7026L20J  7026S35J8  7026L20G  7026S55JI  7026L20J8  7026S55JI8  7026L55J8

7026S55J8  7026L20JI    7026L15J8  7026S15J8
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