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5CGTD5

器件型号:5CGTD5
器件类别:可编程逻辑器件   
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厂商名称:ALTERA [Altera Corporation]
厂商官网:http://www.altera.com
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5CGTD5器件文档内容

Cyclone V Device Handbook Volume 1: Device Overview
and Datasheet

                                     Cyclone V Device Handbook
                   Volume 1: Device Overview and Datasheet

101 Innovation Drive  Document last updated for Altera Complete Design Suite version:                    11.1
San Jose, CA 95134                                                Document publication date:  February 2012
www.altera.com

CV-5V1-1.2
2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos                                  ISO
are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as             9001:2008
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February 2012 Altera Corporation                  Cyclone V Device Handbook
                                  Volume 1: Device Overview and Datasheet
                                  Contents

Chapter Revision Dates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . v

Chapter 1. Overview for Cyclone V Device Family

   Cyclone V Features Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
   Cyclone V Family Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
   Low-Power Serial Transceivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

       PMA Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
       PCS Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
   PCIe Gen1 and Gen2 Hard IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
   FPGA GPIOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
   External Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
   Adaptive Logic Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
   Variable-Precision DSP Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
   Embedded Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
   Dynamic and Partial Reconfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
   Clock Networks and PLL Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
   Enhanced Configuration and Configuration via Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
   Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
   SoC FPGA with HPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
       Features of the HPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

          System Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
          HPSFPGA AXI Bridges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
          HPS SDRAM Controller Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
       FPGA Configuration and Processor Booting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
       Hardware and Software Development . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
   Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
   Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Chapter 2. Device Datasheet for Cyclone V Devices

   Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
       Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Recommended Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
          DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          Internal Weak Pull-Up Resistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
          I/O Standard Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
       Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

   Switching Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
       Transceiver Performance Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
       Core Performance Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
          Clock Tree Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
          PLL Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
          DSP Block Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
          Memory Block Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
       Periphery Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
          High-Speed I/O Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
          DQS Logic Block and Memory Output Clock Jitter Specifications . . . . . . . . . . . . . . . . . . . . . . . . 224
          OCT Calibration Block Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

February 2012 Altera Corporation                  Cyclone V Device Handbook
                                  Volume 1: Device Overview and Datasheet
iv                                       Contents

          Duty Cycle Distortion (DCD) Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
   Configuration Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

       POR Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
       JTAG Configuration Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
       FPP Configuration Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

          DCLK-to-DATA[] Ratio (r) for FPP Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
          FPP Configuration Timing when DCLK to DATA[] = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
          FPP Configuration Timing when DCLK to DATA[] > 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
       AS Configuration Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
       PS Configuration Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
       Remote System Upgrades Circuitry Timing Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
       User Watchdog Internal Oscillator Frequency Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
   I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
       Programmable IOE Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
       Programmable Output Buffer Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
   Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
   Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

Additional Information

   How to Contact Altera . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info1
   Typographic Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info1

Cyclone V Device Handbook                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
                                                    Chapter Revision Dates

            The chapters in this document, Cyclone V Device Handbook, were revised on the
            following dates. Where chapters or groups of chapters are available separately, part
            numbers are listed.

Chapter 1.  Overview for Cyclone V Device Family

            Revised:              February 2012

            Part Number: CV-51001-1.2

Chapter 2.  Device Datasheet for Cyclone V Devices

            Revised:              February 2012

            Part Number: CV-51002-1.2

February 2012 Altera Corporation                                    Cyclone V Device Handbook
                                                    Volume 1: Device Overview and Datasheet
vi                                       Chapter Revision Dates

Cyclone V Device Handbook                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
                                         1. Overview for Cyclone V Device Family

February 2012
CV-51001-1.2

CV-51001-1.2

               Cyclone V devices are designed to simultaneously accommodate the shrinking
               power consumption, cost, and time-to-market requirements; and the increasing
               bandwidth requirements for high-volume and cost-sensitive applications.

               The Cyclone V devices are ideal for small form factor applications that are cost- and
               power-sensitive in the wireless, wireline, military, broadcast, industrial, consumer,
               and communications industries.

               The Cyclone V device family is available in six variants:

                Cyclone V E--optimized for the lowest system cost and power requirement for a
                   wide spectrum of general logic and digital signal processing (DSP) applications.

                Cyclone V GX--optimized for the lowest cost and power requirement for
                   614-megabits per second (Mbps) to 3.125-gigabits per second (Gbps) transceiver
                   applications.

                Cyclone V GT--the FPGA industry's lowest cost and lowest power requirement
                   for 5-Gbps transceiver applications.

                Cyclone V SE--system-on-a-chip (SoC) FPGA with integrated Cyclone V FPGA
                   and ARM-based hard processor system (HPS).

                Cyclone V SX--SoC FPGA with integrated Cyclone V FPGA, ARM-based HPS,
                   and 3.125-Gbps transceivers.

                Cyclone V ST--SoC FPGA with integrated Cyclone V FPGA, ARM-based HPS,
                   and 5-Gbps transceivers.

               The Cyclone V SoC FPGA variants feature an FPGA integrated with an HPS that
               consists of a dual-core ARM CortexTM-A9 MPCoreTM processor, a rich set of peripherals,
               and a shared multiport SDRAM controller.

               The Cyclone V device family provides the following key advantages:

                Up to 40% lower power consumption than the previous generation device--built
                   on TSMC's 28-nm low power (28LP) process and includes an abundance of hard
                   intellectual properties (IP).

                Improved logic integration and differentiation capabilities--features a new
                   8-input adaptive logic module (ALM), up to 11.6 megabits (Mb) of dedicated
                   memory, and variable-precision DSP blocks.

                Increased bandwidth capacity--a combined result of the new 3-Gbps and 5-Gbps
                   transceivers, and the hard memory controllers.

                Tight integration of a dual-core ARM Cortex-A9 MPCore processor, hard IP, and
                   an FPGA in a single Cyclone V SoC FPGA--supports over 100 Gbps peak
                   bandwidth with integrated data coherency between the processor and the FPGA.

2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos                                  ISO
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Cyclone V Device Handbook
Volume 1: Device Overview and Datasheet
February 2012

                                                                                                                                                                        Subscribe
12                                                                     Chapter 1: Overview for Cyclone V Device Family

                                                                                       Cyclone V Features Summary

Cyclone V Features Summary

                           Some of the key features of the Cyclone V devices include:

                            Built-in hard IP blocks
                            Support for all mainstream single-ended and differential I/O standards including

                               3.3 V at up to 16 mA drive strengths

                            HPS for the Cyclone V SE, SX, and ST variants
                            Comprehensive design protection features to protect your valuable IP investments
                            Lowest system cost advantage--requires only two core voltages to operate, are

                               available in low-cost wirebond packaging, and includes innovative cost saving
                               features such as Configuration via Protocol (CvP) and partial reconfiguration
                           Table 11 lists a summary of the Cyclone V features.

Table 11. Summary of Features for Cyclone V Devices (Part 1 of 2)

      Feature                                  Details
Technology
Low-power           TSMC's 28-nm low power (28LP) process technology
high-speed serial
interface           1.1-V core voltage

FPGA                614 Mbps to 5.0 Gbps integrated transceiver speed
General-purpose
I/Os (GPIOs)        Transmitter pre-emphasis and receiver equalization

Hard IP blocks      Dynamic partial reconfiguration of individual channels
                    875 Mbps LVDS receiver and 840 Mbps LVDS transmitter

                    400 MHz/800 Mbps external memory interface

                    On-chip termination (OCT)

                    3.3-V support with up to 16 mA drive strength

                   Embedded              PCI Express (PCIe) Gen2 (x1 or x2) and Gen1 (x1, x2, or x4) hard IP with
                   transceiver I/O       multifunction support, endpoint, and root port

                   Variable-precision     Native support for three signal processing precision levels (three 9 x 9s, two
                   DSP                      18 x 19s, or one 27 x 27 multiplier) in the same variable-precision DSP block

                                          64-bit accumulator and cascade

                                          Embedded internal coefficient memory

                                          Preadder/subtractor for improved efficiency

                   Memory controller DDR3, DDR2, LPDDR, and LPDDR2

Cyclone V Device Handbook                                                              February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                                         13

Cyclone V Features Summary

Table 11. Summary of Features for Cyclone V Devices (Part 2 of 2)

Feature                                                       Details

                     Dual-core ARM Cortex-A9 MPCore processor--up to 800 MHz maximum frequency with support
                       for symmetric and asymmetric multiprocessing

HPS                  Interface peripherals--10/100/1000 Ethernet media access control (MAC), USB 2.0 On-The-GO
(Cyclone V SE, SX,     (OTG) controller, serial peripheral interface (SPI), Quad SPI flash controller, NAND flash controller,
and ST devices         SD/MMC/SDIO controller, UART, controller area network (CAN), I2C interface, and up to 71 HPS I/O
only)                  interfaces

                     System peripherals--general-purpose and watchdog timers, direct memory access (DMA)
                       controller, FPGA configuration manager, and clock and reset managers

                     On-chip RAM and boot ROM

                     HPSFPGA bridges--include the FPGA-to-HPS, HPS-to-FPGA, and lightweight HPS-to-FPGA
                       bridges that allow the FPGA fabric to master transactions to slaves in the HPS, and vice versa.

                     FPGA-to-HPS SDRAM controller subsystem--provides a configurable interface to the multiport
                       front end (MPFE) of the HPS SDRAM controller

                     ARM CoreSightTM JTAG debug access port, trace port, and on-chip trace storage

High-performance    Enhanced 8-input ALM with four registers
FPGA fabric

Internal memory      M10K--10-kilobits (Kb) memory blocks with soft error correction code (ECC)
blocks
                     Memory logic array block (MLAB)--640-bit distributed LUTRAM where you can use up to 25% of
                       the ALMs as MLAB memory

Phase-locked         Precision clock synthesis, clock delay compensation, and zero delay buffering (ZDB)
loops (PLLs)         Integer mode and fractional mode

                     550 MHz global clock network

Clock networks  Global, quadrant, and peripheral clock networks

                     Clock networks that are not used can be powered down to reduce dynamic power
                     Partial and dynamic reconfiguration of the FPGA

                     CvP

Configuration        Active serial (AS) x1 and x4, fast passive parallel (FPP) x8 and x16, passive serial (PS), and JTAG
                       options

                     Enhanced advanced encryption standard (AES) design security features

                     Tamper protection

                     Wirebond low-halogen packages

Packaging            Multiple device densities with compatible package footprints for seamless migration between
                       different device densities

                     RoHS-compliant options

February 2012 Altera Corporation                                                       Cyclone V Device Handbook
                                                                       Volume 1: Device Overview and Datasheet
14                                                                                        Chapter 1: Overview for Cyclone V Device Family

                                                                                                           Cyclone V Family Plan

Cyclone V Family Plan

                           Table 12 and Table 13 list the Cyclone V E, GX, and GT maximum resource counts.

Table 12. Maximum Resource Counts for Cyclone V E Devices--Preliminary

      Resource                                                Cyclone V E Device
                                                                     5CEA5
                                         5CEA2        5CEA4                                       5CEA7    5CEA9
                                                                                                  56,415   113,585
ALM                                      9,434        18,113       28,868                         149,500  301,000
Logic Element (LE)                       25,000       48,000       76,500                          6,500   11,600
Block Memory (Kb)                        1,700        2,700        3,800                                    1,717
MLAB Memory (Kb)                                                                                    836
Variable-precision DSP Block              196          270          440                             156      342
18 x 19 Multiplier                         25           72          124                             312      684
Fractional PLL                             50          144          248
GPIO                                        4            4                                            6        6
LVDS                                      288          288            6                             480      448
Hard Memory Controller                    100          100          272                             122      122
                                            1            1          100
                                                                                                      2        2
                                                                      2

Table 13. Maximum Resource Counts for Cyclone V GX and GT Devices--Preliminary

                                                 Cyclone V GX Device                              Cyclone V GT Device
                              5CGXC3 5CGXC4 5CGXC5 5CGXC7 5CGXC9
      Resource

ALM                           11,698 18,868 28,868 56,415 113,585                                 5CGTD5   5CGTD7   5CGTD9
                                                                                                  28,868   56,415   113,585
LE                            31,000 50,000 76,500 149,500 301,000                                76,500   149,500  301,000
                                                                                                   3,800    6,500   11,600
Block Memory (Kb)             1,400 2,500 3,800 6,500 11,600
                                                                                                    440      836     1,717
MLAB Memory (Kb)                         147     295  440     836                          1,717    124      156      342
                                                                                                    248      312      684
Variable-precision DSP Block             42      70   124     156                          342
                                                                                                      6        7        8
18 x 19 Multiplier                       84      140  248     312                          684       --       --       --
Fractional PLL (1)                                                                                    6        9       12
                                         4       6    6       7                            8        368      480      560
                                                                                                    100      122      122
3-Gbps Transceiver                       3       6    6       9                            12         2        2        2
                                                                                                      2        2        2
5-Gbps Transceiver                       --      --   --      --                           --

GPIO                                     224     368  368     480                          560

LVDS                                     48      90   100     122                          122

PCIe Hard IP Block                       1       2    2       2                            2

Hard Memory Controller                   1       2    2       2                            2

Note to Table 13:
(1) The maximum fractional PLLs listed include general purpose PLLs and transceiver PLLs.

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Cyclone V Family Plan

                       Table 14 and Table 15 list the Cyclone V SE, SX, and ST maximum resource counts.

Table 14. Maximum Resource Counts for Cyclone V SE Devices--Preliminary

                                                                 Cyclone V SE Devices

           Resource

                                                 5CSEA2  5CSEA4                        5CSEA5       5CSEA6

ALM                                              9,434   15,094                        32,075       41,509

LE                                               25,000  40,000                        85,000       110,000

Block Memory (Kb)                                1,400   2,240                         3,972        5,140

MLAB Memory (Kb)                                 138             220                   480          621

Variable-precision DSP Block                     36              58                    87           112

18 x 19 Multiplier                               72              116                   174          224

FPGA Fractional PLL                              4               5                     6            6

HPS PLL                                          3               3                     3            3

FPGA GPIO                                        124             124                   288          288

HPS I/O                                          188             188                   188          188

LVDS                                             31              31                    72           72

FPGA Memory Controller                           --              1                     1            1

HPS Memory Controller                            1               1                     1            1

ARM Cortex-A9 MPCore Processor Single- or dual-core Single- or dual-core Single- or dual-core Single- or dual-core

Table 15. Maximum Resource Counts for Cyclone V SX and ST Devices--Preliminary (Part 1 of 2)

                                                         Cyclone V SX Device                   Cyclone V ST Device

               Resource           5CSXC4                 5CSXC5               5CSXC6        5CSTD5  5CSTD6
                                  15,094                 32,075               41,509        32,075  41,509
ALM                               40,000                 85,000               110,000       85,000  110,000
LE                                 2,240                  3,972                5,140         3,972   5,140
Block Memory (Kb)
MLAB Memory (Kb)                    220                    480                  621           480     621
Variable-precision DSP Block         58                     87                  112            87     112
18 x 19 Multiplier                  116                    174                  224           174     224
FPGA Fractional PLL (1)               5                      6                                 6
HPS PLL                               3                      3                    6            3        6
3-Gbps Transceiver                    6                      9                    3            --       3
5-Gbps Transceiver                   --                     --                    9            9       --
FPGA GPIO                           124                    288                   --           288       9
HPS I/O                             188                    188                  288           188     288
LVDS                                 31                     72                  188            72     188
                                                                                 72                    72

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16                                                                           Chapter 1: Overview for Cyclone V Device Family

                                                                                                                Cyclone V Family Plan

Table 15. Maximum Resource Counts for Cyclone V SX and ST Devices--Preliminary (Part 2 of 2)

                                                     Cyclone V SX Device                             Cyclone V ST Device

             Resource

                                         5CSXC4      5CSXC5               5CSXC6                      5CSTD5     5CSTD6
                                                                                                          2          2
PCIe Hard IP Block                                2           2           2                               1          1
                                                                                                          1          1
FPGA Memory Controller                            1           1           1
                                                                                                     Dual-core  Dual-core
HPS Memory Controller                             1           1           1

ARM Cortex-A9 MPCore Processor Dual-core             Dual-core            Dual-core

Note to Table 15:
(1) The maximum FPGA fractional PLLs listed include FPGA general purpose PLLs and transceiver PLLs.

                       Table 16 lists the Cyclone V E, GX, and GT package plan that shows the GPIO count,
                       the maximum number of transceivers available, and the vertical migration capability
                       for each device package and density.

Table 16. Package Plan for Cyclone V E, GX, and GT Devices--Preliminary (1)

                     F256                 U324        U484        F484         F672                   F896       F1152
                    (17 mm)              (15 mm)     (19 mm)     (23 mm)      (27 mm)                (31 mm)    (35 mm)

     Device         GPIO
                             XCVR
                                      GPIO
                                               XCVR
                                                        GPIO
                                                                 XCVR
                                                                          GPIO
                                                                                   XCVR
                                                                                            GPIO
                                                                                                      XCVR
                                                                                                               GPIO
                                                                                                                        XCVR
                                                                                                                                 GPIO
                                                                                                                                          XCVR

     5CEA2          144 -- 176 -- 288 -- 288 -- -- -- -- -- -- --

     5CEA4          144 -- 176 -- 288 -- 288 -- -- -- -- -- -- --

     5CEA5          -- -- -- -- 272 -- 272 -- -- -- -- -- -- --

     5CEA7          -- -- -- -- 240 -- 240 -- 336 -- 480 -- -- --

     5CEA9          -- -- -- -- -- -- 224 -- 336 -- 448 -- -- --

     5CGXC3 (2)     -- -- 112 3 208 3 208 3 -- -- -- -- -- --

     5CGXC4 (2)     -- -- -- -- 224 6 240 6 336 6 -- -- -- --

     5CGXC5 (2)     -- -- -- -- 224 6 240 6 336 6 -- -- -- --

     5CGXC7 (2)     -- -- -- -- 240 6 240 6 336 9 480 9 -- --
     5CGXC9 (2)     -- -- -- -- -- -- 224 6 336 9 448 12 560 12
     5CGTD5 (3)     -- -- -- -- 240 6 240 6 368 6 -- -- -- --
     5CGTD7 (3)     -- -- -- -- 240 6 240 6 336 9 480 9 -- --
     5CGTD9 (3)     -- -- -- -- -- -- 224 6 336 9 448 12 560 12

Notes to Table 16:

(1) The arrows indicate the package vertical migration capability. You can also migrate your design across device densities in the same packaging
      option if the devices have the same dedicated pins, configuration pins, and power pins.

(2) The transceiver counts listed are for 3-Gbps transceivers.
(3) The transceiver counts listed are for 5-Gbps transceivers.

Cyclone V Device Handbook                                                                            February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                   17

Cyclone V Family Plan

                       Table 17 lists the Cyclone V SE, SX, and ST package plan that shows the FPGA GPIO
                       and HPS I/O counts, the maximum number of transceivers available, and the vertical
                       migration capability for each device package and density.

Table 17. Package Plan for Cyclone V SE, SX, and ST Devices--Preliminary (1)

  Device                           U484                     U672                     F896
                                  (19 mm)                  (23 mm)                  (31 mm)
5CSEA2
5CSEA4                GPIO XCVR HPS I/O              GPIO XCVR HPS I/O        GPIO XCVR HPS I/O
5CSEA5
5CSEA6                66         --             161  124  --       188        --   --       --
5CSXC4 (2)
5CSXC5 (2)             66         --             161  124  --       188        --   --       --
5CSXC6 (2)
5CSTD5 (3)             66         --             161  124  --       188        288  --       188
5CSTD6 (3)
                       66         --             161  124  --       188        288  --       188

                       --         --             --   124  6        188        --   --       --

                       --         --             --   124  6        188        288  9        188

                       --         --             --   124  6        188        288  9        188

                       --         --             --   --   --       --         288  9        188

                       --         --             --   --   --       --         288  9        188

Notes to Table 17:

(1) The arrows indicate the package vertical migration capability. You can also migrate your design across device densities in the same packaging
      option if the devices have the same dedicated pins, configuration pins, and power pins.

(2) The transceiver counts listed are for 3-Gbps transceivers.
(3) The transceiver counts listed are for 5-Gbps transceivers.

            1 To verify the pin migration compatibility, use the Pin Migration View window in the
                     Quartus II software Pin Planner.

            f For more information about the verifying the pin migration compatibility, refer to the
                      "I/O Management" chapter in the Quartus II Handbook.

February 2012 Altera Corporation                                                               Cyclone V Device Handbook
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18                                                                       Chapter 1: Overview for Cyclone V Device Family

                                                                          Low-Power Serial Transceivers

Low-Power Serial Transceivers

                           Cyclone V devices deliver the industry's lowest power 5-Gbps transceivers at an
                           estimated 88 mW maximum power consumption per channel. Cyclone V transceivers
                           are designed to be compliant for a wide range of protocols and data rates. The
                           transceivers are positioned on the left outer edge of the device, as shown in
                           Figure 11. The transceiver channels consist of the physical medium attachment
                           (PMA), physical coding sublayer (PCS), and clock networks.

Figure 11. Device Chip Overview for Cyclone V GX and GT Devices (1)

                                         I/O, LVDS, and Memory Interface
                                            Hard Memory Controller

     Transceiver PMA Blocks                                               Transceiver                                                                                                         Hard
            Fractional PLLs                                                   PMA                                                                                                             PCS
                 Hard PCS Blocks
                                                                          Transceiver                                                                                                         Hard
                      PCIe Hard IP Blocks                                     PMA                                                                                                             PCS
                                                                                                                         Fractional PLLs
                                                                          Transceiver                                                                                                         Hard
                                                                                                                              I/O, LVDS, and Memory InterfacePMA                              PCS
                                                                                                                                                                  Fractional PLL

                                                                                                                                                                                Clock Networks
                                                                               Transceiver
                                                                          Individual Channels

                                                                          Distributed Memory
                                                                          Core Logic Fabric and MLABs
                                                                          M10K Internal Memory Blocks
                                                                          Variable-Precision DSP Blocks

                                           Hard Memory Controller
                                         I/O, LVDS, and Memory Interface

Note to Figure 11:
(1) This figure represents a Cyclone V device with transceivers. Other Cyclone V devices may have a different floor plan than the one shown here.

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Low-Power Serial Transceivers

PMA Support

               To prevent core and I/O noise from coupling into the transceivers, the PMA block is
               isolated from the rest of the chip--ensuring optimal signal integrity. For the
               transceivers, you can use the channel PLL of an unused receiver PMA as an additional
               transmit PLL.

               Table 18 lists the PMA features of the transceiver.

Table 18. PMA Features of the Transceivers in Cyclone V Devices

                         Features                                                   Capability
Backplane support
PLL-based clock recovery                         Up to 16" FR4 PCB fabric drive capability at up to 5 Gbps
Programmable deserialization and word alignment  Superior jitter tolerance
                                                 Flexible deserialization width and configurable word alignment pattern
Equalization and pre-emphasis                    Up to 6 dB of pre-emphasis, up to 4 dB of equalization, and no
                                                 decision feedback equalizer (DFE)
Ring oscillator transmit PLLs                    614 Mbps to 5 Gbps
Input reference clock range                      20 MHz to 400 MHz
                                                 Allows the reconfiguration of a single channel without affecting the
Transceiver dynamic reconfiguration              operation of other channels

PCS Support

               The Cyclone V core logic connects to the PCS through an 8-, 10-, 16-, 20-, 32-, or 40-bit
               interface, depending on the transceiver data rate and protocol. Cyclone V devices
               contain PCS hard IP to support PCIe Gen1 and Gen2, XAUI, Gbps Ethernet (GbE),
               Serial RapidIO (SRIO), and Common Public Radio Interface (CPRI). Most of the
               other standard and proprietary protocols from 614 Mbps to 5.0 Gbps are supported.

               Table 19 lists the PCS features of the transceiver.

Table 19. PCS Features of the Transceivers in Cyclone V Devices (Part 1 of 2)

     PCS Support       Data Rates (Gbps)         Transmitter Datapath           Receiver Datapath

3-Gbps and 5-Gbps                                 Phase compensation FIFO        Word aligner
Basic
                                                  Byte serializer                Deskew FIFO
PCIe Gen1: x1, x2, x4
PCIe Gen2: x1, x2 (1)                             8B/10B encoder                 Rate-match FIFO
GbE
                               0.614 to 5.0  Transmitter bit-slip                8B/10B decoder
                                                                                 Byte deserializer

                                                                                 Byte ordering

                                                                                 Receiver phase compensation
                                                                                   FIFO

                               2.5 and 5.0        Dedicated PCIe PHY IP core     Dedicated PCIe PHY IP core

                                                  PIPE 2.0 interface to the core logic  PIPE 2.0 interface to the core logic

                                                  Custom PHY IP core with preset  Custom PHY IP core with preset

                                  1.25           feature                        feature

                                                  GbE transmitter synchronization  GbE receiver synchronization state

                                                 state machine                  machine

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110                                                                          Chapter 1: Overview for Cyclone V Device Family
                                                                                                      Low-Power Serial Transceivers

Table 19. PCS Features of the Transceivers in Cyclone V Devices (Part 2 of 2)

     PCS Support     Data Rates (Gbps)     Transmitter Datapath                 Receiver Datapath
XAUI
                                            Dedicated XAUI PHY IP core           Dedicated XAUI PHY IP core
SRIO 1.3 and 2.1
SDI, SD/HD, and      3.125                  XAUI synchronization state           XAUI synchronization state
3G-SDI
Serial ATA Gen1 and                        machine for bonding four channels machine for realigning four
Gen2
                                                                                channels
CPRI 4.1 (3)
                        1.25 to 3.125       Custom PHY IP core with preset       Custom PHY IP core with preset
OBSAI RP3                                     feature                              feature
                     0.27 (2), 1.485, and
V-by-One HS                  2.97           SRIO version 2.1-compliant x2        SRIO version 2.1-compliant x2
DisplayPort 1.2 (4)                           and x4 channel bonding               and x4 deskew state machine

HiGig                                       Custom PHY IP core with preset       Custom PHY IP core with preset
JESD204A                                      feature                              feature

                                            Custom PHY IP core with preset  Custom PHY IP core with preset

                                           feature                              feature

                     1.5 and 3.0  Electrical idle                                Signal detect

                                                                                 Wider spread of asynchronous
                                                                                   SSC

                     0.6144 to 4.9152       Dedicated deterministic latency      Dedicated deterministic latency
                                              PHY IP core                          PHY IP core

                                            Transmitter (TX) manual bit-slip     Receiver (RX) deterministic
                                              mode                                 latency state machine

                     0.768 to 3.072         Dedicated deterministic latency      Dedicated deterministic latency
                                              PHY IP core                          PHY IP core

                                            TX manual bit-slip mode              RX deterministic latency state
                                                                                   machine

                     Up to 3.75 Custom PHY IP core                               Custom PHY IP core

                                                                                 Wider spread of asynchronous
                                                                                   SSC

                     1.62 and 2.7 Custom PHY IP core                             Custom PHY IP core

                                                                                 Wider spread of asynchronous
                                                                                   SSC

                                            Dedicated XAUI PHY IP core           Dedicated XAUI PHY IP core

                     3.75                   XAUI synchronization state           XAUI synchronization state

                                           machine for bonding four channels machine for realigning four

                                                                                channels

                     0.3125 (2) to 3.125   Custom PHY IP core with preset       Custom PHY IP core with preset
                                           feature                              feature

Notes to Table 19:
(1) PCIe Gen2 is supported only for Cyclone V GT devices.
(2) The 0.27-Gbps and 0.3125-Gbps data rates are supported using oversampling user logic that you must implement in the FPGA fabric.
(3) High-voltage output mode (1000-BASE-CX) is not supported.
(4) Pending characterization.

Cyclone V Device Handbook                                                       February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                                                    111
PCIe Gen1 and Gen2 Hard IP

PCIe Gen1 and Gen2 Hard IP

                           Cyclone V GX, GT, SX, and ST devices contain PCIe hard IP--consisting of the MAC,
                           data link, and transaction layers--that is designed for performance, ease-of-use, and
                           increased functionality. The PCIe hard IP supports PCIe Gen2 end point and root port
                           for x1 and x2 lanes configuration, and Gen1 end point and root port for up to x4 lane
                           configuration.

                           The PCIe endpoint support includes multifunction support for up to eight functions,
                           as shown in Figure 12. The integrated multifunction support reduces the FPGA logic
                           requirements by up to 20 K LEs for PCIe designs that require multiple peripherals.

Figure 12. PCIe Multifunction for Cyclone V Devices

External System                                                                   Cyclone V Device

                                  Host CPU                                                          SP1
                                                                                                            GPIO
                                                                                                                     12C
                                                                                                                              USB

Memory                                            Root   PCIe RP       PCIe Link  PCIe EP
   Controller                                   Complex

                                     Local                  Local                          CAN
                                  Peripheral 1           Peripheral 2                              GbE
                                                                                                            ATA
                                                                                                                   Bridge
                                                                                                                       to PCIe

                           The Cyclone V PCIe hard IP operates independently from the core logic. This
                           independent operation allows the PCIe link to wake up and complete link training in
                           less than 100 ms while the Cyclone V device completes loading the programming file
                           for the rest of the device. In addition, the PCIe hard IP in the Cyclone V device
                           provides improved end-to-end datapath protection using ECC.

FPGA GPIOs

                           Cyclone V devices offer highly configurable GPIOs. The following list describes the
                           many features of the GPIOs:

                            Programmable bus hold and weak pull-up.

                            LVDS output buffer with programmable differential output voltage (VOD) and
                               programmable pre-emphasis.

                            Dynamic on-chip parallel termination (RT OCT) for all I/O banks with OCT
                               calibration to limit the termination impedance variation to 15%.

                            On-chip dynamic termination that has the ability to swap between serial and
                               parallel termination, depending on whether there is read or write on a common
                               bus for signal integrity.

                            Unused voltage reference (VREF) pins that can be configured as user I/Os.

                            Easy timing closure support using the hard read FIFO in the input register path,
                               and delay-locked loop (DLL) delay chain with fine and coarse architecture.

February 2012 Altera Corporation                                                                           Cyclone V Device Handbook
                                                                                           Volume 1: Device Overview and Datasheet
112                                                                 Chapter 1: Overview for Cyclone V Device Family
                                                                                                              External Memory

External Memory

                           Cyclone V devices support up to two hard memory controllers for DDR3, DDR2,
                           LPDDR2, and LPDDR SDRAM devices. Each controller supports 8- to 32-bit
                           components of up to 4 gigabits (Gb) in density with two chip selects and optional
                           ECC. Cyclone V devices also support soft memory controllers for DDR3, DDR2,
                           LPDDR2, and LPDDR SDRAM for maximum flexibility.

                           Table 110 lists the performance of the external memory interface in Cyclone V
                           devices.

      Table 110. External Memory Interface Performance in Cyclone V Devices

      Interface                             Voltage (V)       Hard Controller (MHz) Soft Controller (MHz)

      DDR3 SDRAM                            1.5                      400       300

      DDR3L SDRAM                           1.35                     400       300

      DDR3U SDRAM                           1.25                     333       300

      DDR2 SDRAM                            1.8                      400       300

                                            1.5                      400       300

      LPDDR2 SDRAM                          1.2                      333       300

      LPDDR SDRAM                           1.8                      200       200

Adaptive Logic Module

                           Cyclone V devices use a 28-nm ALM as the basic building block of the logic fabric.
                           The ALM, as shown in Figure 13, uses an 8-input fracturable look-up table (LUT)
                           with four dedicated registers to help improve timing closure in register-rich designs
                           and achieve an even higher design packing capability than previous generations.

                           You can configure up to 25% of the ALMs in Cyclone V devices as distributed
                           memory using MLABs. For more information, refer to "Embedded Memory" on
                           page 114.

                            Figure 13. ALM for Cyclone V Devices

                                            Cyclone V Device

                                                                          Reg

                                         1

                                         2                    Full

                                         3                    Adder

                                                                          Reg

                                         4  Adaptive

                                         5  LUT

                                         6

                                         7                                Reg

                                         8                    Full

                                                              Adder

                                                                          Reg

Cyclone V Device Handbook                                                 February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                    113
Variable-Precision DSP Block

Variable-Precision DSP Block

                           Cyclone V devices feature a variable-precision DSP block that you can configure to
                           support signal processing with precisions ranging from 9 x 9, 18 x 19, and 27 x 27 bits
                           natively.

                           You can configure each DSP block during compilation as independent three 9 x 9, two
                           18 x 19, or one 27 x 27 multipliers. With a dedicated 64-bit cascade bus, you can
                           cascade multiple variable-precision DSP blocks to implement even higher precision
                           DSP functions efficiently.

                           The variable-precision DSP block also supports these features:

                            A 64-bit accumulator that is the largest in the industry.

                            A hard preadder that is available in both 18- and 27-bit modes.

                            Cascaded output adders for efficient systolic finite impulse response (FIR) filters.

                            Internal coefficient register banks, 8 deep, for each multiplier in 18- or 27-bit mode.

                            Fully independent multiplier operation.

                            A second accumulator feedback register to accommodate complex
                               multiply-accumulate functions.

                            Efficient support for single- and double-precision floating point arithmetic.
                            The inferability of all modes by the Quartus II design software.

                           Table 111 lists the relevant DSP block configurations for a few usage examples.

Table 111. Variable-Precision DSP Block Configurations for Cyclone V Devices

                             Usage                            Multiplier Size (Bit)        DSP Block Resource
Low precision fixed point for video applications                   Three 9 x 9        1 variable-precision DSP block
Medium precision fixed point in FIR filters                        Two 18 x 19        1 variable-precision DSP block
FIR filters and general DSP usage                                                     1 variable-precision DSP block
High precision fixed- or floating-point implementations  Two 18 x 19 with accumulate  1 variable-precision DSP block
                                                         One 27 x 27 with accumulate

         Table 112 lists the variable-precision DSP resources by bit precision for each
         Cyclone V device.

Table 112. Number of Multipliers in Cyclone V Devices (Part 1 of 2)

                                  Variable-      Independent Input and Output           18 x 19      18 x 18
                                  precision         Multiplications Operator           Multiplier  Multiplier
                                  DSP Block                                           Adder Mode
Variant  Device                                                                                       Adder
                                                                                           25       Summed
                                                    9x9       18 x 19     27 x 27          72      with 36-bit
                                                 Multiplier  Multiplier  Multiplier        124
                                                                                           156        Input
         5CEA2                    25             75          50                25          342
                                                                                                        25
         5CEA4                    72             216         144               72
                                                                                                        72
Cyclone V E 5CEA5                 124            372         248               124
                                                                                                       124
         5CEA7                    156            468         312               156
                                                                                                       156
         5CEA9                    342            1,026       684               342
                                                                                                       342

February 2012 Altera Corporation                                                                      Cyclone V Device Handbook
                                                                                      Volume 1: Device Overview and Datasheet
114                                                                  Chapter 1: Overview for Cyclone V Device Family
                                                                                                            Embedded Memory

Table 112. Number of Multipliers in Cyclone V Devices (Part 2 of 2)

                      Variable-               Independent Input and Output          18 x 19      18 x 18
                      precision                  Multiplications Operator          Multiplier  Multiplier
                      DSP Block                                                   Adder Mode
Variant       Device                                                                              Adder
                                                                                       42       Summed
                                                 9x9       18 x 19     27 x 27         70      with 36-bit
                                              Multiplier  Multiplier  Multiplier       124
                                                                                       156        Input
              5CGXC3                     42   126         84          42               342
                                                                                       124          42
              5CGXC4                     70   210         140         70               156          70
                                                                                       342         124
Cyclone V GX 5CGXC5                      124  372         248         124              36          156
                                                                                       58          342
              5CGXC7                     156  468         312         156              87          124
                                                                                       112         156
              5CGXC9                     342  1,026       684         342              36          342
                                                                                       58           36
              5CGTD5                     124  372         248         124              87           58
                                                                                       87           87
Cyclone V GT 5CGTD7                      156  468         312         156              112         112
                                                                                                    36
              5CGTD9                     342  1,026       684         342                           58
                                                                                                    87
              5CSEA2                     36   108         73          36                            87
                                                                                                   112
Cyclone V SE  5CSEA4                     58   174         116         58

              5CSEA5                     87   261         173         87

              5CSEA6                     112  336         224         112

              5CSXC4                     36   108         73          36

Cyclone V SX 5CSXC5                      58   174         116         58

              5CSXC6                     87   261         173         87

Cyclone V ST  5CSTD5                     87   261         173         87

              5CSTD6                     112  336         224         112

Embedded Memory

                           The Cyclone V embedded memory blocks are flexible and designed to provide an
                           optimal amount of small- and large-sized memory arrays. Cyclone V devices contain
                           two types of embedded memory blocks:

                            640-bit MLAB blocks--ideal for wide and shallow memory arrays. The MLAB
                               operates at up to 300 MHz.

                            10-Kb M10K blocks--ideal for larger memory arrays while still providing a large
                               number of independent ports. The M10K embedded memory operates at up to
                               380 MHz.

Cyclone V Device Handbook                                                         February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                           115
Dynamic and Partial Reconfiguration

Table 113 lists the supported memory configurations for Cyclone V devices.

Table 113. Embedded Memory Block Configurations for Cyclone V Devices

Memory Block                                     Depth (bits)  Programmable Widths

                                  MLAB           32            x1, x2, x4, x8, x9, x10, x16, x18, or x20
                                  M10K
                                                 256           x40 or x32

                                                 512           x20 or x16

                                                 1K            x10 or x8

                                                 2K            x5 or x4

                                                 4K            x2

                                                 8K            x1

Dynamic and Partial Reconfiguration

                           The dynamic reconfiguration feature allows you to dynamically change the
                           transceiver data rates, PMA settings, or protocols of a channel, without affecting data
                           transfer on adjacent channels. This feature is ideal for applications that require
                           on-the-fly multiprotocol or multirate support. You can reconfigure the PMA and PCS
                           blocks with dynamic reconfiguration.

                           Partial reconfiguration allows you to reconfigure part of the device while other
                           sections of the device remain operational. This capability is important in systems with
                           critical uptime requirements because it allows you to make updates or adjust
                           functionality without disrupting services.

                           Apart from lowering cost and power consumption, partial reconfiguration increases
                           the effective logic density of the device because placing device functions that do not
                           operate simultaneously is not necessary. Instead, you can store these functions in
                           external memory and load them whenever the functions are required. This capability
                           reduces the size of the device because it allows multiple applications on a single
                           device--saving the board space and reducing the power consumption.

                           Altera simplifies the time-intensive task of partial reconfiguration by building this
                           capability on top of the proven incremental compile and design flow in the Quartus II
                           design software. With the Altera solution, you do not need to know all the intricate
                           device architecture details to perform a partial reconfiguration.

                           Partial reconfiguration is supported through the FPP x16 configuration interface. You
                           can seamlessly use partial reconfiguration in tandem with dynamic reconfiguration to
                           enable simultaneous partial reconfiguration of both the device core and transceivers.

Clock Networks and PLL Clock Sources

                           The Cyclone V clock network architecture is based on Altera's proven global,
                           quadrant, and peripheral clock structure, which is supported by dedicated clock input
                           pins and fractional PLLs. Cyclone V devices have 16 global clock networks capable of
                           up to 550 MHz operation. The Quartus II software identifies all unused sections of the
                           clock network and powers them down, which reduces power consumption.

February 2012 Altera Corporation                                               Cyclone V Device Handbook
                                                               Volume 1: Device Overview and Datasheet
116                                                                    Chapter 1: Overview for Cyclone V Device Family
                                                                    Enhanced Configuration and Configuration via Protocol

            Cyclone V devices have up to eight PLLs, each with nine output counters that you can
            use to reduce PLL usage in two ways:

             Reduce the number of oscillators that are required on your board by using
                fractional PLLs.

             Reduce the number of clock pins that are used in the device by synthesizing
                multiple clock frequencies from a single reference clock source.

            Cyclone V devices use a fractional PLL architecture in addition to the historical
            integer PLL. If you use the fractional PLL mode, you can use the PLLs for precision
            fractional-N frequency synthesis--removing the need for off-chip reference clock
            sources in your design. The transceiver fractional PLLs that are not used by the
            transceiver I/Os can be used as general purpose fractional PLLs by the FPGA fabric.

            Apart from frequency synthesis, on-chip clock deskew, jitter attenuation, counter
            reconfiguration, programmable output clock duty cycles, PLL cascading, and
            reference clock switchover, the PLLs in the Cyclone V devices also support the
            following key features:

             Programmable bandwidth

             User-mode reconfiguration of PLLs

             Low power mode for each fractional PLL

             Reference clock switchover

             Dynamic phase shift

             Direct, source synchronous, ZDB, external feedback, and LVDS compensation

Enhanced Configuration and Configuration via Protocol

                           Cyclone V devices support 3.3-V programming voltage and several configuration
                           modes. Table 114 lists the configuration modes and features supported by the
                           Cyclone V devices.

Table 114. Configuration Modes and Features for Cyclone V Devices

      Mode                Data           Maximum  Maximum    Decompression  Design    Remote             Partial
                          Width            Clock  Data Rate                 Security  System        Reconfiguration
                           (Bit)            Rate                                      Update
                                           (MHz)   (Mbps)

AS through the EPCS       x1, x4         80       --         v              v         v             --
and EPCQ serial             x1
configuration device                     125      125        v              v         --            --

PS through CPLD or
external microcontroller

FPP                       x8, x16        125      --         v              v           Parallel    16-bit only
                                                                                      flash loader

CvP (PCIe)                x1, x2,        --       --         --             v         v             v
                           x4 (1)

JTAG                      x1             33       33         --             --        --

Note to Table 114:
(1) The number of lanes instead of bit.

Cyclone V Device Handbook                                                             February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family  117
Power Management

                           Instead of using an external flash or ROM, you can configure the Cyclone V devices
                           through PCIe using CvP. The CvP mode offers the fastest configuration rate and
                           flexibility with the easy-to-use PCIe hard IP block interface. The Cyclone V CvP
                           implementation conforms to the PCIe 100 ms power-up-to-active time requirement.

Power Management

                           Leveraging the FPGA architectural features, process technology advancements, and
                           transceivers that are designed for power efficiency, the Cyclone V devices consume
                           less power than previous generation Cyclone FPGAs:

                            Total device core power consumption--less by up to 40%.

                            Transceiver channel power consumption--less by up to 50%.

                           Additionally, Cyclone V devices contain several hard IP blocks that reduce logic
                           resources and deliver substantial power savings of up to 25% less power than
                           equivalent soft implementations.

SoC FPGA with HPS

                           Each SoC FPGA combines an FPGA fabric and an HPS in a single device. This
                           combination delivers the flexibility of programmable logic with the power and cost
                           savings of hard IP in these ways:

                            Reduces board space, system power, and bill of materials cost by eliminating a
                               discrete embedded processor

                            Allows you to differentiate the end product in both hardware and software, and to
                               support virtually any interface standard

                            Extends the product life and revenue through in-field hardware and software
                               updates

February 2012 Altera Corporation                                 Cyclone V Device Handbook
                                                 Volume 1: Device Overview and Datasheet
118                                                                       Chapter 1: Overview for Cyclone V Device Family
                                                                                                                SoC FPGA with HPS

      Features of the HPS

                     The HPS consists of a dual-core ARM Cortex-A9 MPCore processor, a rich set of
                     peripherals, and a shared multiport SDRAM memory controller, as shown in
                     Figure 14.

Figure 14. HPS with Dual-Core ARM Cortex-A9 MPCore Processor

      Configuration                      Lightweight           FPGA Fabric

      Controller FPGA-to-HPS HPS-to-FPGA HPS-to-FPGA                                                 FPGA-to-HPS SDRAM

                      FPGA                                            HPS
                     Manager

         Ethernet                                      ARM Cortex-A9 MPCore
         MAC (2x)
                                                       CPU0                       CPU1
           USB
         OTG (2x)                                     (ARM Cortex-A9       (ARM Cortex-A9

       NAND Flash                         64 KB       with NEON/FPU,       with NEON/FPU,
         Controller                        Boot
                                          ROM     32 KB Instruction Cache, 32 KB Instruction Cache,
      SD/MMC/SDIO
         Controller                       64 KB       32 KB Data Cache, and 32 KB Data Cache, and      Multiport
                                         On-Chip                                                     DDR SDRAM
           DMA                                    Memory Management Unit) Memory Management Unit)
         Controller                       RAM                                                          Controller
                       Level 3                    ACP                 SCU                                 with
           ETR       Interconnect
          (Trace)                                                                                    Optional ECC

          Debug                                                L2 Cache (512 KB)
       Access Port

                                                                    Low Speed Peripherals
      (Timers, GPIOs, UART, SPI, I2C, CAN, Quad SPI Flash Controller, System Manager, Clock Manager, Reset Manager, and Scan Manager)

                     System Peripherals

                     Each Ethernet MAC, USB OTG, NAND flash controller, and SD/MMC/SDIO
                     controller module has an integrated DMA controller. For modules without an
                     integrated DMA controller, an additional DMA controller module provides up to
                     eight channels of high-bandwidth data transfers. The debug access port provides
                     interfaces to industry standard JTAG debug probes and supports ARM CoreSight
                     debug and core traces to facilitate software development.

Cyclone V Device Handbook                                                               February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family  119
SoC FPGA with HPS

            HPSFPGA AXI Bridges

               The HPSFPGA bridges, which support the Advanced Microcontroller Bus
               Architecture (AMBA) Advanced eXtensible Interface (AXITM) specifications, consist
               of the following bridges:

                FPGA-to-HPS AXI bridge--a high-performance bus supporting 32-, 64-, and
                    128-bit data widths that allows the FPGA fabric to master transactions to the slaves
                    in the HPS

                HPS-to-FPGA AXI bridge--a high-performance bus supporting 32-, 64-, and
                    128-bit data widths that allows the HPS to master transactions to the slaves in the
                    FPGA fabric.

                Lightweight HPS-to-FPGA AXI bridge--a lower performance 32-bit width bus
                    that allows the HPS to master transactions to the slaves in the FPGA fabric.

               The HPSFPGA AXI bridges also allow the FPGA fabric to access the memory shared
               by one or both microprocessors, and provide asynchronous clock crossing with the
               clock from the FPGA fabric.

            HPS SDRAM Controller Subsystem

               The HPS SDRAM controller subsystem contains a multiport SDRAM memory
               controller and DDR PHY that are shared between the FPGA fabric (through the
               FPGA-to-HPS SDRAM interface), the level 2 (L2) cache, and the level 3 (L3) system
               interconnect. The FPGA-to-HPS SDRAM interface supports AMBA AXI and Avalon
               Memory-Mapped (Avalon-MM) interface standards, and provides up to four ports
               with separate read and write directions.

               To maximize memory performance, the SDRAM controller subsystem supports
               command and data reordering, deficit round-robin arbitration with aging, and
               high-priority bypass features. The SDRAM controller subsytem supports DDR2,
               DDR3, LPDDR, or LPDDR2 devices up to 4 Gb in density and runs up to 400 MHz
               (800 Mbps data rate).

               For easy migration, the FPGA-to-HPS SDRAM interface is compatible with the
               interface of the soft SDRAM memory controller IPs and hard SDRAM memory
               controllers in the FPGA fabric.

FPGA Configuration and Processor Booting

               The FPGA fabric and HPS in the SoC FPGA are powered independently. You can
               reduce the clock frequencies or gate the clocks to reduce dynamic power, or shut
               down the entire FPGA fabric to reduce total system power.

               You can configure the FPGA fabric and boot the HPS independently, in any order,
               providing you with more design flexibility:

                You can boot the HPS before you power up and configure the FPGA fabric. After
                    the system is running, the HPS reconfigures the FPGA fabric at any time under
                    program control or through the FPGA configuration controller.

                You can power up both the HPS and the FPGA fabric together, configure the FPGA
                    fabric first, and then upload the boot code to the HPS from the FPGA fabric.

February 2012 Altera Corporation                                 Cyclone V Device Handbook
                                                 Volume 1: Device Overview and Datasheet
120                                     Chapter 1: Overview for Cyclone V Device Family
                                                                              SoC FPGA with HPS

      Hardware and Software Development

                     For hardware development, you can configure the HPS and connect your soft logic in
                     the FPGA fabric to the HPS interfaces using the Qsys system integration tool in the
                     Quartus II software.

                     For software development, the ARM-based SoC FPGA devices inherit the rich
                     software development ecosystem available for the ARM Cortex-A9 MPCore
                     processor. The software development process for Altera SoC FPGAs follows the same
                     steps as those for other SoC devices. Altera also provides support for the Linux and
                     VxWorks operating systems.

                     You can begin device-specific firmware and software development on the Altera
                     SoC FPGA Virtual Target. The Virtual Target is a fast PC-based functional simulation
                     of a target development system--a model of a complete development board that runs
                     on a PC. The Virtual Target enables the development of device-specific production
                     software that can run unmodified on actual hardware.

Cyclone V Device Handbook                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                                                         121
Ordering Information

Ordering Information

                           Figure 15 and Figure 16 show sample ordering codes and list the options available
                           for Cyclone V E, GX, and GT devices.

Figure 15. Ordering Information for Cyclone V E Devices--Preliminary

Embedded Hard IPs                                                   Package Type

B : No hard PCIe or hard                                            F : FineLine BGA (FBGA)
      memory controller                                             U : Ultra FineLine BGA (UBGA)

F : No hard PCIe and maximum                                                        Operating Temperature
      2 hard memory controllers
                                                                                    C : Commercial temperature (TJ = 0 C to 85 C)
                                                                                    I : Industrial temperature (TJ = -40 C to 100 C)
                                                                                    A : Automotive temperature (TJ = -40 C to 125 C)

Family Signature                       5C E F A9 F 31 C 7 N                            Optional Suffix
5C : Cyclone V                                                                         Indicates specific device
                                                                                       options or shipment method

Family Variant                                                                         N : Lead-free packaging

E : Enhanced logic/memory                        Package Code                          FPGA Fabric Speed Grade

                  Member Code                    FBGA Package Type                     6 (fastest)
                                                 17 : 256 pins                         7
                  A2 : 25,000 logic elements     23 : 484 pins                         8
                  A4 : 48,000 logic elements     27 : 672 pins
                  A5 : 76,500 logic elements     31 : 896 pins
                  A7 : 149,500 logic elements

                  A9 : 301,000 logic elements    UBGA Package Type

                                                 15 : 324 pins

                                                 19 : 484 pins

Figure 16. Ordering Information for Cyclone V GX and GT Devices--Preliminary

Embedded Hard IPs                                Transceiver Count  Package Type

B : No hard PCIe or hard                         B :3               F : FineLine BGA (FBGA)
      memory controller                          C :6               U : Ultra FineLine BGA (UBGA)
                                                 D :9
F : Maximum 2 hard PCIe and                      E : 12                           Operating Temperature
      2 hard memory controllers
                                                                                  C : Commercial temperature (TJ = 0 C to 85 C)
                                                                                  I : Industrial temperature (TJ = -40 C to 100 C)
                                                                                  A : Automotive temperature (TJ = -40 C to 125 C)

Family Signature                  5C GT F D9 E 5 F 35 C 7 N                                         Optional Suffix
5C : Cyclone V                                                                                      Indicates specific device
                                                                                                    options or shipment method

Family Variant                                                                                      N : Lead-free packaging

GX : 3-Gbps transceivers               Transceiver Speed Grade      Package Code       FPGA Fabric Speed Grade
GT : 5-Gbps transceivers
                                       5 : 5 Gbps                   FBGA Package Type  6 (fastest)
          Member Code                  6 : 3.125 Gbps               23 : 484 pins      7
                                       7 : 2.5 Gbps                 27 : 672 pins      8
          GX Variant                                                31 : 896 pins
          C3 : 31,000 logic elements                                35 : 1,152 pins
          C4 : 50,000 logic elements
          C5 : 76,500 logic elements                                UBGA Package Type
          C7 : 149,500 logic elements                               15 : 324 pins
          C9 : 301,000 logic elements                               19 : 484 pins

GT Variant
D5 : 76,500 logic elements
D7 : 149,500 logic elements
D9 : 301,000 logic elements

February 2012 Altera Corporation                                                                       Cyclone V Device Handbook
                                                                                       Volume 1: Device Overview and Datasheet
122                                                                                     Chapter 1: Overview for Cyclone V Device Family
                                                                                                                             Ordering Information

                           Figure 17 and Figure 18 show sample ordering codes and list the options available
                           for Cyclone V SE, SX, and ST Devices.

                                                                    `

Figure 17. Ordering Information for Cyclone V SE Devices--Preliminary

                                       Package Type                                      Operating Temperature
                                       F : FineLine BGA (FBGA)
                                       U : Ultra FineLine BGA (UBGA)                     C : Commercial temperature (TJ = 0 C to 85 C)
                                                                                         I : Industrial temperature (TJ = -40 C to 100 C)
                      Embedded Hard IPs                                                  A : Automotive temperature (TJ = -40 C to 125 C)
                      B : No hard PCIe or hard
                                                                                                    Processor Cores
                            memory controller
                      M : No hard PCIe and 1 hard                                                   1 : Single-core
                                                                                                    2 : Dual-core
                            memory controller

      Family Signature             5C SE M A6 F 31 C 6 2 N                               Optional Suffix

      5C : Cyclone V                                                                     Indicates specific device
                                                                                         options or shipment method

      Family Variant                                                                     N : Lead-free packaging

      SE : SoC FPGA with enhanced logic/memory                        Package Code                        ES : Engineering sample

                   Member Code                                        FBGA Package Type  FPGA Fabric Speed Grade
                   A2 : 25,000 logic elements                         31 : 896 pins
                   A4 : 40,000 logic elements                                            6 (fastest)
                   A5 : 85,000 logic elements                         UBGA Package Type  7
                   A6 : 110,000 logic elements                        19 : 484 pins      8
                                                                      23 : 672 pins

Figure 18. Ordering Information for Cyclone V SX and ST Devices--Preliminary

                                   Package Type                                          Operating Temperature
                                                                                         C : Commercial temperature (TJ = 0 C to 85 C)
                                   F : FineLine BGA (FBGA)                               I : Industrial temperature (TJ = -40 C to 100 C)
                                   U : Ultra FineLine BGA (UBGA)                         A : Automotive temperature (TJ = -40 C to 125 C)

      Embedded Hard IPs                       Transceiver Count                                      Processor Cores
                                                                                                     2 : Dual-core
      M : No hard PCIe and 1 hard             C :6
            memory controller                 D :9

      F : Maximum 2 hard PCIe
            controllers and 1 hard
            memory controller

Family Signature        5C ST F D6 D 4 F 31 C 6 2 N                                      Optional Suffix
5C : Cyclone V                                                                           Indicates specific device
                                                                                         options or shipment method

      Family Variant                                                  Package Code                        N : Lead-free packaging
                                                                                                          ES : Engineering sample
      SX : SoC FPGA with 3-Gbps transceivers                          FBGA Package Type
      ST : SoC FPGA with 5-Gbps transceivers                          31 : 896 pins      FPGA Fabric Speed Grade
                                                                                         6 (fastest)
      Member Code                        Transceiver Speed Grade      UBGA Package Type  7
                                                                      23 : 672 pins      8
      SX Variant                         4 : 5 Gbps
      C4 : 40,000 logic elements         6 : 3.125 Gbps
      C5 : 85,000 logic elements
      C6 : 110,000 logic elements

      ST Variant
      D5 : 85,000 logic elements
      D6 : 110,000 logic elements

Cyclone V Device Handbook                                                                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 1: Overview for Cyclone V Device Family                                                                   123
Document Revision History

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                           Table 115 lists the revision history for this document.

Table 115. Document Revision History

        Date   Version                                                 Changes
February 2012
                                   Updated Table 12, Table 13, and Table 16.
November 2011
October 2011   1.2                 Updated "Cyclone V Family Plan" on page 14 and "Clock Networks and PLL Clock
                                     Sources" on page 115.

                                   Updated Figure 11 and Figure 16.

                                   Updated Table 11, Table 12, Table 13, Table 14, Table 15, and Table 16.

                                   Updated Figure 14, Figure 15, Figure 16, Figure 17, and Figure 18.

               1.1  Updated "System Peripherals" on page 118, "HPSFPGA AXI Bridges" on page 119,
                           "HPS SDRAM Controller Subsystem" on page 119, "FPGA Configuration and Processor
                           Booting" on page 119, and "Hardware and Software Development" on page 120.

                                   Minor text edits.

               1.0 Initial release.

February 2012 Altera Corporation                                                                     Cyclone V Device Handbook
                                                                                     Volume 1: Device Overview and Datasheet
124                                     Chapter 1: Overview for Cyclone V Device Family
                                                                     Document Revision History

Cyclone V Device Handbook                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
                                         2. Device Datasheet for Cyclone V
                                                                          Devices

February 2012
CV-51002-1.2

CV-51002-1.2

                           This chapter describes the electrical characteristics, switching characteristics, and
                           configuration specifications for Cyclone V devices. Electrical characteristics include
                           operating conditions and power consumption. Switching characteristics list the
                           transceiver specifications, and core and periphery performance. Configuration
                           specifications cover power-on reset (POR) specifications, various configuration mode
                           timing parameters, remote system upgrades timing, and user watchdog internal
                           oscillator frequency specification. This chapter also describes I/O timing, including
                           programmable I/O element (IOE) delay and programmable output buffer delay.

                 f For more information about the densities and packages of devices in the Cyclone V
                           family, refer to the Overview for Cyclone V Device Family chapter.

Electrical Characteristics

                           The following sections describe the electrical characteristics of Cyclone V devices.

        Operating Conditions

                           Cyclone V devices are rated according to a set of defined parameters. To maintain the
                           highest possible performance and reliability of the Cyclone V devices, you must
                           consider the operating requirements described in this chapter.

                           Cyclone V devices are offered in commercial and industrial grades. Commercial
                           devices are offered in 6 (fastest), 7, and 8 speed grades. Industrial and automotive
                           devices are offered in the 7 speed grade.

                      Absolute Maximum Ratings

                           Absolute maximum ratings define the maximum operating conditions for Cyclone V
                           devices. The values are based on experiments conducted with the devices and
                           theoretical modeling of breakdown and damage mechanisms. The functional
                           operation of the device is not implied for these conditions.

                  c Conditions other than those listed in Table 21 may cause permanent damage to the
                           device. Additionally, device operation at the absolute maximum ratings for extended
                           periods of time may have adverse effects on the device.

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Cyclone V Device Handbook
Volume 1: Device Overview and Datasheet
February 2012

                                                                                                                                                                        Subscribe
22                                                                     Chapter 2: Device Datasheet for Cyclone V Devices

                                                                                              Electrical Characteristics

               Table 21 lists the Cyclone V absolute maximum ratings.

Table 21. Absolute Maximum Ratings for Cyclone V Devices--Preliminary

     Symbol                                 Description                                Minimum Maximum Unit

VCC            Core voltage and periphery circuitry power supply                       0.5   1.35     V

VCCPGM         Configuration pins power supply                                         0.5   3.75     V

VCC_AUX        Auxiliary supply                                                        0.5   3.75     V

VCCBAT         Battery back-up power supply for design security volatile key register  0.5   3.75     V

VCCPD          I/O pre-driver power supply                                             0.5   3.75     V

VCCIO          I/O power supply                                                        0.5   3.9      V

VCCA_FPLL PLL analog power supply                                                      0.5   3.75     V

VCCH_GXB Transceiver high voltage power                                                0.5   3.75     V

VCCE_GXB       Transceiver power                                                       0.5   1.21     V

VCCL_GXB       Clock network power                                                     0.5   1.21     V

VI             DC input voltage                                                        0.5   4        V

IOUT           DC output current per pin                                               25    40    mA

TJ             Operating junction temperature                                          55    125   C

TSTG           Storage temperature (No bias)                                           65    150   C

               Maximum Allowed Overshoot and Undershoot Voltage

               During transitions, input signals may overshoot to the voltage listed in Table 22 and
               undershoot to -2.0 V for input currents less than 100 mA and periods shorter than
               20 ns.

               Table 22 lists the maximum allowed input overshoot voltage and the duration of the
               overshoot voltage as a percentage of device lifetime. The maximum allowed
               overshoot duration is specified as a percentage of high time over the lifetime of the
               device. A DC signal is equivalent to 100% duty cycle. For example, a signal that
               overshoots to 3.95 V can only be at 3.95 V for ~5% over the lifetime of the device; for a
               device lifetime of 10 years, this amounts to half a year.

Table 22. Maximum Allowed Overshoot During Transitions for Cyclone V Devices--Preliminary

       Symbol  Description                      Condition (V) Overshoot Duration as % of High Time Unit

                                                         3.7                           100          %

                                                3.75                                   59.79        %

                                                         3.8                           33.08        %

                                                3.85                                   18.45        %

Vi (AC)        AC input voltage                          3.9                           10.36        %

                                                3.95                                   5.87         %

                                                         4                             3.34         %

                                                4.05                                   1.92         %

                                                         4.1                           1.11         %

Cyclone V Device Handbook                                                                     February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                             23

Electrical Characteristics

                            Recommended Operating Conditions

                            Recommended operating conditions are the functional operation limits for the AC
                            and DC parameters for Cyclone V devices.

                            Table 23 lists the steady-state voltage values expected from Cyclone V devices.
                            Power supply ramps must all be strictly monotonic, without plateaus.

Table 23. Recommended Operating Conditions for Cyclone V Devices--Preliminary

   Symbol                        Description                 Condition   Minimum  Typical  Maximum Unit
VCC            Core voltage, periphery circuitry power
VCC_AUX        supply, transceiver physical coding               --         1.07    1.1    1.13   V
VCCPD          sublayer (PCS) power supply, and
               transceiver PCI Express (PCIe) hard IP          --        2.375    2.5    2.625  V
VCCIO          digital power supply                              --        3.135    3.3
               Auxiliary supply                                  --         2.85    3.0    3.465  V
VCCPGM         I/O pre-driver (3.3 V) power supply               --        2.375    2.5
VCCA_FPLL (1)  I/O pre-driver (3.0 V) power supply               --        3.135    3.3    3.15   V
VCCBAT (2)     I/O pre-driver (2.5 V) power supply               --         2.85    3.0
VI             I/O buffers (3.3 V) power supply                  --        2.375    2.5    2.625  V
VO             I/O buffers (3.0 V) power supply                  --         1.71    1.8
TJ             I/O buffers (2.5 V) power supply                  --        1.425    1.5    3.465  V
               I/O buffers (1.8 V) power supply                  --        1.283   1.35
               I/O buffers (1.5 V) power supply                  --         1.19   1.25    3.15   V
               I/O buffers (1.35 V) power supply                 --         1.14    1.2
               I/O buffers (1.25 V) power supply                 --        3.135    3.3    2.625  V
               I/O buffers (1.2 V) power supply                  --         2.85    3.0
               Configuration pins (3.3 V) power supply           --        2.375    2.5    1.89   V
               Configuration pins (3.0 V) power supply           --         1.71    1.8
               Configuration pins (2.5 V) power supply           --        2.375    2.5    1.575  V
               Configuration pins (1.8 V) power supply
               PLL analog voltage regulator power supply         --         1.2     --     1.418  V
               Battery back-up power supply
               (For design security volatile key register)       --         0.5    --     1.31   V
               DC input voltage                                  --          0      --
               Output voltage                               Commercial       0      --     1.26   V
                                                             Industrial             --
               Operating junction temperature               Automotive      40     --     3.465  V
                                                                            40
                                                                                           3.15   V

                                                                                           2.625  V

                                                                                           1.89   V

                                                                                           2.625  V

                                                                                           3.0    V

                                                                                           3.6    V

                                                                                           VCCIO  V

                                                                                           85     C

                                                                                           100    C

                                                                                           125    C

February 2012 Altera Corporation                                                                  Cyclone V Device Handbook
                                                                                  Volume 1: Device Overview and Datasheet
24                                                                 Chapter 2: Device Datasheet for Cyclone V Devices

                                                                                                Electrical Characteristics

Table 23. Recommended Operating Conditions for Cyclone V Devices--Preliminary

     Symbol    Description                                 Condition Minimum Typical Maximum Unit

                                         Standard POR               200 s      --              100 ms --
                                         (PORSEL=0)
tRAMP          Power supply ramp time
                                           Fast POR
                                         (PORSEL=1)                 200 s      --                  4 ms  --

Notes to Table 23:

(1) PLL digital voltage is regulated from VCCA_FPLL.
(2) If you do not use the design security feature in Cyclone V devices, connect VCCBAT to a 1.5-V, 2.5-V, or 3.0-V power supply. The power-on reset

      (POR) circuitry monitors VCCBAT. Cyclone V devices do not exit POR if VCCBAT stays low.

               Table 24 lists the transceiver power supply recommended operating conditions for
               Cyclone V GX devices.

Table 24. Transceiver Power Supply Operating Conditions for Cyclone V GX Devices--Preliminary

      Symbol                           Description                  Minimum     Typical         Maximum Unit
               Transceiver high voltage power (left side)             2.375       2.5
VCCH_GXBL      Transmitter and receiver power (left side)              1.07       1.1           2.625     V
VCCE_GXBL      Clock network power (left side)                         1.07       1.1
VCCL_GXBL                                                                                           1.13  V

                                                                                                    1.13  V

               Table 25 lists the steady-state voltage values expected from Cyclone V
               system-on-a-chip (SoC) FPGA with ARM-based hard processor system (HPS). Power
               supply ramps must all be strictly monotonic, without plateaus.

Table 25. HPS Power Supply Operating Conditions for Cyclone V SE, SX, and ST Devices--Preliminary

      Symbol                           Description                  Minimum     Typical         Maximum Unit
VCC_HPS        HPS core voltage and periphery circuitry power
VCCPD_HPS      supply                                                  1.07       1.1           1.13      V
               HPS I/O pre-driver (3.3 V) power supply
VCCIO_HPS      HPS I/O pre-driver (3.0 V) power supply                3.135       3.3           3.465     V
               HPS I/O pre-driver (2.5 V) power supply                 2.85       3.0
VCCRSTCLK_HPS  HPS I/O buffers (3.3 V) power supply                   2.375       2.5           3.15      V
VCCPLL_HPS     HPS I/O buffers (3.0 V) power supply                   3.135       3.3
               HPS I/O buffers (2.5 V) power supply                    2.85       3.0           2.625     V
               HPS I/O buffers (1.8 V) power supply                   2.375       2.5
               HPS I/O buffers (1.5 V) power supply                    1.71       1.8           3.465     V
               HPS I/O buffers (1.2 V) power supply                   1.425       1.5
               HPS reset and clock input pins (3.3 V) power supply     1.14       1.2           3.15      V
               HPS reset and clock input pins (3.0 V) power supply    3.135       3.3
               HPS reset and clock input pins (2.5 V) power supply     2.85       3.0           2.625     V
               HPS reset and clock input pins (1.8 V) power supply    2.375       2.5
               HPS PLL analog voltage regulator power supply           1.71       1.8           1.89      V
                                                                      2.375       2.5
                                                                                                1.575     V

                                                                                                1.26      V

                                                                                                3.465     V

                                                                                                    3.15  V

                                                                                                2.625     V

                                                                                                    1.89  V

                                                                                                2.625     V

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Electrical Characteristics

                            DC Characteristics

                            This section lists the supply current, I/O pin leakage current, input pin capacitance,
                            on-chip termination tolerance, and hot socketing specifications.

                            Supply Current

                            Standby current is the current drawn from the respective power rails used for power
                            budgeting. Use the Excel-based Early Power Estimator (EPE) to estimate supply
                            current for your design because these currents vary greatly with the resources you
                            use.

            f For more information about power estimation tools, refer to the PowerPlay Early Power
                      Estimator User Guide and the PowerPlay Power Analysis chapter in the Quartus II
                      Handbook.

                            I/O Pin Leakage Current
                            Table 26 lists the Cyclone V I/O pin leakage current specifications.

                            Table 26. I/O Pin Leakage Current for Cyclone V Devices--Preliminary

                             Symbol          Description                Conditions     Min         Typ  Max Unit
                            II          Input pin                VI = 0 V to VCCIOMAX
                            IOZ         Tri-stated I/O pin       VO = 0 V to VCCIOMAX  30         --   30       A

                                                                                       30         --   30       A

                            Bus Hold Specifications
                            Table 27 lists the Cyclone V device bus hold specifications.

Table 27. Bus Hold Parameters for Cyclone V Devices--Preliminary (Part 1 of 2) (1)

                                                                      VCCIO (V)

Parameter Symbol Conditions 1.2                             1.5  1.8                   2.5         3.0      3.3      Unit

                                        Min Max Min Max Min Max Min Max Min Max Min Max

Bus-hold,

low,        ISUSL           VIN > VIL   8          --  12        -- 30 -- 50 -- 70 -- 70 -- A
sustaining                   (max.)

current

Bus-hold,

high,       ISUSH           VIN < VIH   8         --  12       -- 30 -- 50 -- 70 -- 70 -- A
sustaining                   (min.)

current

Bus-hold,   IODL            0V < VIN <  --  125        --        175 -- 200 -- 300 -- 500 -- 500 A
low,                           VCCIO
overdrive
current

Bus-hold,   IODH            0V < VIN <  -- 125        --   175 -- 200 -- 300 -- 500 -- 500 A
high,                          VCCIO
overdrive
current

February 2012 Altera Corporation                                                                            Cyclone V Device Handbook
                                                                                            Volume 1: Device Overview and Datasheet
26                                                Chapter 2: Device Datasheet for Cyclone V Devices

                                                                                                        Electrical Characteristics

Table 27. Bus Hold Parameters for Cyclone V Devices--Preliminary (Part 2 of 2) (1)

                                                   VCCIO (V)

Parameter Symbol Conditions 1.2          1.5  1.8                                             2.5  3.0  3.3  Unit

                                         Min Max Min Max Min Max Min Max Min Max Min Max

Bus-hold    VTRIP  --                    0.3 0.9 0.375 1.125 0.68 1.07 0.7 1.7 0.8 2 0.8 2 V
trip point

Note to Table 27:
(1) The bus-hold trip points are based on calculated input voltages from the JEDEC standard.

                   On-Chip Termination (OCT) Specifications

                   If you enable OCT calibration, calibration is automatically performed at power up for
                   I/O pins connected to the calibration block. Calibration accuracy for the calibrated
                   on-chip series termination (RS OCT) and on-chip parallel termination (RT OCT) are
                   applicable at the moment of calibration. When process, voltage, and temperature
                   (PVT) conditions change after calibration, the tolerance may change.

Cyclone V Device Handbook                                                                          February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                                  27

Electrical Characteristics

                            Table 28 lists the Cyclone V OCT termination calibration accuracy specifications.

Table 28. OCT Calibration Accuracy Specifications for Cyclone V Devices--Preliminary (1)

                                                                                   Calibration Accuracy

Symbol                            Description             Conditions (V)      C6   C7, I7                C8, A7 Unit

                                                                              Speed Grade Speed Grade Speed Grade

25- RS                      Internal series termination   VCCIO = 3.0, 2.5,   15  15                   15       %
                            with calibration                1.8, 1.5, 1.2
                            (25- setting)

50- RS                      Internal series termination   VCCIO = 3.0, 2.5,   15  15                   15       %
                            with calibration                1.8, 1.5, 1.2
                            (50- setting)

34- and 40- RS              Internal series termination   VCCIO = 1.5, 1.35,  15  15                   15       %
                            with calibration                  1.25, 1.2
                            (34- and 40- setting)

48-, 60-, and               Internal series termination   VCCIO = 1.2         15  15                   15       %
80- RS                      with calibration
                            (48-, 60-, and 80-
                            setting)

50- RT                      Internal parallel             VCCIO = 2.5, 1.8,   -10 to +40 -10 to +40 -10 to +40 %
                            termination with calibration      1.5, 1.2
                            (50- setting)

20-, 30-,                   Internal parallel             VCCIO = 1.5, 1.35,  -10 to +40 -10 to +40 -10 to +40 %
40-, 60-, and               termination with calibration         1.25
120- RT                     (20-, 30-, 40-,
                            60-, and 120- setting)

                          Internal parallel               VCCIO = 1.2         -10 to +40 -10 to +40 -10 to +40 %

60- and 120- RT termination with calibration
                          (60- and 120- setting)

25- RS_left_shift           Internal left shift series    VCCIO = 3.0, 2.5,   15  15                   15       %
                            termination with calibration    1.8, 1.5, 1.2
                            (25- RS_left_shift setting)

Note to Table 28:

(1) OCT calibration accuracy is valid at the time of calibration only.

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                                                                                   Volume 1: Device Overview and Datasheet
28                                                                             Chapter 2: Device Datasheet for Cyclone V Devices

                                                                                                              Electrical Characteristics

               Table 29 lists the Cyclone V OCT without calibration resistance tolerance to PVT
               changes.

Table 29. OCT Without Calibration Resistance Tolerance Specifications for Cyclone V Devices--Preliminary

                                                                                   Resistance Tolerance

       Symbol           Description         Conditions (V)                   C6                       C7, I7  C8, A7 Unit
25- RS
25- RS         Internal series termination                       Speed Grade Speed Grade Speed Grade
25- RS         without calibration
50- RS         (25- setting)                VCCIO = 3.0 and 2.5              30                      40     40  %
50- RS
50- RS         Internal series termination  VCCIO = 1.8 and 1.5              30                      40     40  %
100- RD        without calibration
               (25- setting)                VCCIO = 1.2                      35                      50     50  %

               Internal series termination  VCCIO = 3.0 and 2.5              30                      40     40  %
               without calibration
               (25- setting)                VCCIO = 1.8 and 1.5              30                      40     40  %

               Internal series termination  VCCIO = 1.2                      35                      50     50  %
               without calibration (50-
               setting)                     VCCIO = 2.5                      25                      TBD     TBD  %

               Internal series termination
               without calibration
               (50- setting)

               Internal series termination
               without calibration
               (50- setting)

               Internal differential
               termination (100-
               setting)

               OCT calibration is automatically performed at power up for the OCT-enabled I/O
               pins. Table 210 lists OCT variation with temperature and voltage after power-up
               calibration. Use Table 210 to determine the OCT variation after power-up calibration
               and Equation 21 to determine the OCT variation without recalibration.

               Equation 21. OCT Variation Without Recalibration--Preliminary (1), (2), (3), (4), (5), (6)

                                            ROCT  =  RSCAL1 +      d----R--    T      -d---R---    V
                                                                   dT                   dV

               Notes to Equation 21:

               (1) The ROCT value calculated from Equation 21 shows the range of OCT resistance with the variation of temperature
                     and VCCIO.

               (2) RSCAL is the OCT resistance value at power-up.
               (3) T is the variation of temperature with respect to the temperature at power up.
               (4) V is the variation of voltage with respect to VCCIO at power up.
               (5) dR/dT is the percentage change of RSCAL with temperature.
               (6) dR/dV is the percentage change of RSCAL with voltage.

Cyclone V Device Handbook                                                                             February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                                             29

Electrical Characteristics

                            Table 210 lists the OCT variation after the power-up calibration.

                            Table 210. OCT Variation after Power-Up Calibration for Cyclone V Devices--Preliminary (1)

                            Symbol                 Description                           VCCIO (V)     Typical          Unit
                                                                                           3.0         0.0297          %/mV
                                                                                                       0.0344
                                                                                         2.5           0.0499          %/C
                                                                                                       0.0744
                            dR/dV          OCT variation with voltage without            1.8           0.1241
                                           recalibration                                               0.189
                                                                                                       0.208
                                                                                         1.5           0.266
                                                                                                       0.273
                                                                                         1.2           0.317

                                                                                         3.0

                                                                                         2.5

                            dR/dT          OCT variation with temperature                1.8
                                           without recalibration

                                                                                         1.5

                                                                                         1.2

                            Note to Table 210:
                            (1) Valid for a VCCIO range of 5% and a temperature range of 0 to 85C.

                            Pin Capacitance
                            Table 211 lists the Cyclone V device family pin capacitance.

                            Table 211. Pin Capacitance for Cyclone V Devices

                            Symbol                              Description                              Value Unit

                            CIOTB          Input capacitance on top and bottom I/O pins                         5.5       pF

                            CIOLR          Input capacitance on left and right I/O pins                         5.5       pF

                            COUTFB         Input capacitance on dual-purpose clock output and feedback pins 5.5           pF

                            Hot Socketing
                            Table 212 lists the hot socketing specifications for Cyclone V devices.

                            Table 212. Hot Socketing Specifications for Cyclone V Devices--Preliminary

                                   Symbol                       Description                              Maximum

                            IIOPIN (DC)            DC current per I/O pin                                       300 A
                            IIOPIN (AC)            AC current per I/O pin                                       8 mA (1)

                            IXCVR-TX (DC)          DC current per transceiver transmitter (TX) pin              100 mA

                            IXCVR-RX (DC)          DC current per transceiver receiver (RX) pin                 50 mA

                            Note to Table 212:

                            (1) The I/O ramp rate is 10 ns or more. For ramp rates faster than 10 ns, |IIOPIN| = C dv/dt, in which C is the I/O pin
                                  capacitance and dv/dt is the slew rate.

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                                                                                                       Volume 1: Device Overview and Datasheet
210                                                                   Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                          Electrical Characteristics

                      Internal Weak Pull-Up Resistor

                      Table 213 lists the weak pull-up resistor values for Cyclone V devices.

Table 213. Internal Weak Pull-Up Resistor Values for Cyclone V Devices--Preliminary (1), (2)

Symbol                                   Description                        Conditions (V) (3)                       Typ (4) Unit

                                                                            VCCIO = 3.3 5%                          25                         k

                                                                            VCCIO = 3.0 5%                          25                         k

                                                                            VCCIO = 2.5 5%                          25                         k

RPU       Value of the I/O pin pull-up resistor before and during           VCCIO = 1.8 5%                          25                         k
          configuration, as well as user mode if you have enabled the       VCCIO = 1.5 5%
          programmable pull-up resistor option.                                                                      25                         k

                                                                            VCCIO = 1.35 5%                         25                         k

                                                                            VCCIO = 1.25 5%                         25                         k

                                                                            VCCIO = 1.2 5%                          25                         k

Notes to Table 213:

(1) All I/O pins have an option to enable weak pull-up except the configuration, test, and JTAG pins.

(2) The internal weak pull-down feature is only available for the JTAG TCK pin. The typical value for this internal weak pull-down resistor is

     approximately 25 k .

(3) Pin pull-up resistance values may be lower if an external source drives the pin higher than VCCIO.
(4) These specifications are valid with 10% tolerances to cover changes over PVT.

                      I/O Standard Specifications

                      Table 214 through Table 219 list the input voltage (VIH and VIL), output voltage
                      (VOH and VOL), and current drive characteristics (IOH and IOL) for various I/O
                      standards supported by Cyclone V devices. These tables also list the Cyclone V device
                      family I/O standard specifications. The VOL and VOH values are valid at the
                      corresponding IOH and IOL, respectively.

                      For an explanation of terms used in Table 214 through Table 219, refer to "Glossary"
                      on page 237.

Table 214. Single-Ended I/O Standards for Cyclone V Devices--Preliminary (Part 1 of 2)

   I/O                VCCIO (V)          VIL (V)           VIH (V)                                      VOL (V)      VOH (V)       IOL IOH
Standard                                                                                                 Max          Min         (mA) (mA)
          Min Typ Max Min Max                         Min              Max                               0.45          2.4
                                                                                                                                    4 4
3.3-V     3.135 3.3 3.465 0.3           0.8          1.7              3.6
LVTTL

3.3-V     3.135 3.3 3.465 0.3           0.8          1.7              3.6                              0.2          VCCIO 0.2 2 2
LVCMOS

3.0-V     2.85 3 3.15 0.3               0.8          1.7              3.6                              0.4          2.4          2 2
LVTTL

3.0-V     2.85 3 3.15 0.3               0.8          1.7              3.6                              0.2          VCCIO 0.2 0.1 0.1
LVCMOS

3.0-V PCI 2.85 3 3.15 -- 0.3 x VCCIO                  0.5 x VCCIO  VCCIO + 0.3                          0.1 x VCCIO  0.9 x VCCIO  1.5 0.5
                                                      0.5 x VCCIO  VCCIO + 0.3                          0.1 x VCCIO  0.9 x VCCIO  1.5 0.5
3.0-V PCI-X 2.85 3 3.15 -- 0.35 x VCCIO                                                                                            1 1
                                                          1.7          3.6                                  0.4           2
2.5 V     2.375 2.5 2.625 0.3           0.7

1.8 V     1.71 1.8 1.89 0.3 0.35 x VCCIO 0.65 x VCCIO VCCIO + 0.3                                      0.45         VCCIO 0.45 2 2

Cyclone V Device Handbook                                                                                    February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                                          211
Electrical Characteristics

Table 214. Single-Ended I/O Standards for Cyclone V Devices--Preliminary (Part 2 of 2)

   I/O             VCCIO (V)           VIL (V)                   VIH (V)                    VOL (V)           VOH (V)   IOL IOH
Standard                                                                                     Max               Min     (mA) (mA)
             Min Typ Max Min Max                            Min               Max

1.5 V        1.425 1.5 1.575 0.3 0.35 x VCCIO 0.65 x VCCIO VCCIO + 0.3 0.25 x VCCIO 0.75 x VCCIO 2 2
1.2 V        1.14 1.2 1.26 0.3 0.35 x VCCIO 0.65 x VCCIO VCCIO + 0.3 0.25 x VCCIO 0.75 x VCCIO 2 2

Table 215. Single-Ended SSTL and HSTL I/O Reference Voltage Specifications for Cyclone V Devices--Preliminary

    I/O              VCCIO(V)         Min             VREF(V)        Max               Min           VTT(V)                Max
Standard      Min Typ Max         0.49 x VCCIO          Typ      0.51 x VCCIO      VREF 0.04         Typ             VREF + 0.04
             2.375 2.5 2.625                                                       VREF 0.04        VREF
SSTL-2       1.71 1.8 1.89           0.833          0.5 x VCCIO     0.969          0.49 x VCCIO
Class I, II  1.425 1.5 1.575      0.49 x VCCIO          0.9      0.51 x VCCIO      0.49 x VCCIO        VREF            VREF + 0.04
             1.283 1.35 1.418     0.49 x VCCIO                   0.51 x VCCIO      0.49 x VCCIO
SSTL-18      1.19 1.25 1.26       0.49 x VCCIO      0.5 x VCCIO  0.51 x VCCIO                        0.5 x VCCIO 0.51 x VCCIO
Class I, II  1.71 1.8 1.89                          0.5 x VCCIO                         --
             1.425 1.5 1.575          0.85          0.5 x VCCIO      0.95               --           0.5 x VCCIO 0.51 x VCCIO
SSTL-15      1.14 1.2 1.26            0.68                            0.9               --
Class I, II  1.14 1.2 1.3         0.47 x VCCIO          0.9      0.53 x VCCIO           --           0.5 x VCCIO 0.51 x VCCIO
                                  0.49 x VCCIO         0.75      0.51 x VCCIO
SSTL 135                                            0.5 x VCCIO                                      VCCIO/2           --
Class I, II                                         0.5 x VCCIO
                                                                                                     VCCIO/2           --
SSTL 125
Class I, II                                                                                          VCCIO/2           --

HSTL-18                                                                                                   --           --
Class I, II

HSTL-15
Class I, II

HSTL-12
Class I, II

HSUL-12

Table 216. Single-Ended SSTL and HSTL I/O Standards Signal Specifications for Cyclone V Devices--Preliminary (Part
1 of 2)

    I/O          VIL(DC) (V)           VIH(DC) (V)               VIL(AC) (V)   VIH(AC) (V)       VOL (V)      VOH (V)      Iol         Ioh
Standard     Min Max                                               Max            Min             Max          Min
                                  Min               Max                                                                    (mA) (mA)
SSTL-2
Class I      0.3 VREF 0.15 VREF + 0.15 VCCIO + 0.3       VREF 0.31 VREF + 0.31 VTT 0.608 VTT + 0.608 8.1 8.1

SSTL-2       0.3 VREF 0.15 VREF + 0.15 VCCIO + 0.3       VREF 0.31 VREF + 0.31 VTT 0.81 VTT + 0.81 16.2 16.2
Class II
             0.3  VREF          VREF + 0.125 VCCIO + 0.3  VREF 0.25 VREF + 0.25 VTT 0.603 VTT + 0.603 6.7 6.7
SSTL-18            0.125
Class I
             0.3  VREF          VREF + 0.125 VCCIO + 0.3  VREF 0.25 VREF + 0.25              0.28         VCCIO 0.28 13.4 13.4
SSTL-18            0.125
Class II
             -- VREF 0.1 VREF + 0.1               --         VREF          VREF + 0.175  0.2 x VCCIO       0.8 x VCCIO           8  8
SSTL-15                                                        0.175          VREF + 0.175  0.2 x VCCIO
Class I      -- VREF 0.1 VREF + 0.1               --                        VREF + 0.16                     0.8 x VCCIO 16           16
                                                               VREF                          TBD (1)
SSTL-15      -- VREF 0.09 VREF + 0.09             --         0.175                                          TBD (1) TBD (1) TBD (1)
Class II
                                                            VREF 0.16
SSTL 135

February 2012 Altera Corporation                                                                            Cyclone V Device Handbook
                                                                                            Volume 1: Device Overview and Datasheet
212                                                                                      Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                                             Electrical Characteristics

Table 216. Single-Ended SSTL and HSTL I/O Standards Signal Specifications for Cyclone V Devices--Preliminary (Part
2 of 2)

    I/O      VIL(DC) (V)                        VIH(DC) (V)            VIL(AC) (V)   VIH(AC) (V)  VOL (V)              VOH (V)           Iol             Ioh
Standard                                                                  Max           Min        Max                  Min
             Min Max                     Min                 Max                                  TBD (1)                           (mA) (mA)
SSTL 125                                                              VREF 0.15   VREF + 0.15                        TBD (1)
HSTL-18      -- VREF 0.85 VREF + 0.85                      --       VREF 0.2    VREF + 0.2      0.4                             TBD (1) TBD (1)
Class I                                                                             VREF + 0.2
HSTL-18      -- VREF 0.1 VREF + 0.1                        --                     VREF + 0.2                         VCCIO 0.4       8               8
Class II                                                                            VREF + 0.2
HSTL-15      -- VREF 0.1 VREF + 0.1                        --       VREF 0.2    VREF + 0.15            0.4         VCCIO 0.4 16                    16
Class I                                                                             VREF + 0.15
HSTL-15      -- VREF 0.1 VREF + 0.1                        --       VREF 0.2    VREF + 0.22            0.4         VCCIO 0.4       8               8
Class II
HSTL-12      -- VREF 0.1 VREF + 0.1                        --       VREF 0.2                           0.4         VCCIO 0.4 16                    16
Class I
HSTL-12      0.1  VREF 0.08         VREF + 0.08 VCCIO + 0.15       VREF 0.15                 0.25 x VCCIO 0.75 x VCCIO 8                            8
Class II      5

HSUL-12      0.1  VREF 0.08         VREF + 0.08 VCCIO + 0.15       VREF 0.15                 0.25 x VCCIO 0.75 x VCCIO 16                           16
              5

             -- VREF 0.13 VREF + 0.13                      --       VREF 0.22                 0.1 x VCCIO 0.9 x VCCIO              TBD               TBD

                                                                                                                                         (1)               (1)

Note to Table 216:
(1) Pending silicon characterization.

Table 217. Differential SSTL I/O Standards for Cyclone V Devices--Preliminary

     I/O            VCCIO (V)            VSWING(DC) (V)               VX(AC) (V)           VSWING(AC) (V)              VOX(AC) (V)
Standard     Min Typ Max
             2.375 2.5 2.625             Min Max Min Typ Max Min Max                                            Min Typ Max
SSTL-2
Class I, II  1.71 1.8 1.89               0.3    VCCIO + VCCIO/2       --          VCCIO/2  0.62   VCCIO    VCCIO/2     --           VCCIO/2
                                                  0.6 0.2                        + 0.2          + 0.6    0.15                   + 0.15
SSTL-18      1.425 1.5 1.575
Class I, II  1.283 1.35 1.45                    VCCIO +      VCCIO/2              VCCIO/2         VCCIO    VCCIO/2                  VCCIO/2
             1.19 1.25 1.31                       0.6                            + 0.175         + 0.6
SSTL-15                                  0.25                         --                   0.5                        --           +
Class I, II                                                  0.175
                                                                                                                0.125               0.125
SSTL 135
                                         0.2 0.2 -0.15 -- 0.15 0.35 0.35                                      -- VCCIO/2 --
SSTL 125
                                         0.2    0.2         VREF    VCCIO/2     VREF +   TBD    TBD       VREF       --            VREF
                                                             0.135                0.135                     0.15                   + 0.15
                                                                                             (1)    (1)

                                         TBD    --           TBD      VCCIO/2     TBD      TBD    --            TBD TBD TBD

                                           (1)                 (1)                  (1)      (1)                (1)    (1)          (1)

Note to Table 217:
(1) Pending silicon characterization.

Cyclone V Device Handbook                                                                             February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                                    213
Electrical Characteristics

Table 218. Differential HSTL I/O Standards for Cyclone V Devices--Preliminary

    I/O             VCCIO (V)            VDIF(DC) (V)            VX(AC) (V)                    VCM(DC) (V)       VDIF(AC) (V)
Standard      Min Typ Max               Min Max                                         Min Typ Max             Min Max
                                                           Min   Typ         Max        0.78 -- 1.12            0.4 --
HSTL-18                                                                      1.12
Class I, II   1.71 1.8 1.89 0.2 --                         0.78  --
HSTL-15                                                                       0.9
Class I, II  1.425 1.5 1.575 0.2 --                        0.68  --                     0.68 -- 0.9             0.4 --
HSTL-12                                                                       --
Class I, II   1.14    1.2         1.26  0.16  VCCIO        --    0.5 x       0.5 x      0.4 x V 0.5 x    0.6 x  0.3  VCCIO
                                              + 0.3              VCCIO       VCCIO                       VCCIO       + 0.48
HSUL-12                                                                      +0.12      CCIO  VCCIO
                                                                                                         0.6 x
              1.14 1.2 1.3 0.26 0.26                   0.5 x VCCIO 0.5 x                0.4 x V 0.5 x    VCCIO  0.44 0.44
                                                          0.12 VCCIO
                                                                                        CCIO  VCCIO

Table 219. Differential I/O Standard Specifications for Cyclone V Devices--Preliminary (1)

I/O Standard          VCCIO (V)                     VID (mV)              VICM(DC) (V)      VOD (V) (2)      VOCM (V) (2)
                                                   Condition     Max Min Max            Min Typ Max      Min Typ Max
              Min Typ Max Min

PCML          Transmitter, receiver, and input reference clock pins of high-speed transceivers use the PCML I/O standard.
                 For transmitter, receiver, and reference clock I/O pin specifications, refer to Table 220 on page 214.

2.5 V LVDS    2.375 2.5 2.625 100 VCM = 1.25 V -- 0.05 1.8 0.247 -- 0.6 1.125 1.25 1.375
              2.375 2.5 2.625 100 VCM = 1.25 V -- 0.3 1.4 0.1 0.2 0.6 0.5 1.2 1.4
RSDS (HIO)
Mini-LVDS     2.375 2.5 2.625 200                      --        600 0.4 1.325 0.25 -- 0.6 1 1.2 1.4
(HIO)

LVPECL        2.375 2.5 2.625 300                      --        -- 0.6 1.8 -- -- -- -- -- --

SLVS          2.375 2.5 2.625 100 VCM = 1.25 V -- 0.05 1.8 -- -- -- -- -- --

Notes to Table 219:

(1) The 1.4-V and 1.5-V PCML transceiver I/O standard specifications are described in "Transceiver Performance Specifications" on page 214.

(2) RL range: 90  RL  110

        Power Consumption

                       Altera offers two ways to estimate power consumption for a design--the Excel-based
                       Early Power Estimator (EPE) and the Quartus II PowerPlay Power Analyzer feature.

              1 You typically use the interactive Excel-based EPE before designing the FPGA to get a
                       magnitude estimate of the device power. The Quartus II PowerPlay Power Analyzer
                       provides better quality estimates based on the specifics of the design after you
                       complete place-and-route. The PowerPlay Power Analyzer can apply a combination
                       of user-entered, simulation-derived, and estimated signal activities that, when
                       combined with detailed circuit models, yields very accurate power estimates.

             f For more information about power estimation tools, refer to the PowerPlay Early Power
                       Estimator User Guide and the PowerPlay Power Analysis chapter in the Quartus II
                       Handbook.

February 2012 Altera Corporation                                                                              Cyclone V Device Handbook
                                                                                              Volume 1: Device Overview and Datasheet
214                                                                     Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                          Switching Characteristics

Switching Characteristics

                           This section provides performance characteristics of Cyclone V core and periphery
                           blocks for commercial grade devices.

                           These characteristics can be designated as preliminary or final.

                            Preliminary characteristics are obtained using simulation results, process data,
                               and other known parameters. The title of these tables show the designation as
                               "Preliminary."

                            Final numbers are based on actual silicon characterization and testing. The
                               numbers reflect the actual performance of the device under worst-case silicon
                               process, voltage, and junction temperature conditions. There are no designations
                               on finalized tables.

      Transceiver Performance Specifications

                     This section describes transceiver performance specifications.
                     Table 220 lists the Cyclone V GX transceiver specifications.

Table 220. Transceiver Specifications for Cyclone V GX Devices--Preliminary (Part 1 of 3)

                                                         C6                  C7, I7             C8, A7
                                                   Speed Grade           Speed Grade
        Symbol/             Conditions                                                          Speed Grade                          Unit
      Description

                                              Min Typ Max Min Typ Max Min Typ Max

Reference Clock

Supported I/O                            1.2 V PCML, 1.5 V PCML, 2.5 V PCML, Differential LVPECL (1), HCSL, and LVDS
Standards

Input frequency from        --                27 --             550  27 --            550 27 --              550 MHz
REFCLK input pins

Duty cycle                  --                45 --             55   45 --            55    45 --            55                      %

Peak-to-peak                --                200 -- 2000 200 -- 2000 200 -- 2000 mV
differential input voltage

Spread-spectrum             PCIe              30 --             33   30 --            33    30 --            33 kHz
modulating clock
frequency

Spread-spectrum             PCIe              --   0 to         --   --  0 to         --    --  0 to         --                      --
downspread
                                                   0.5%                 0.5%                  0.5%

On-chip termination         --                -- 100            --   -- 100           --    -- 100           --                     
resistors

VICM (AC coupled)           --                     1.1 (2)               1.1 (2)                1.1 (2)                              V
VICM (DC coupled)
                            HCSL I/O

                            standard for the  250  --           550 250 --            550 250 --             550 mV
                            PCIe reference

                            clock

RREF                        --                --   2000         --   --  2000         --    --  2000         --                     
                                                   1%                   1%                    1%

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Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                               215
Switching Characteristics

Table 220. Transceiver Specifications for Cyclone V GX Devices--Preliminary (Part 2 of 3)

  Symbol/                         Conditions                   C6               C7, I7                 C8, A7              Unit
Description                                              Speed Grade        Speed Grade            Speed Grade
                                                                                                                           MHz
                                                   Min Typ Max        Min Typ Max            Min Typ Max                   MHz

Transceiver Clocks                                                                                                         Mbps
                                                                                                                             V
fixedclk clock                    PCIe             --    125  --      -- 125            --   -- 125             --           V
frequency                   Receiver Detect                                                                                  V

Avalon Memory-                                                       < 150                                                  V
Mapped (Avalon-MM)
PHY management clock                                                                                                        mV
frequency                                                                                                                    
                                                                                                                             
Receiver                                                                                                                     
                                                                                                                             
Supported I/O                                               1.5 V PCML, 2.5 V PCML, LVPECL, and LVDS                        --
Standards                                                                                                                  ppm
                                                                                                                             UI
Data rate                         --               614   -- 3125 614 -- 3125 614 --                             2500        dB
                                                                                                                 1.2        dB
Absolute VMAX for a               --               --    --   1.2     ----              1.2  ----                --         dB
receiver pin (3)
                                                                                                                 1.6
Absolute VMIN for a               --               0.4  --   -- 0.4 --                -- 0.4 --
receiver pin                                                                                                     2.2

Maximum peak-to-peak                                                                                             --
                                                                                                                 --
differential input voltage        --               --    --   1.6     ----              1.6  ----                --
VID (diff p-p) before                                                                                            --
                                                                                                                 --
device configuration
                                                                                                                200
Maximum peak-to-peak                                                                                              4
                                                                                                                 --
differential input voltage        --               --    --   2.2     ----              2.2  ----                --
VID (diff p-p) after

device configuration

Minimum differential              --               85    --   --      85 --             --   85 --
eye opening at the
receiver serial input
pins (4)

                            85- setting --               85   --      -- 85             --   -- 85

Differential on-chip        100- setting --              100  --      -- 100            --   -- 100
termination resistors       120- setting --
                                                         120  --      -- 120            --   -- 120

                            150- setting --              150  --      -- 150            --   -- 150

Differential and                  PCIe Gen1,                                 Compliant
common mode return                   GIGE
loss

Programmable PPM                  --                          62.5, 100, 125, 200, 250, 300, 500, and 1000
detector (5)

Run Length                        --               --    --   200     ----              200 -- --

Programmable                      --               --    --   4       ----              4    ----
equalization

                            DC Gain Setting        --    0    --      --     0          --   --              0
                                   =0
Programmable DC gain
                            DC Gain Setting
                                   =1              --    3    --      --     3          --   --              3

February 2012 Altera Corporation                                                                Cyclone V Device Handbook
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216                                                   Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                        Switching Characteristics

Table 220. Transceiver Specifications for Cyclone V GX Devices--Preliminary (Part 3 of 3)

                                               C6          C7, I7                           C8, A7
                                         Speed Grade   Speed Grade
        Symbol/        Conditions                                                           Speed Grade            Unit
      Description

                                         Min Typ Max Min Typ Max Min Typ Max

Transmitter            --                614 --  3125  1.5 V PCML  3125                     614 --  2500           Mbps
Supported I/O                                     --                --                      -- 650   --             mV
Standards              --                -- 650   --   614 --       --                      -- 85    --              
Data rate                                         --   -- 650       --                      -- 100   --              
VOCM                   85- setting -- 85          --   -- 85        --                      -- 120   --              
                                                  --   -- 100       --                      -- 150   --              
Differential on-chip   100- setting -- 100       160   -- 120      160                      30 --   160             ps
termination resistors                            160   -- 150      160                      30 --   160             ps
                       120- setting -- 120             30 --
Rise time (6)                                          30 --
Fall time (6)          150- setting -- 150

                       --                30 --

                       --                30 --

CMU PLL                --                614 -- 3125 614 -- 3125 614 -- 2500 Mbps
Supported data range

Transceiver-FPGA Fabric Interface

Interface speed        --                25 -- 187.5 25 -- 163.84 25 -- 156.25 MHz
(single-width mode)

Interface speed        --                25 -- 163.84 25 -- 163.84 25 -- 156.25 MHz
(double-width mode)

Notes to Table 220:

(1) Differential LVPECL signal levels must comply to the minimum and maximum peak-to-peak differential input voltage specified in this table.
(2) The reference clock common mode voltage is equal to the VCCR_GXB power supply level.
(3) The device cannot tolerate prolonged operation at this absolute maximum.
(4) The differential eye opening specification at the receiver input pins assumes that you have disabled the Receiver Equalization feature. If you enable the

      Receiver Equalization feature, the receiver circuitry can tolerate a lower minimum eye opening, depending on the equalization level.

(5) The rate matcher supports only up to 300 parts per million (ppm).

(6) The Quartus II software automatically selects the appropriate slew rate depending on the configured data rate or functional mode.

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Chapter 2: Device Datasheet for Cyclone V Devices                                                        217
Switching Characteristics

                      Table 221 lists the Cyclone V GX transceiver block jitter specifications.

Table 221. Transceiver Block Jitter Specifications for Cyclone V GX Devices--Preliminary

                                                             C6             C7, I7          C8, A7
                                                      Speed Grade      Speed Grade
  Symbol/             Conditions                                                            Speed Grade  Unit
Description                                        Min Typ Max     Min Typ Max

                                                                                            Min Typ Max

PCIe Transmit Jitter Generation (1)

Total jitter at       Compliance pattern --        -- 0.25         --               -- 0.25 -- -- 0.25 UI
2.5 Gbps (Gen1)

PCIe Receiver Jitter Tolerance (1)

Total jitter at       Compliance pattern           > 0.6                            > 0.6   > 0.6        UI
2.5 Gbps (Gen1)

GIGE Transmit Jitter Generation (2)

Deterministic jitter  Pattern = CRPAT              -- -- 0.14 --                    -- 0.14 -- -- 0.14 UI
(peak-to-peak)                                     -- -- 0.279 --                   -- 0.279 -- -- 0.279 UI

Total jitter          Pattern = CRPAT
(peak-to-peak)

GIGE Receiver Jitter Tolerance (2)

Deterministic jitter  Pattern = CJPAT              > 0.4                            > 0.4   > 0.4        UI
tolerance                                                                           > 0.66
(peak-to-peak)

Combined              Pattern = CJPAT              > 0.66                                   > 0.66       UI
deterministic and
random jitter
tolerance
(peak-to-peak)

Notes to Table 221:
(1) The jitter numbers for PIPE are compliant to the PCIe Base Specification 2.0.
(2) The jitter numbers for GIGE are compliant to the IEEE802.3-2002 Specification.

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218                                                                       Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                            Switching Characteristics

          Core Performance Specifications

                         This section describes the clock tree, phase-locked loop (PLL), digital signal
                         processing (DSP), and memory block specifications.

              Clock Tree Specifications

              Table 222 lists the clock tree specifications for Cyclone V devices.

Table 222. Clock Tree Performance for Cyclone V Devices--Preliminary

                                           Performance

                                               C6            C7, I7                      C8, A7          Unit
                                         Speed Grade     Speed Grade
                Symbol                                                                   Speed Grade
                                              550             550
Global clock and Regional clock                                                          460             MHz
Peripheral clock                              155             155
                                                                                         155             MHz

              PLL Specifications

              Table 223 lists the Cyclone V PLL specifications when operating in the commercial
              (0 to 85C), industrial (40 to 100C), and automotive (40 to 125C) junction
              temperature ranges.

Table 223. PLL Specifications for Cyclone V Devices--Preliminary (1) (Part 1 of 3)

      Symbol                             Parameter                         Min Typ       Max             Unit

                                                      C6 speed grade       5         --  670 (2)         MHz

fIN           Input clock frequency                   C7, I7 speed grades 5          --  622 (2)         MHz
                                                      C8, A7 speed grades 5
                                                                                     --  500 (2)         MHz

fINPFD        Integer input clock frequency to the PFD                     5         --  325             MHz
fFINPFD       Fractional input clock frequency to the PFD
                                                                           50        --  TBD (1)         MHz
                                                           C6 speed grade
                                                                           600       --  1600            MHz

fVCO          PLL VCO operating range                 C7, I7 speed grades 600        --  1400            MHz

                                                      C8, A7 speed grades 600        --  1300            MHz

tEINDUTY      Input clock or external feedback clock input duty cycle      40        --  60              %
fOUT
                                                      C6 speed grade       --        --  550 (3)         MHz

              Output frequency for internal global    C7, I7 speed grades  --        --  550 (3)         MHz
              or regional clock

                                                      C8, A7 speed grades --         --  460 (3)         MHz

                                                      C6 speed grade       --        --  667 (3)         MHz

fOUT_EXT      Output frequency for external clock     C7, I7 speed grades  --        --  667 (3)         MHz
              output

                                                      C8, A7 speed grades --         --  533 (3)         MHz

tOUTDUTY      Duty cycle for external clock output (when set to 50%)       45        50  55              %
tFCOMP
tCONFIGPHASE  External feedback clock compensation time                    --        --  10              ns
tDYCONFIGCLK
              Time required to reconfigure phase shift                     --        --  TBD (1)         --
tLOCK
              Dynamic configuration clock                                  --        --  100             MHz

              Time required to lock from end-of-device configuration or    --        --  1               ms
              deassertion of areset

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Switching Characteristics

Table 223. PLL Specifications for Cyclone V Devices--Preliminary (1) (Part 2 of 3)

Symbol                            Parameter                                          Min  Typ  Max      Unit

tDLOCK               Time required to lock dynamically (after switchover or          --   --   1        ms
                     reconfiguring any non-post-scale counters/delays)

                     PLL closed-loop low bandwidth                                   --   0.3  --       MHz

fCLBW                PLL closed-loop medium bandwidth                                --   1.5  --       MHz

                     PLL closed-loop high bandwidth (8)                              --   4    --       MHz

tPLL_PSERR           Accuracy of PLL phase shift                                     --   --   50      ps

tARESET              Minimum pulse width on the areset signal                        10   --   --       ns

tINCCJ (4), (5)      Input clock cycle-to-cycle jitter (FREF  100 MHz)               --   --   0.15     UI (p-p)
                     Input clock cycle-to-cycle jitter (FREF < 100 MHz)              --
                                                                                          --   750 ps (p-p)

tOUTPJ_DC (6)        Period jitter for dedicated clock output (FOUT  100 MHz)        --   --   TBD (1) ps (p-p)
                     Period jitter for dedicated clock output (FOUT < 100 MHz)       --
                                                                                          --   TBD (1) mUI (p-p)

                     Cycle-to-cycle jitter for dedicated clock output                --   --   TBD (1) ps (p-p)
                     (FOUT  100 MHz)                                                 --
tOUTCCJ_DC (6)
                     Cycle-to-cycle jitter for dedicated clock output
                     (FOUT < 100 MHz)                                                     --   TBD (1) mUI (p-p)

                     Period jitter for clock output on regular I/O                   --   --   TBD (1) ps (p-p)
                     (FOUT  100 MHz)                                                 --
tOUTPJ_IO (6), (9)
                     Period jitter for clock output on regular I/O
                     (FOUT < 100 MHz)                                                     --   TBD (1) mUI (p-p)

                     Cycle-to-cycle jitter for clock output on regular I/O           --   --   TBD (1) ps (p-p)
                     (FOUT  100 MHz)                                                 --
tOUTCCJ_IO (6), (9)
                     Cycle-to-cycle jitter for clock output on regular I/O
                     (FOUT < 100 MHz)                                                     --   TBD (1) mUI (p-p)

tOUTPJ_DC_F          Period jitter for dedicated clock output in fractional mode --       --   TBD (1)  --

tOUTCCJ_DC_F         Cycle-to-cycle jitter for dedicated clock output in fractional  --   --   TBD (1)  --
                     mode

tOUTPJ_IO_F          Period jitter for clock output on regular I/O in fractional     --   --   TBD (1)  --
                     mode

tOUTCCJ_IO_F         Cycle-to-cycle jitter for clock output on regular I/O in        --   --   TBD (1)  --
                     fractional mode

tCASC_OUTPJ_DC       Period jitter for dedicated clock output in cascaded PLLs       --   --   TBD (1) ps (p-p)
                     (FOUT  100 MHz)

(6), (7)             Period jitter for dedicated clock output in cascaded PLLs
                     (FOUT < 100 MHz)
                                                                                     --   --   TBD (1) mUI (p-p)

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                                                                                                           Switching Characteristics

Table 223. PLL Specifications for Cyclone V Devices--Preliminary (1) (Part 3 of 3)

      Symbol                             Parameter                        Min Typ            Max     Unit

tDRIFT        Frequency drift after PFDENA is disabled for a duration of  --           --    10     %
              100 s

dKBIT         Bit number of Delta Sigma Modulator (DSM)                   --           24    --      Bits
kVALUE        Numerator of Fraction
                                                                          TBD (1) 8388608 TBD (1)    --

fRES          Resolution of VCO frequency (fINPFD =100 MHz)               --           5.96  --      Hz

Notes to Table 223:

(1) Pending silicon characterization.

(2) This specification is limited in the Quartus II software by the I/O maximum frequency. The maximum I/O frequency is different for each I/O
      standard.

(3) This specification is limited by the lower of the two: I/O fMAX or FOUT of the PLL.
(4) A high input jitter directly affects the PLL output jitter. To have low PLL output clock jitter, you must provide a clean clock source < 120 ps.

(5) FREF is fIN/N when N = 1.
(6) Peak-to-peak jitter with a probability level of 1012 (14 sigma, 99.99999999974404% confidence level). The output jitter specification applies

      to the intrinsic jitter of the PLL, when an input jitter of 30 ps is applied. The external memory interface clock output jitter specifications use a
      different measurement method and are available in Table 228 on page 224.

(7) The cascaded PLL specification is only applicable with the following condition:
      a. Upstream PLL: 0.59 MHz  Upstream PLL BW < 1 MHz
      b. Downstream PLL: Downstream PLL BW > 2 MHz

(8) High bandwidth PLL settings are not supported in external feedback mode.

(9) External memory interface clock output jitter specifications use a different measurement method, which is available in Table 228 on page 224.

                      DSP Block Specifications

                      Table 224 lists the Cyclone V DSP block performance specifications.

Table 224. DSP Block Performance Specifications for Cyclone V Devices--Preliminary

                                                                          Performance

                      Mode                               C6               C7, I7             C8, A7  Unit

                                                    Speed Grade Speed Grade Speed Grade

Modes using One DSP Block

Independent 9 x 9 Multiplication                    340                   300                260     MHz

Independent 18 x 19 Multiplication                  287                   250                200     MHz

Independent 18 x 18 Multiplication                  287                   250                200     MHz

Independent 27 x 27 Multiplication                  250                   200                160     MHz

Independent 18 x 25 Multiplication                  310                   250                200     MHz

Independent 20 x 24 Multiplication                  310                   250                200     MHz

Two 18 x 19 Multiplier Adder Mode                   310                   250                200     MHz

18 x 18 Multiplier Added Summed with 36-bit Input   310                   250                200     MHz

Modes using Two DSP Blocks

Complex 18 x 19 multiplication                      310                   250                200     MHz

Two 27 x 27 Multiplier Adder                        250                   200                160     MHz

Four 18 x 19 Multiplier Adder                       310                   250                200     MHz

Cyclone V Device Handbook                                                              February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                        221
Switching Characteristics

        Memory Block Specifications

        Table 225 lists the Cyclone V memory block specifications.

Table 225. Memory Block Performance Specifications for Cyclone V Devices--Preliminary (1), (2)

                                                   Resources Used         Performance

Memory  Mode                                                       C6     C7, I7                 C8, A7  Unit

                                                   ALUTs  Memory   Speed Grade Speed Grade Speed Grade

        Single port, all supported widths          0      1        450    380                    330     MHz

        Simple dual-port, all supported            0      1        450    380                    330     MHz
        widths
MLAB
        Simple dual-port with read and
        write at the same address                  0      1        350    300                    250     MHz

        ROM, all supported width                   0      1        450    380                    330     MHz

        Single-port, all supported widths          0      1        315    275                    240     MHz

        Simple dual-port, all supported            0      1        315    275                    240     MHz
        widths

        Simple dual-port with the

        read-during-write option set to            0      1        275    240                    180     MHz

M10K Old Data, all supported widths

Block   True dual port, all supported
        widths
                                                   0      1        315    275                    240     MHz

        ROM, all supported widths                  0      1        315    275                    240     MHz

        Min Pulse Width (clock high time) --              --       1,450  1,550                  1,650   ps

        Min Pulse Width (clock low time) --               --       1,000  1,200                  1,350   ps

Notes to Table 225:

(1) To achieve the maximum memory block performance, use a memory block clock that comes through global clock routing from an on-chip PLL
      set to 50% output duty cycle. Use the Quartus II software to report timing for this and other memory block clocking schemes.

(2) When you use the error detection cyclical redundancy check (CRC) feature, there is no degradation in fMAX.

        Periphery Performance

                       This section describes periphery performance and the high-speed I/O and external
                       memory interface.

                       I/O performance supports several system interfaces, such as the LVDS high-speed
                       I/O interface, external memory interface, and the PCI/PCI-X bus interface.
                       General-purpose I/O standards such as 3.3-, 2.5-, 1.8-, and 1.5-V LVTTL/LVCMOS
                       are capable of a typical 167 MHz and 1.2 LVCMOS at 100 MHz interfacing frequency
                       with 10 pF load.

        1 Actual achievable frequency depends on design- and system-specific factors. You
                 must perform HSPICE/IBIS simulations based on your specific design and system
                 setup to determine the maximum achievable frequency in your system.

February 2012 Altera Corporation                                                          Cyclone V Device Handbook
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222                                                                       Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                            Switching Characteristics

                       High-Speed I/O Specification

                       Table 226 lists high-speed I/O timing for Cyclone V devices.

Table 226. High-Speed I/O Specifications for Cyclone V Devices--Preliminary (2), (3) (Part 1 of 2)

                                                               C6              C7, I7                C8, A7
                                                         Speed Grade       Speed Grade
      Symbol           Conditions                                                            Speed Grade     Unit

                                                    Min Typ Max Min Typ Max Min Typ Max

fHSCLK_in (input

clock frequency) Clock boost factor W = 1           5    -- 437.5 5        -- 420       5 -- 320 MHz

True Differential I/O  to 40 (4)

Standards

fHSCLK_in (input       Clock boost factor W = 1     5    --  320      5 -- 320          5 -- 275 MHz
clock frequency)                to 40 (4)
Single Ended I/O
Standards

fHSCLK_OUT (output     --                           5 -- 420 5 -- 370 5 -- 320 MHz
clock frequency)

Transmitter

True Differential I/O SERDES factor J = 4 to 10 (5)      -- 840 (5)        -- 740 (5)                -- 640 Mbps

Standards - fHSDR      SERDES factor J = 1 to 2,    (5)  --  (7)      (5)  --  (7)      (5)          --      (7) Mbps
(data rate)               Uses DDR Registers

Emulated               SERDES factor J = 4 to 10 (5)     -- 640 (5)        -- 640 (5)                -- 550 Mbps
Differential I/O
Standards with
Three External
Output Resistor
Networks - fHSDR
(data rate) (6)

Emulated

Differential I/O

Standards with One     SERDES factor J = 4 to 10    (5)  -- 170 (5)        -- 170 (5)                -- 170 Mbps
External Output                                          -- 160 --         -- 160 --                 -- 160 ps
                                                         -- 0.1 --         -- 0.1 --                 -- 0.1 UI
Resistor Network -                                       -- TBD (1) --     -- TBD (1) --             -- TBD (1) UI
fHSDR (data rate) (6)
                                                         -- TBD (1) --     -- TBD (1) --             -- TBD (1) UI
tx Jitter - True       Total Jitter for Data Rate,  --
Differential I/O        600 Mbps - 840 Mbps

Standards              Total Jitter for Data Rate,  --
                              < 600 Mbps

tx Jitter - Emulated   Total Jitter for Data Rate   --
Differential I/O              < 640 Mbps
Standards with
Three External
Output Resistor
Networks

tx Jitter - Emulated

Differential I/O       Total Jitter for Data Rate   --
Standards with One            < 640 Mbps
External Output

Resistor Network

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Chapter 2: Device Datasheet for Cyclone V Devices                                                                223
Switching Characteristics

Table 226. High-Speed I/O Specifications for Cyclone V Devices--Preliminary (2), (3) (Part 2 of 2)

                                                              C6             C7, I7                  C8, A7
                                                        Speed Grade      Speed Grade
       Symbol                     Conditions                                          Speed Grade                Unit
tDUTY
tRISE & tFALL                                      Min Typ Max Min Typ Max Min Typ Max

TCCS               TX output clock duty

                   cycle for both True and         45   50  55       45 50   55       45 50                  55  %
                   Emulated Differential I/O

                                  Standards

                   True Differential I/O           -- -- 200 -- -- 200 -- -- 200 ps
                        Standards

                   Emulated Differential I/O

                    Standards with Three           --   --  250      --  --  250      -- -- 300                  ps
                   External Output Resistor

                                  Networks

                   Emulated Differential I/O

                     Standards with One            --   --  300      --  --  300      -- -- 300                  ps
                   External Output Resistor

                                  Network

                   True Differential I/O           -- -- 200 -- -- 250 -- -- 250 ps
                        Standards

                   Emulated Differential I/O

                    Standards with Three           --   --  300      --  --  300      -- -- 300                  ps
                   External Output Resistor

                                  Networks

                   Emulated Differential I/O

                     Standards with One            --   --  300      --  --  300      -- -- 300                  ps
                   External Output Resistor

                                  Network

Receiver

                   SERDES factor J = 4 to 10 (5) -- 875 (6) (5) -- 840 (6) (5) -- 640 (6) Mbps

fHSDR (data rate)  SERDES factor J = 1 to 2,       (5)  --  (7)      (5) --  (7)      (5) --                 (7) Mbps
                      Uses DDR Registers

Sampling Window                   --               -- -- 350 -- -- 350 -- -- 350 ps

Notes to Table 226:

(1) Pending silicon characterization.

(2) When J = 1 or 2, bypass the serializer/deserializer (SERDES) block.

(3) This is achieved by using the LVDS clock network.

(4) Clock Boost Factor (W) is the ratio between the input data rate and the input clock rate.

(5) The minimum specification depends on the clock source (for example, the PLL and clock pin) and the clock routing resource (global, regional,
      or local) that you use. The I/O differential buffer and input register do not have a minimum toggle rate.

(6) You must calculate the leftover timing margin in the receiver by performing link timing closure analysis. You must consider the board skew
      margin, transmitter channel-to-channel skew, and receiver sampling margin to determine the leftover timing margin.

(7) The maximum ideal frequency is the SERDES factor (J) x PLL max output frequency (fout), provided you can close the design timing and the
      signal integrity simulation is clean.You can estimate the achievable maximum data rate by performing link timing closure analysis. You must
      consider the board skew margin, transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.

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224                                                                 Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                      Switching Characteristics

                       DQS Logic Block and Memory Output Clock Jitter Specifications

                       Table 227 lists the DQS phase shift error for Cyclone V devices.

                       Table 227. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Cyclone V
                       Devices--Preliminary (1), (2)

                       Number of DQS Delay                    C6         C7, I7       C8, A7                    Unit
                               Buffers                  Speed Grade  Speed Grade   Speed Grade

                                         2                   69           70             80                     ps

                       Notes to Table 227:

                       (1) The numbers are preliminary pending silicon characterization.
                       (2) This error specification is the absolute maximum and minimum error. For example, skew on two DQS delay buffers

                             in a 7 speed grade is 70 ps or 35 ps.
                       (3) Delay chain engineering option setting: rb_co[1:0]="11".

                       Table 228 lists the memory output clock jitter specifications for Cyclone V devices.

Table 228. Memory Output Clock Jitter Specification for Cyclone V Devices--Preliminary (1), (2), (3)

                                                              C6         C7, I7                    C8, A7
                                                        Speed Grade  Speed Grade
      Parameter         Clock               Symbol                                       Speed Grade            Unit
                       Network

                                                        Min  Max     Min      Max      Min                 Max

Clock period jitter    Regional tJIT(per)               TBD  TBD     TBD      TBD      TBD                 TBD ps

Cycle-to-cycle period  Regional             tJIT(cc)    TBD  TBD     TBD      TBD      TBD                 TBD ps
jitter

Duty cycle jitter      Regional tJIT(duty)              TBD  TBD     TBD      TBD      TBD                 TBD ps

Clock period jitter    Global               tJIT(per)   TBD  TBD     TBD      TBD      TBD                 TBD ps

Cycle-to-cycle period  Global               tJIT(cc)    TBD  TBD     TBD      TBD      TBD                 TBD ps
jitter

Duty cycle jitter      Global               tJIT(duty)  TBD  TBD     TBD      TBD      TBD                 TBD ps

Notes to Table 228:

(1) Pending silicon characterization.
(2) The memory output clock jitter measurements are for 200 consecutive clock cycles, as specified in the JEDEC DDR2/DDR3 SDRAM standard.
(3) The clock jitter specification applies to the memory output clock pins generated using differential signal-splitter and DDIO circuits clocked by

      a PLL output routed on a PHY, regional, or global clock network as specified. Altera recommends using PHY clock networks whenever possible.

                       OCT Calibration Block Specifications

                       Table 229 lists the OCT calibration block specifications for Cyclone V devices.

Table 229. OCT Calibration Block Specifications for Cyclone V Devices--Preliminary (Part 1 of 2)

     Symbol                                     Description               Min      Typ                 Max       Unit
OCTUSRCLK                                                                                                        MHz
TOCTCAL            Clock required by OCT calibration blocks               --       --                  20       Cycles
                   Number of OCTUSRCLK clock cycles required for
                   RS OCT /RT OCT calibration                             --       1000                --

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Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                                          225
Switching Characteristics

Table 229. OCT Calibration Block Specifications for Cyclone V Devices--Preliminary (Part 2 of 2)

Symbol                                    Description                                    Min  Typ            Max         Unit
                                                                                                                        Cycles
TOCTSHIFT  Number of OCTUSRCLK clock cycles required for OCT code                        --   32             --
           to shift out                                                                                                   ns

           Time required between the dyn_term_ctrl and oe signal

TRS_RT     transitions in a bidirectional I/O buffer to dynamically switch               --   2.5            --

           between RS OCT and RT OCT

           Figure 21 shows the timing diagram for the oe and dyn_term_ctrl signals.

           Figure 21. Timing Diagram for the oe and dyn_term_ctrl Signals

                                                              Tristate           TX                Tristate      RX
                                                   RX

                                              oe
                                  dyn_term_ctrl

                                                        TRS_RT                                     TRS_RT            [

           Duty Cycle Distortion (DCD) Specifications

           Table 230 lists the worst-case DCD for Cyclone V devices.

           Table 230. Worst-Case DCD on I/O Pins for Cyclone V Devices--Preliminary

                                                         C6                      C7, I7           C8, A7
                                                   Speed Grade
                                  Symbol                                     Speed Grade      Speed Grade               Unit

                                                   Min                  Max  Min Max Min Max

           Output Duty Cycle                       45                   55   45          55   45             55         %

February 2012 Altera Corporation                                                                              Cyclone V Device Handbook
                                                                                              Volume 1: Device Overview and Datasheet
226                                                                Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                   Configuration Specification

Configuration Specification

                           This section provides configuration specifications and timing for Cyclone V devices.

                           These characteristics can be designated as preliminary or final.

                            Preliminary characteristics are obtained using simulation results, process data,
                               and other known parameters. The title of these tables show the designation as
                               "Preliminary."

                            Final numbers are based on actual silicon characterization and testing. The
                               numbers reflect the actual performance of the device under worst-case silicon
                               process, voltage, and junction temperature conditions. There are no designations
                               on finalized tables.

      POR Specifications

                     Table 231 lists the specifications for fast and standard POR delay for Cyclone V
                     devices.

      Table 231. Fast and Standard POR Delay Specification for Cyclone V Devices

             POR Delay                   PORSEL Pin Setting         Minimum (ms)             Maximum (ms)

      Fast (1)                           High                                      4                 12

      Standard                           GND                                       100               300

      Note to Table 231:

      (1) The maximum pulse width of the fast POR delay is 12 ms, providing enough time for the PCIe hard IP to initialize
            after the POR trip.

      JTAG Configuration Timing

                     Table 232 lists the JTAG timing parameters and values for Cyclone V devices.

      Table 232. JTAG Timing Parameters and Values for Cyclone V Devices--Preliminary

            Symbol                       Description                                    Min  Max          Unit

      tJCP                               TCK clock period                               30   --           ns

      tJCH                               TCK clock high time                            14   --           ns

      tJCL                               TCK clock low time                             14   --           ns

      tJPSU (TDI)                        TDI JTAG port setup time                       1    --           ns

      tJPSU (TMS)                        TMS JTAG port setup time                       3    --           ns

      tJPH                               JTAG port hold time                            5    --           ns

      tJPCO                              JTAG port clock to output                      --   11 (1)       ns

      tJPZX                              JTAG port high impedance to valid output       --   14 (1)       ns

      tJPXZ                              JTAG port valid output to high impedance       --   14 (1)       ns

      Note to Table 232:

      (1) A 1 ns adder is required for each VCCIO voltage step down from 3.0 V. For example, tJPCO = 12 ns if VCCIO of the TDO
            I/O bank = 2.5 V, or 13 ns if it equals 1.8 V.

Cyclone V Device Handbook                                                                  February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                             227
Configuration Specification

FPP Configuration Timing

               This section describes the fast passive parallel (FPP) configuration timing parameters
               for Cyclone V devices.

DCLK-to-DATA[] Ratio (r) for FPP Configuration

FPP configuration requires a different DCLK-to-DATA[] ratio when you turn on
encryption or the compression feature.

Table 233 lists the DCLK-to-DATA[] ratio for each combination.

Table 233. DCLK-to-DATA[] Ratio for Cyclone V Devices--Preliminary (1)

Configuration Scheme                               Encryption  Compression DCLK-to-DATA[] ratio (r)

                                                   Off         Off       1

FPP (8-bit wide)                                   On          Off       1

                                                   Off         On        2

                                                   On          On        2

                                                   Off         Off       1

FPP (16-bit wide)                                  On          Off       2

                                                   Off         On        4

                                                   On          On        4

Note to Table 233:

(1) Depending on the DCLK-to-DATA[] ratio, the host must send a DCLK frequency that is r times the DATA[]
    rate in byte per second (Bps) or word per second (Wps). For example, in FPP x16 where the r is 2, the DCLK
    frequency must be 2 times the DATA[] rate in Wps.

February 2012 Altera Corporation                                                    Cyclone V Device Handbook
                                                                    Volume 1: Device Overview and Datasheet
228                                                                  Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                     Configuration Specification

             FPP Configuration Timing when DCLK to DATA[] = 1

               Figure 22 shows the timing waveform for an FPP configuration when using a
               MAX II device as an external host. This waveform shows timing when the
               DCLK-to-DATA[] ratio is 1.

      1 When you enable decompression or the design security feature, the DCLK-to-DATA[]
               ratio varies for FPP x8 and FPP x16. For the respective DCLK-to-DATA[] ratio, refer to
               Table 233 on page 227.

Figure 22. DCLK-to-DATA[] FPP Configuration Timing Waveform for Cyclone V Devices When the Ratio is 1 (1)

      nCONFIG                    tCF2ST1
                            tCFG

                                       tCF2CK

           nSTATUS (2)                   tSTATUS
      CONF_DONE (3)
                            tCF2ST0            tCLK                                 (6)
                     DCLK
        DATA[15..0](5)      tCF2CD                tCH tCL             Word n-2 Word n-1 Word n
                                         tST2CK
                  User I/O
                                                    tDH                                                    (4)
                                                                                                        User Mode
                                         Word 0 Word 1 Word 2 Word 3                                    User Mode

                                                tDSU

                                          High-Z

      INIT_DONE (7)

                                                                                                tCD2UM

Notes to Figure 22:

(1) The beginning of this waveform shows the device in user mode. In user mode, nCONFIG, nSTATUS, and CONF_DONE are at logic-high levels. When
      nCONFIG is pulled low, a reconfiguration cycle begins.

(2) After power up, the Cyclone V device holds nSTATUS low for the time of the POR delay.

(3) After power up, before and during configuration, CONF_DONE is low.

(4) Do not leave DCLK floating after configuration. You can drive it high or low, whichever is more convenient.

(5) For FPP x16, use DATA[15..0]. For FPP x8, use DATA[7..0]. DATA[15..0] are available as a user I/O pin after configuration. The state of this
      pin depends on the dual-purpose pin settings.

(6) To ensure a successful configuration, send the entire configuration data to the Cyclone V device. CONF_DONE is released high when the Cyclone V
      device receives all the configuration data successfully. After CONF_DONE goes high, send two additional falling edges on DCLK to begin initialization
      and enter user mode.

(7) After the option bit to enable the INIT_DONE pin is configured into the device, INIT_DONE goes low.

Cyclone V Device Handbook                                                                               February 2012 Altera Corporation
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Configuration Specification

             Table 234 lists the timing parameters for Cyclone V devices for an FPP configuration
             when the DCLK-to-DATA[] ratio is 1.

Table 234. DCLK-to-DATA[] FPP Timing Parameters for Cyclone V Devices When the Ratio is 1--Preliminary (1)

     Symbol                      Parameter               Minimum                   Maximum                   Unit
tCF2CD       nCONFIG low to CONF_DONE low                    --
tCF2ST0      nCONFIG low to nSTATUS low                      --                    600                       ns
tCFG         nCONFIG low pulse width                         2
tSTATUS      nSTATUS low pulse width                        268                    600                       ns
tCF2ST1      nCONFIG high to nSTATUS high                    --
tCF2CK       nCONFIG high to first rising edge on DCLK                             --                        s
tST2CK       nSTATUS high to first rising edge of DCLK     1506
tDSU         DATA[] setup time before rising edge on         2                     1506 (2)                  s
             DCLK
                                                            5.5                    1506 (3)                  s

                                                                                   --                        s

                                                                                   --                        s

                                                                                   --                        ns

tDH          DATA[] hold time after rising edge on DCLK  0                         --                        ns

tCH          DCLK high time                              0.45 x 1/fMAX             --                        ns

tCL          DCLK low time                               0.45 x 1/fMAX             --                        ns

tCLK         DCLK period                                 1/fMAX                    --                        ns

fMAX         DCLK frequency (FPP x8 and x16)             --                        125                       MHz

tR           Input rise time                             --                        40                        ns

tF           Input fall time                             --                        40                        ns

tCD2UM       CONF_DONE high to user mode (4)             175                       437                       s

tCD2CU       CONF_DONE high to CLKUSR enabled            4 maximum DCLK period   --                        --

tCD2UMC      CONF_DONE high to user mode with CLKUSR     tCD2CU + (Tinit x CLKUSR  --                        --
             option on                                            period)

Tinit        Number of clock cycles required for device  17,408                    --        Cycles
             initialization

Notes to Table 234:

(1) Use these timing parameters when the DCLK-to-DATA[] ratio is 1. To find the DCLK-to-DATA[] ratio for your system, refer to Table 233 on
      page 227.

(2) You can obtain this value if you do not delay configuration by extending the nCONFIG or nSTATUS low pulse width.
(3) You can obtain this value if you do not delay configuration by externally holding nSTATUS low.
(4) The minimum and maximum numbers apply only if you chose the internal oscillator as the clock source for initializing the device.

February 2012 Altera Corporation                                                        Cyclone V Device Handbook
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230                                                                                    Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                                       Configuration Specification

                   FPP Configuration Timing when DCLK to DATA[] > 1

                   Figure 23 shows the timing waveform for an FPP configuration when using a
                   MAX II device or microprocessor as an external host. This waveform shows timing
                   when the DCLK-to-DATA[]ratio is more than 1.

Figure 23. FPP Configuration Timing Waveform for Cyclone V Devices When the DCLK-to-DATA[] Ratio is > 1 (1), (2)

      nCONFIG           tCF2ST1
                   tCFG

                             tCF2CK

   nSTATUS (3)                     tSTATUS                 tCL                          (8)
CONF_DONE (4)             tCF2ST0                      tCH

        DCLK (6)   tCF2CD tST2CK
DATA[15..0] (8)
                                     12             r  12               r  (7)  1            r 12          (5)
         User I/O                                                                                                User Mode
                                                                tCLK                                             User Mode

                                            Word 0              Word 1          Word 3  Word (n-1) Word n

                   tDSU                     tDH                 tDH

                   High-Z

INIT_DONE (9)

                                                                                                   tCD2UM

Notes to Figure 23:

(1) To find the DCLK-to-DATA[] ratio for your system, refer to Table 233 on page 227.

(2) The beginning of this waveform shows the device in user mode. In user mode, nCONFIG, nSTATUS, and CONF_DONE are at logic high levels.
      When nCONFIG is pulled low, a reconfiguration cycle begins.

(3) After power up, the Cyclone V device holds nSTATUS low for the time as specified by the POR delay.

(4) After power up, before and during configuration, CONF_DONE is low.

(5) Do not leave DCLK floating after configuration. You can drive it high or low, whichever is more convenient.

(6) "r" denotes the DCLK-to-DATA[] ratio. For the DCLK-to-DATA[] ratio based on the decompression and the design security feature enable
      settings, refer to Table 233 on page 227.

(7) If needed, pause DCLK by holding it low. When DCLK restarts, the external host must provide data on the DATA[15..0] pins prior to sending
      the first DCLK rising edge.

(8) To ensure a successful configuration, send the entire configuration data to the Cyclone V device. CONF_DONE is released high after the Cyclone V
      device receives all the configuration data successfully. After CONF_DONE goes high, send two additional falling edges on DCLK to begin
      initialization and enter user mode.

(9) After the option bit to enable the INIT_DONE pin is configured into the device, INIT_DONE goes low.

Cyclone V Device Handbook                                                                    February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                                                         231
Configuration Specification

               Table 235 lists the timing parameters for Cyclone V devices when the
               DCLK-to-DATA[]ratio is more than 1.

Table 235. DCLK-to-DATA[] FPP Timing Parameters for Cyclone V Devices when the Ratio is > 1--Preliminary (1)

       Symbol                     Parameter                Minimum                   Maximum                                          Unit

tCF2CD         nCONFIG low to CONF_DONE low                --                        600                                              ns
tCF2ST0        nCONFIG low to nSTATUS low
                                                           --                        600                                              ns

tCFG           nCONFIG low pulse width                     2                         --                                               s
tSTATUS        nSTATUS low pulse width
tCF2ST1        nCONFIG high to nSTATUS high                268                       1506 (2)                                         s

                                                           --                        1506 (3)                                         s

tCF2CK         nCONFIG high to first rising edge on DCLK   1506                      --                                               s

tST2CK         nSTATUS high to first rising edge of DCLK   2                         --                                               s

tDSU           DATA[] setup time before rising edge on     5.5                       --                                               ns

               DCLK

tDH            DATA[] hold time after rising edge on DCLK  N1/fDCLK (4)             --                                               ns

tCH            DCLK high time                              0.45 x 1/fMAX             --                                               ns

tCL            DCLK low time                               0.45 x 1/fMAX             --                                               ns

tCLK           DCLK period                                 1/fMAX                    --                                               ns

fMAX           DCLK frequency (FPP x8 and x16)             --                        125                                              MHz

tR             Input rise time                             --                        40                                               ns

tF             Input fall time                             --                        40                                               ns
tCD2UM         CONF_DONE high to user mode (5)
                                                           175                       437                                              s

tCD2CU         CONF_DONE high to CLKUSR enabled            4 maximum DCLK period   --                                               --

tCD2UMC        CONF_DONE high to user mode with CLKUSR     tCD2CU + (Tinit x CLKUSR  --                                               --
               option on                                            period)

Tinit          Number of clock cycles required for device  17,408                    --                                               Cycles
               initialization

Notes to Table 235:
(1) Use these timing parameters when you use decompression and the design security features.
(2) This value can be obtained if you do not delay configuration by extending the nCONFIG or nSTATUS low pulse width.
(3) This value can be obtained if you do not delay configuration by externally holding nSTATUS low.
(4) N is the DCLK-to-DATA ratio and fDCLK is the DCLK frequency the system is operating.
(5) The minimum and maximum numbers apply only if you chose the internal oscillator as the clock source for initializing the device.

February 2012 Altera Corporation                                                          Cyclone V Device Handbook
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232                                                                                                  Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                                                     Configuration Specification

         AS Configuration Timing

                        Figure 24 shows the timing waveform for the active serial (AS) x1 mode and AS x4
                        mode configuration timing.

Figure 24. AS Configuration Timing for Cyclone V Devices

                             tPOR (1)

         nCONFIG

         nSTATUS

         CONF_DONE

         nCSO

                       DCLK  tCO                                                         bit 1 bit 0
       AS_DATA0/ASDO                                                                tDH

            AS_DATA1 (2)                 Read Address
           INIT_DONE (4)
                                                                                  tSU

                                                                     bit N bit N - 1

                                                                                                      tCD2UM (3)

         User I/O                                                                                                    User Mode

Notes to Figure 24:

(1) The AS scheme supports standard and fast POR delay (tPOR). For tPOR delay information, refer to "POR Delay Specification" in the Configuration,
      Design Security, and remote System Upgrades in Cyclone V Devices chapter.

(2) If you are using AS x4 mode, this signal represents the AS_DATA[3..0] and EPCQ sends in 4-bits of data for each DCLK cycle.
(3) The initialization clock can be from the internal oscillator or the CLKUSR pin.
(4) After the option bit to enable the INIT_DONE pin is configured into the device, INIT_DONE goes low.

                             Table 236 lists the timing parameters for AS x1 and AS x4 configurations in
                             Cyclone V devices.

Table 236. AS Timing Parameters for AS x1 and x4 Configurations in Cyclone V Devices--Preliminary (1), (2)

Symbol                                 Parameter                                         Minimum                     Maximum Unit

tCO      DCLK falling edge to the AS_DATA0/ASDO output                                                 --            4          s
tSU      Data setup time before the rising edge on DCLK                                               1.5
tH       Data hold time after the rising edge on DCLK                                                   0            --         ns
tCD2UM   CONF_DONE high to user mode                                                                  175
tCD2CU   CONF_DONE high to CLKUSR enabled                                                4 x maximum DCLK period     --         ns
                                                                                           tCD2CU + (Tinit x CLKUSR
tCD2UMC  CONF_DONE high to user mode with CLKUSR                                                    period)          437        s
         option on
                                                                                                                     --         --

                                                                                                                     --         --

Tinit    Number of clock cycles required for device                                      17,408                      --         Cycles

         initialization

Notes to Table 236:

(1) The minimum and maximum numbers apply only if you choose the internal oscillator as the clock source for initializing the device.

(2) The tCF2CD, tCF2ST0, tCFG, tSTATUS, and tCF2ST1 timing parameters are identical to the timing parameters for passive serial (PS) mode listed in
      Table 238 on page 234.

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Configuration Specification

Table 237 lists the internal clock frequency specification for the AS configuration
scheme.

Table 237. DCLK Frequency Specification in the AS Configuration Scheme for Cyclone V
Devices--Preliminary (1), (2)

                                  Minimum                               Typical         Maximum             Unit

                                  5.3                                   7.9             12.5                MHz

                                  10.6                                  15.7            25.0                MHz

                                  21.3                                  31.4            50.0                MHz

                                  42.6                                  62.9            100.0               MHz

Notes to Table 237:

(1) This applies to the DCLK frequency specification when using the internal oscillator as the configuration clock
      source.

(2) The AS multi-device configuration scheme does not support DCLK frequency of 100 MHz.

PS Configuration Timing

               Figure 25 shows the timing waveform for a PS configuration when using a MAX II
               device or microprocessor as an external host.

Figure 25. PS Configuration Timing Waveform for Cyclone V Devices (1)

nCONFIG                                tCF2ST1
                                  tCFG

                                            tCF2CK

     nSTATUS (2)                           tSTATUS                               (6)
CONF_DONE (3)                                                                    Bit n
                                        tCF2ST0     tCLK
               DCLK
             DATA0                tCF2CD           tCH tCL
            User I/O                      tST2CK

                                                            tDH  Bit 2  Bit 3                      (4)
                                                 Bit 0 Bit 1                                       (5)

                                                       tDSU                                      User Mode

                                                 High-Z

INIT_DONE (7)

                                                                                        tCD2UM

Notes to Figure 25:

(1) The beginning of this waveform shows the device in user mode. In user mode, nCONFIG, nSTATUS, and CONF_DONE are at logic high levels. When
      nCONFIG is pulled low, a reconfiguration cycle begins.

(2) After power up, the Cyclone V device holds nSTATUS low for the time of the POR delay.

(3) After power up, before and during configuration, CONF_DONE is low.

(4) Do not leave DCLK floating after configuration. You can drive it high or low, whichever is more convenient.

(5) DATA0 is available as a user I/O pin after configuration. The state of this pin depends on the dual-purpose pin settings in the Device and Pins
      Option.

(6) To ensure a successful configuration, send the entire configuration data to the Cyclone V device. CONF_DONE is released high after the Cyclone V
      device receives all the configuration data successfully. After CONF_DONE goes high, send two additional falling edges on DCLK to begin
      initialization and enter user mode.

(7) After the option bit to enable the INIT_DONE pin is configured into the device, INIT_DONE goes low.

February 2012 Altera Corporation                                                                                Cyclone V Device Handbook
                                                                                                Volume 1: Device Overview and Datasheet
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                                                                                                    Configuration Specification

                      Table 238 lists the PS timing parameter for Cyclone V devices.

Table 238. PS Timing Parameters for Cyclone V Devices--Preliminary

Symbol                    Parameter                                  Minimum                 Maximum Unit

tCF2CD   nCONFIG low to CONF_DONE low                                --                      600                                      ns
tCF2ST0  nCONFIG low to nSTATUS low
                                                                     --                      600                                      ns

tCFG     nCONFIG low pulse width                                     2                       --                                       s
tSTATUS  nSTATUS low pulse width
tCF2ST1  nCONFIG high to nSTATUS high                                268                     1506 (1)                                 s

                                                                     --                      1506 (2)                                 s

tCF2CK nCONFIG high to first rising edge on DCLK                     1506                    --                                       s

tST2CK nSTATUS high to first rising edge of DCLK                     2                       --                                       s

tDSU     DATA[] setup time before rising edge on DCLK                5.5                     --                                       ns

tDH      DATA[] hold time after rising edge on DCLK                  0                       --                                       ns

tCH      DCLK high time                                              0.45 x 1/fMAX           --                                       ns

tCL      DCLK low time                                               0.45 x 1/fMAX           --                                       ns

tCLK     DCLK period                                                 1/fMAX                  --                                       ns

fMAX     DCLK frequency                                              --                      125                                      MHz

tR       Input rise time                                             --                      40                                       ns

tF       Input fall time                                             --                      40                                       ns
tCD2UM   CONF_DONE high to user mode (3)
                                                                     175                     437                                      s

tCD2CU CONF_DONE high to CLKUSR enabled                             4 x maximum DCLK period  --                                       --

tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU + (Tinit x CLKUSR period)   --                                       --

Tinit    Number of clock cycles required for device initialization   17,408                  --                                       Cycles

Notes to Table 238:

(1) You can obtain this value if you do not delay configuration by extending the nCONFIG or nSTATUS low pulse width.
(2) You can obtain this value if you do not delay configuration by externally holding nSTATUS low.
(3) The minimum and maximum numbers apply only if you chose the internal oscillator as the clock source for initializing the device.

Cyclone V Device Handbook                                                           February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices                                                       235
I/O Timing

Remote System Upgrades Circuitry Timing Specification

               Table 239 lists the timing parameter specifications for the remote system upgrade
               circuitry.

            Table 239. Remote System Upgrade Circuitry Timing Specification for Cyclone V Devices--
            Preliminary

                                                   Parameter           Minimum Maximum            Unit

            tMAX_RU_CLK (1)                                            --       40                MHz
            tRU_nCONFIG (2)
            tRU_nRSTIMER (3)                                           250      --                ns

                                                                       250      --                ns

            Notes to Table 239:

            (1) This clock is user-supplied to the remote system upgrade circuitry. If you are using the ALTREMOTE_UPDATE
                  megafunction, the clock user-supplied to the ALTREMOTE_UPDATE megafunction must meet this specification.

            (2) This is equivalent to strobing the reconfiguration input of the ALTREMOTE_UPDATE megafunction high for the
                  minimum timing specification. For more information, refer to "Remote System Upgrade State Machine" in the
                  Device Interfaces and Integration Basics for Cyclone V Devices chapter.

            (3) This is equivalent to strobing the reset timer input of the ALTREMOTE_UPDATE megafunction high for the
                  minimum timing specification. For more information, refer to "User Watchdog Timer" in the Device Interfaces and
                  Integration Basics for Cyclone V Devices chapter.

User Watchdog Internal Oscillator Frequency Specification

               Table 240 lists the frequency specifications for the user watchdog internal oscillator.

            Table 240. User Watchdog Internal Oscillator Frequency Specifications for Cyclone V
            Devices--Preliminary

                                  Minimum                     Typical  Maximum          Unit

                                  5.3                         7.9      12.5             MHz

I/O Timing

            Altera offers two ways to determine I/O timing--the Excel-based I/O Timing and the
            Quartus II Timing Analyzer.

            Excel-based I/O timing provides pin timing performance for each device density and
            speed grade. The data is typically used prior to designing the FPGA to get an estimate
            of the timing budget as part of the link timing analysis. The Quartus II Timing
            Analyzer provides a more accurate and precise I/O timing data based on the specifics
            of the design after you complete place-and-route.

1 The Excel-based I/O Timing spreadsheet will be available in the future release of the
         Quartus II software.

February 2012 Altera Corporation                                                             Cyclone V Device Handbook
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236                                                                                   Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                                                          I/O Timing

           Programmable IOE Delay

                          Table 241 lists the Cyclone V IOE programmable delay settings.

Table 241. IOE Programmable Delay for Cyclone V Devices (1)

                                                           Fast Model                  Slow Model

Parameter  Available  Minimum                                                C6            C7, I7      C8, A7    Unit
           Settings    Offset                                          Speed Grade     Speed Grade  Speed Grade
                                         Industrial        Commercial

      TBD  TBD        TBD                TBD                      TBD             TBD  TBD          TBD          ns

      TBD  TBD        TBD                TBD                      TBD             TBD  TBD          TBD          ns

      TBD  TBD        TBD                TBD                      TBD             TBD  TBD          TBD          ns

      TBD  TBD        TBD                TBD                      TBD             TBD  TBD          TBD          ns

      TBD  TBD        TBD                TBD                      TBD             TBD  TBD          TBD          ns

Note to Table 241:
(1) Pending data extraction from the Quartus II software.

           Programmable Output Buffer Delay

                          Table 242 lists the delay chain settings that control the rising and falling edge delays
                          of the output buffer. The default delay is 0 ps.

                Table 242. Programmable Output Buffer Delay for Cyclone V Devices--Preliminary (1), (2)

                         Symbol                                        Parameter       Typical           Unit

                                                                                       0 (default)       ps

                DOUTBUF                                    Rising and/or falling edge  50                ps

                                                           delay                       100               ps

                                                                                       150               ps

                Notes to Table 242:

                (1) Pending data extraction from the Quartus II software.

                (2) You can set the programmable output buffer delay in the Quartus II software by setting the Output Buffer Delay
                      Control assignment to either positive, negative, or both edges, with the specific values stated here (in ps) for the
                      Output Buffer Delay assignment.

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Volume 1: Device Overview and Datasheet
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Glossary

Glossary

                    Table 243 lists the glossary for this chapter.

Table 243. Glossary Table (Part 1 of 4)

Letter       Subject                                                              Definitions
  A     --                                                                             --
  B
  C                                                                                                         Positive Channel (p) = VIH
                                                                                                            Negative Channel (n) = VIL
                                  Receiver Input Waveforms                                                  Ground

                                  Single-Ended Waveform

                                                                             VID
                                                   VCM

                                  Differential Waveform
                                                                    VID

D       Differential I/O          Transmitter Output Waveforms                               p-n=0V
        Standards                                                                     VID

                                  Single-Ended Waveform                                      Positive Channel (p) = VOH
                                                                                             Negative Channel (n) = VOL
                                                                         VOD                 Ground

                                                   VCM

                                  Differential Waveform

                                                         VOD

                                                                                             p-n=0V
                                                                                      VOD

E               --                                                                     --

        fHSCLK                    Left/right PLL input clock frequency.

F       fHSDR                     High-speed I/O block--Maximum/minimum LVDS data transfer rate
                                  (fHSDR = 1/TUI), non-DPA.
        fHSDRDPA                  High-speed I/O block--Maximum/minimum LVDS data transfer rate
                                  (fHSDRDPA = 1/TUI), DPA.

G

H               --                                                                --

I

February 2012 Altera Corporation                                                                      Cyclone V Device Handbook
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238                                                                                                                    Chapter 2: Device Datasheet for Cyclone V Devices
                                                                                                                                                                             Glossary

Table 243. Glossary Table (Part 2 of 4)

Letter      Subject                                                                                             Definitions

         J               High-speed I/O block--Deserialization factor (width of parallel data bus).

                         JTAG Timing Specifications:

                         TMS

                                                        TDI         t JCP

      J JTAG Timing                                          t JCH         t JCL                        t JPSU          t JPH
              Specifications                                                                     tJPCO                                 t JPXZ
                                                             tJPZX
                                                       TCK

                                                      TDO

      K

      L

M           --                                                                                                      --

      N

      O

                         Diagram of PLL Specifications (1)

                                                                                  Switchover                                                   CLKOUT Pins
                                                                                                                                                       fOUT_EXT
                                       4
                               CLK                                                fIN         N  fINPFD

                         Core Clock                                                                      PFD    CP  LF  VCO fVCO               Counters  fOUT    GCLK
                                                                                                                                               C0..C17

      P  PLL                                                                                                                                                     RCLK
         Specifications

                                                                                                                    Delta Sigma
                                                                                                                    Modulator

                         Key                                                           External Feedback
                                        Reconfigurable in User Mode

      Q     --           Note:
                         (1) Core Clock can only be fed by dedicated clock input pins or PLL outputs.
      R RL
                                                                              --
                         Receiver differential input discrete resistor (external to the Cyclone V device).

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Glossary

Table 243. Glossary Table (Part 3 of 4)

Letter         Subject                                                    Definitions

        Sampling window           Timing Diagram--the period of time during which the data must be valid in order to capture
        (SW)                      it correctly. The setup and hold times determine the ideal strobe position within the sampling
                                  window, as shown:

                                                                                               Bit Time

                                  0.5 x TCCS       RSKM  Sampling Window  RSKM         0.5 x TCCS
                                                               (SW)

                                  The JEDEC standard for the SSTl and HSTL I/O defines both the AC and DC input signal
                                  values. The AC values indicate the voltage levels at which the receiver must meet its timing
                                  specifications. The DC values indicate the voltage levels at which the final logic state of the
                                  receiver is unambiguously defined. After the receiver input has crossed the AC value, the
                                  receiver changes to the new logic state.

                                  The new logic state is then maintained as long as the input stays beyond the AC threshold.

                                  This approach is intended to provide predictable receiver timing in the presence of input

S                                 waveform ringing, as shown:

        Single-ended              Single-Ended Voltage Referenced I/O Standard                         VCCIO
        voltage
        referenced I/O                      VOH                                                  VIH (AC )
        standard
                                                                                       VIH(DC)
                                                               VREF
                                                                                       VIL (D C)
                                                                                                 VIL (AC )

                                  VOL

                                                                                                                           VSS

        tC                        High-speed receiver/transmitter input and output clock period.

        TCCS (channel-            The timing difference between the fastest and slowest output edges, including the tCO
        to-channel-skew)          variation and clock skew, across channels driven by the same PLL. The clock is included in
                                  the TCCS measurement (refer to the Timing Diagram figure under SW in this table).

                                  High-speed I/O block--Duty cycle on high-speed transmitter output clock.

        tDUTY                     Timing Unit Interval (TUI)
T                                 The timing budget allowed for skew, propagation delays, and the data sampling window.
                                  (TUI = 1/(Receiver Input Clock Frequency Multiplication Factor) = tC/w)
        tFALL                     Signal high-to-low transition time (80-20%)
                                  Cycle-to-cycle jitter tolerance on the PLL clock input
        tINCCJ                    Period jitter on the general purpose I/O driven by a PLL
                                  Period jitter on the dedicated clock output driven by a PLL
        tOUTPJ_IO                 Signal low-to-high transition time (2080%)

        tOUTPJ_DC                                                                      --

        tRISE

U               --

February 2012 Altera Corporation                                                                       Cyclone V Device Handbook
                                                                                       Volume 1: Device Overview and Datasheet
240                                      Chapter 2: Device Datasheet for Cyclone V Devices
                                                                         Document Revision History

Table 243. Glossary Table (Part 4 of 4)

Letter        Subject                                                               Definitions
         VCM(DC)                    DC common mode input voltage.
         VICM                       Input common mode voltage--The common mode of the differential signal at the receiver.
                                    Input differential voltage swing--The difference in voltage between the positive and
         VID                        complementary conductors of a differential transmission at the receiver.
                                    AC differential input voltage--Minimum AC input differential voltage required for switching.
         VDIF(AC)                   DC differential input voltage-- Minimum DC input differential voltage required for switching.
         VDIF(DC)                   Voltage input high--The minimum positive voltage applied to the input which is accepted by
                                    the device as a logic high.
         VIH                        High-level AC input voltage
                                    High-level DC input voltage
              VIH(AC)               Voltage input low--The maximum positive voltage applied to the input which is accepted by
              VIH(DC)               the device as a logic low.
      V                             Low-level AC input voltage
              VIL                   Low-level DC input voltage
                                    Output common mode voltage--The common mode of the differential signal at the
         VIL(AC)                    transmitter.
         VIL(DC)                    Output differential voltage swing--The difference in voltage between the positive and
                                    complementary conductors of a differential transmission at the transmitter.
         VOCM                       Differential input voltage
                                    Input differential cross point voltage
         VOD                        Output differential cross point voltage
                                    High-speed I/O block--Clock Boost Factor
        VSWING
        VX                                                                               --
        VOX
WW

      X

      Y                --

      Z

Document Revision History

                           Table 244 lists the revision history for this chapter.

Table 244. Document Revision History

        Date               Version        Changes
February 2012
                                     Added automotive speed grade information.
November 2011                        Added Figure 21.
October 2011
                           1.2  Updated Table 23, Table 28, Table 29, Table 220, Table 221, Table 222,
                                       Table 223, Table 224, Table 225, Table 226, Table 227, Table 228, Table 230,
                                       Table 235, and Table 241.

                                     Minor text edits.
                                     Added Table 25.
                           1.1
                                     Updated Table 23, Table 24, Table 211, Table 213, Table 220, and Table 221.
                           1.0 Initial release.

Cyclone V Device Handbook                                                           February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
Chapter 2: Device Datasheet for Cyclone V Devices  241
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February 2012 Altera Corporation                                   Cyclone V Device Handbook
                                                   Volume 1: Device Overview and Datasheet
242                                     Chapter 2: Device Datasheet for Cyclone V Devices
                                                                        Document Revision History

Cyclone V Device Handbook                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
                                                                        Additional Information

This chapter provides additional information about the document and Altera.

How to Contact Altera

                           To locate the most up-to-date information about Altera products, refer to the
                           following table.

                                  Contact (1)           Contact Method            Address

Technical support                                       Website         www.altera.com/support

Technical training                                      Website         www.altera.com/training
                                                         Email          custrain@altera.com

Product literature                                      Website         www.altera.com/literature

Nontechnical support (general)                          Email           nacomp@altera.com

                                  (software licensing)  Email           authorization@altera.com

Note to Table:
(1) You can also contact your local Altera sales office or sales representative.

Typographic Conventions

                           The following table shows the typographic conventions this document uses.

               Visual Cue                                                             Meaning
Bold Type with Initial Capital
Letters                                   Indicate command names, dialog box titles, dialog box options, and other GUI
                                          labels. For example, Save As dialog box. For GUI elements, capitalization matches
bold type                                 the GUI.
Italic Type with Initial Capital Letters
italic type                               Indicates directory names, project names, disk drive names, file names, file name
                                          extensions, software utility names, and GUI labels. For example, \qdesigns
Initial Capital Letters                   directory, D: drive, and chiptrip.gdf file.
"Subheading Title"
                                          Indicate document titles. For example, Stratix IV Design Guidelines.

                                          Indicates variables. For example, n + 1.

                                          Variable names are enclosed in angle brackets (< >). For example, and
                                          .pof file.

                                          Indicate keyboard keys and menu names. For example, the Delete key and the
                                          Options menu.

                                          Quotation marks indicate references to sections in a document and titles of
                                          Quartus II Help topics. For example, "Typographic Conventions."

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                                                                        Volume 1: Device Overview and Datasheet
Info2                                                                                                                               Additional Information
                                                                                                                                  Typographic Conventions
                Visual Cue
                                                                                     Meaning
Courier type                            Indicates signal, port, register, bit, block, and primitive names. For example, data1,
                                         tdi, and input. The suffix n denotes an active-low signal. For example, resetn.
r                                       Indicates command line commands and anything that must be typed exactly as it
1., 2., 3., and                         appears. For example, c:\qdesigns\tutorial\chiptrip.gdf.
a., b., c., and so on                   Also indicates sections of an actual file, such as a Report File, references to parts of
                                         files (for example, the AHDL keyword SUBDESIGN), and logic function names (for
                                         example, TRI).
                                         An angled arrow instructs you to press the Enter key.
1                                       Numbered steps indicate a list of items when the sequence of the items is important,
h                                       such as the steps listed in a procedure.
f                                       Bullets indicate a list of items when the sequence of the items is not important.
m                                       The hand points to information that requires special attention.
c                                       The question mark directs you to a software help system with related information.
w                                       The feet direct you to another document or website with related information.
                                         The multimedia icon directs you to a related multimedia presentation.
                                         A caution calls attention to a condition or possible situation that can damage or
                                         destroy the product or your work.
                                         A warning calls attention to a condition or possible situation that can cause you
                                         injury.
                                         The envelope links to the Email Subscription Management Center page of the Altera
                                         website, where you can sign up to receive update notifications for Altera documents.

Cyclone V Device Handbook                February 2012 Altera Corporation
Volume 1: Device Overview and Datasheet
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  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

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