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5962-9052801M3A

器件型号:5962-9052801M3A
器件类别:接口   
厂商名称:AMD [Advanced Micro Devices]
厂商官网:http://www.amd.com
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器件描述

LINE DRIVER, PQCC28

参数

5962-9052801M3A功能数量 1
5962-9052801M3A端子数量 28
5962-9052801M3A最大工作温度 70 Cel
5962-9052801M3A最小工作温度 0.0 Cel
5962-9052801M3A最大供电电压1 5.5 V
5962-9052801M3A最小供电电压1 4.5 V
5962-9052801M3A额定供电电压1 5 V
5962-9052801M3A加工封装描述 PLASTIC, LCC-28
5962-9052801M3A状态 ACTIVE
5962-9052801M3A工艺 BIPOLAR
5962-9052801M3A包装形状 SQUARE
5962-9052801M3A包装尺寸 CHIP CARRIER
5962-9052801M3A表面贴装 Yes
5962-9052801M3A端子形式 J BEND
5962-9052801M3A端子间距 1.27 mm
5962-9052801M3A端子涂层 NOT SPECIFIED
5962-9052801M3A端子位置 QUAD
5962-9052801M3A包装材料 PLASTIC/EPOXY
5962-9052801M3A温度等级 COMMERCIAL
5962-9052801M3A接口类型 LINE DRIVER
5962-9052801M3A接口标准 GENERAL PURPOSE
5962-9052801M3A差分输出 Yes
5962-9052801M3A驱动位数 1
5962-9052801M3A输入特性 STANDARD

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5962-9052801M3A器件文档内容

TAXIchipTM Integrated Circuits

           Transparent Asynchronous
        Transmitter/Receiver Interface

                            Am7968/Am7969-125
                            Am7968/Am7969-175

                        Data Sheet
                              and

                  Technical Manual

                                       1994
                                                          1994 Advanced Micro Devices, Inc.
                                 Advanced Micro Devices reserves the right to make changes in its products

                                    without notice in order to improve design or performance characteristics.
This publication neither states nor implies any warranty of any kind, including but not limited to implied warrants of merchantability or fitness
for a particular application. AMD assumes no responsibility for the use of any circuitry other than the circuitry in an AMD product.
The information in this publication is believed to be accurate in all respects at the time of publication, but is subject to change without notice.
AMD assumes no responsibility for any errors or omissions, and disclaims responsibility for any consequences resulting from the use of the
information included herein. Additionally, AMD assumes no responsibility for the functioning of undescribed features or parameters.

Trademarks
AMD and the AMD logo are registered trademarks of Advanced Micro Devices, Inc.
TAXIchip and TAXI are trademarks of Advanced Micro Devices, Inc.
Product names used in this publication are for identification purposes only and may be trademarks of their respective companies.
TABLE OF CONTENTS

           Am7968/Am7969 TAXIchip Integrated Circuits

Am7968/Am7969 Data Sheet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Am7968/Am7969 Technical Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Chapter 1  Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Chapter 2  1.1 The Am7968 TAXITM Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Chapter 3  1.2 The Am7969 TAXI Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Chapter 4
           Using the TAXIchip Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Chapter 5  2.1 Data and Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
           2.2 Operational Modes: Local, Cascade and Test . . . . . . . . . . . . . . . . . . . . . . . . 53

           Data Encoding, Violation and Syncs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
           3.1 Data Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
           3.2 Violation Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
           3.3 TAXI PLL Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

           Clock Generation and Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
           4.1 TAXI Transmitter Clock Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

                 4.1.1 Local Mode Transmitters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
           4.2 TAXI Receiver Clock Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

                 4.2.1 Cascade Mode Receivers (Am7969-125 only) . . . . . . . . . . . . . . . . . . 61

           Interfacing with the Serial Media . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
           5.1 Very Short Link, DC Coupled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
           5.2 Terminated, DC Coupled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
           5.3 Terminated, AC Coupled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
           5.4 Baseline Wander and the AC Coupling Capacitor . . . . . . . . . . . . . . . . . . . . . 64
           5.5 Interfacing to Fiber Optic Transmitters/Receivers . . . . . . . . . . . . . . . . . . . . . 66

                 5.5.1 DC-Coupled TAXl-Fiber Optic Transceiver Interface . . . . . . . . . . . . . 66
                 5.5.2 AC-Coupled TAXl-Fiber Optic Transceiver Interface . . . . . . . . . . . . . 68
           5.6 Interfacing to Coaxial Cable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
           5.7 Interfacing to Twisted-Pair Cable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Chapter 6  Board Layout Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

           6.1 Printed Circuit Board Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
                 6.1.1 Rules for Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

           6.2 Layout using Fiber Optic Data Links . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

           Table of Contents                           iii
    AMD

         Chapter 7  Cascade Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

                    7.1 Transmit Cascaded Data with a Single TAXI Transmitter . . . . . . . . . . . . . . . 76
                    7.2 Receivers In Cascade Mode: Connections (Am7969-125 only) . . . . . . . . . . . 79
                    7.3 Auto-Repeat Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

                          7.3.1 Receiver Connections in Auto-Repeat Configuration . . . . . . . . . . . . . 81
                          7.3.2 Timing Limitations of the Auto-Repeat Configuration . . . . . . . . . . . . . 84
                    7.4 Unbalanced Configuration (Am7968/Am7969-125 only) . . . . . . . . . . . . . . . . 85

         Chapter 8  Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

                    8.1 Transmitter Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
                    8.2 Receiver Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
                    8.3 Timing Relationships in Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

         Appendix A Optical Components Manufacturers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

         Appendix B Error Detection Efficiency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

         Appendix C TAXI TIPs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

iv                  Table of Contents
                FINAL                                                                      Advanced
                                                                                                 Micro
Am7968/Am7969
                                                                                              Devices
TAXIchipTM Integrated Circuits
(Transparent Asynchronous Xmitter-Receiver Interface)

DISTINCTIVE CHARACTERISTICS                                   s Easy interface with fiber optic data links
                                                              s 32140 Mbps (417.5 Mbyte/s) data
s Parallel TTL bus interface
    -- Eight Data and four Command Pins                            throughput
    -- or nine Data and three Command Pins                    s Asynchronous input using STRB/ACK
    -- or ten Data and two Command Pins                       s Automatic MUX/DEMUX of Data and Command
                                                              s Complete on-chip PLL, Crystal Oscillator
s Transparent synchronous serial link                         s Single +5 V supply operation
    -- +5 V ECL Serial I/O                                    s 28-pin PLCC or DIP or LCC
    -- AC or DC coupled
    -- NRZI 4B/5B, 5B/6B encoding/decoding

s Drive coaxial cable or twisted pair directly

GENERAL DESCRIPTION                                           The speed of a TAXIchip system is adjustable over a
                                                              range of frequencies, with parallel bus transfer rates of
The Am7968 TAXIchip Transmitter and Am7969                    4 Mbyte/s at the low end, and up to 17.5 Mbyte/s at the
TAXIchip Receiver Chipset is a general-purpose inter-         high end. The flexible bus interface scheme of the
face for very high-speed (417.5 Mbyte/s, 40175              TAXIchip set accepts bytes that are either 8, 9, or
Mbaud serially) point-to-point communications over co-        10 bits wide. Byte transfers can be Data or Command
axial or fiber-optic media. The TAXIchip set emulates a       signaling.
pseudo-parallel register. They load data into one side
and output it on the other, except in this case, the "other"
side is separated by a long serial link.

BLOCK DIAGRAM
Am7968

                                                              Data Command

                                                              N              M

      Strobe (STRB)                 Strobe &                  Input Latch
Acknowledge (ACK                 Acknowledge

                             X1  Oscillator                   Encoder Latch
                                     and                      Data Encoder
                             X2
              Clock (CLK)        Clock Gen.
Data Mode Select (DMS)

Test Serial In  Serial Interface                              Shifter            Media     (SEROUT+) Serial Out +
    (TSERIN)                                                                    Interface  (SEROUT) Serial Out

                                 Test/Local Select (TLS)                                                             07370F-1

Note:

N can be 8, 9, or 10 bits; total of N + M = 12.

                                                                                Publication# 07370 Rev. F Amendment /0
                                                                                Issue Date: April 1994
      AMD

BLOCK DIAGRAM (continued)
Am7969

   Serial In+ (SERIN+)    Media                    Shifter                                  (X1)
   Serial In (SERIN)   Interface                                        Oscillator

                                                   Decoder Latch             and
                                                                         Clock Gen.

                                                                                            (X2)

                                                                         PLL Clock
                                                                         Generator

                                                   Data Decoder          Byte Sync                (DMS) Data Mode Select
                                                                            Logic
                                                                                                  (CNB) Catch Next Byte
                                                                                                  (IGM) I-Got-Mine

                                                   Output Latch                                   (CLK) Clock
                                                                                                  (DSTRB) Data Strobe
                                                   N             M                                (CSTRB) Command Strobe

                                        (VLTN)     Data Command                                                             07370F-2
                                        Violation
Note:

N can be 8, 9, or 10 bits Total of N + M = 12

CONNECTION DIAGRAMS
Top View
Am7968

                   DIPs                                                  LCC/PLCC

         ACK 1          28 DI5                                           SEROUT-
       STRB 2           27 DI4                                                SEROUT+
SEROUT+ 3              26 DI3                                                      STRB
SEROUT 4              25 DI2                                                           ACK
VCC2 (ECL) 5            24 DI1                                                                DI5
VCC1 (TTL) 6            23 DI0                                                                      DI4
VCC3 (CML) 7            22 GND1 (TTL)                                                                     DI3
     RESET 8            21 GND2 (CML)
                        20 X1                                            4 3 2 1 28 27 26
         DMS 9          19 X2
          TLS 10        18 CLK                        VCC2 (ECL)     5                                         25  DI2
    TSERIN 11           17 DI6                        VCC1 (TTL)                                                   DI1
           CI0 12       16 DI7                        VCC3 (TTL)     6                                         24  DI0
           CI1 13       15 DI8/CI3                                                                                 GND1 (TTL)
     DI9/CI2 14                                            RESET     7                                         23  GND2 (CML)
                                     07370F-3                 DMS                                                  X1
                                                                TLS  8                                         22  X2

                                                          TSERIN     9                                         21         07370F-4

                                                                     10                                        20

                                                                     11                                        19

                                                                         12 13 14 15 16 17 18

                                                                         CI0
                                                                              CI1
                                                                                    DI9/CI2
                                                                                         DI8/CI3
                                                                                              DI7
                                                                                                    DI6
                                                                                                          CLK

Note:
Pin 1 is marked for orientation.

2                                                  Am7968/Am7969
CONNECTION DIAGRAMS (continued)                                                                                  AMD
Top View                                                                        LCC/PLCC
Am7969

                         DIPs

         DO3 1          28 DO4                                           DO0
         DO2 2          27 DO5                                                DO1
         DO1 3          26 DO6                                                      DO2
         DO0 4          25 DO7                                                           DO3
          IGM 5         24 CNB                                                                DO4
     RESET 6            23 X2                                                                       DO5
VCC1 (TTL) 7           22 X1                                                                             DO6
VCC2 (CML) 8            21 GND2 (CML)
    SERIN+ 9            20 GND1 (TTL)                                    4 3 2 1 28 27 26
     SERIN 10          19 CLK
         DMS 11         18 DO8/CO3                              IGM  5                                             25  DO7
     DSTRB 12           17 DO9/C02                         RESET                                                       CNB
     CSTRB 13           16 CO1                         VCC1 (TTL)    6                                             24  X2
        VLTN 14         15 CO0                        VCC2 (CML)                                                       X1
                                                          SERIN+     7                                             23  GND2 (CML)
                                                           SERIN-                                                      GND1 (TTL)
                                                                     8                                             22  CLK
                                                               DMS
                                                                     9                                             21

                                                                     10                                            20

                                                                     11                                            19

                                                                         12 13 14 15 16 17 18

                                                                         DSTRB                                                   07370F-6
                                                                              CSTRB

                                                                                    VLTN
                                                                                         CO0
                                                                                              CO1

                                                                                                    DO9/CO2
                                                                                                          DO8/CO3

                                  07370F-5

Note:
Pin 1 is marked for orientation.

LOGIC SYMBOLS

                 Am7968                                                         Am7969

    TLS                 DMS RESET                                        CNB DMS RESET

12                                          2         2                                                            12

    DIn/CIm                       SEROUT+                               SERIN+          DOn/COm

    STRB                          ACK                                                                VLTN
    X1                            CLK
    X2                                                                                            DSTRB
    TSERIN                                                           X1

                                                                                                  CSTRB
                                                                     X2

                                                                                                       IGM

                                                                                                       CLK

                                            07370F-7                                                                   07370F-8

VCC = Power Supply (3)                                               VCC = Power Supply (2)
GND = Ground (2)                                                     GND = Ground (2)

                                               Am7968/Am7969                                                                       3
      AMD

ORDERING INFORMATION
Standard Products

AMD standard products are available in several packages and operating ranges. The ordering number (Valid Combination) is
formed by a combination of:

   AM7968

   AM7969 125  D              C

                                                 TEMPERATURE RANGE
                                                 C = Commerical (0C to +70C)

                                                 PACKAGE TYPE
                                                 D = 28-Pin Ceramic DIP (CD 028)
                                                 J = 28-Pin Plastic Leaded Chip

                                                         Carrier (PL 028)

                                                 SPEED OPTION
                                                 -125 = Max Serial Encoded

                                                             Transmission Rate is 125 MHz
                                                 -175 = Max Serial Encoded

                                                             Transmission Rate is 175 MHz

               DEVICE NUMBER/DESCRIPTION
               Am7968 TAXIchip Transmitter
               Am7969 TAXIchip Receiver

           Valid Combinations                                          Valid Combinations

   AM7968-125      DC, JC                        Valid Combinations list configurations planned to be
   AM7969-125                                    supported in volume for this device. Consult the local
   AM7968-175                                    AMD sales office to confirm availability of specific
   AM7969-175                                    valid combinations and to check on newly released
                                                 combinations.

4                                 Am7968/Am7969
                                                                                                                                           AMD

MILITARY ORDERING INFORMATION
CPL Products

AMD products for Aerospace and Defense applications are available in several packages and operating ranges. CPL (Controlled
Products List) products are compliant with MIL-STD-883C requirements with exceptions for VCC or operating temperature. The
order number (Valid Combination) is formed by a combination of:

AM7968

AM7969  -125    /L   K              C

                                                           C = Controlled Product List

                                                           TEMPERATURE RANGE

                                                           K = 30C to 125C
                                                           M = 55C to 125C

                                                           PACKAGE TYPE
                                                           D = 28-Pin Ceramic DIP (CD 028)
                                                           L = 28-Pin Ceramic Leadless Chip

                                                                  Carrier (CL 028)

                                                           SPEED OPTION
                                                           -125 = Max Serial Encoded Transmission

                                                                       Rate is 125 MHz

                DEVICE NUMBER/DESCRIPTION
                Am7968 TAXIchip Transmitter (Local Mode only)
                Am7969 TAXIchip Receiver (Local Mode only)

                                                            Valid Combinations

                                       Valid Combinations list configurations planned to be
                                       supported in volume for this device. Consult the local
                                       AMD sales office to confirm availability of specific
                                       valid combinations and to check on newly released
                                       combinations.

                                                                  Group A Tests

                                                     Group A tests consist of Subgroups
                                                              1, 2, 3, 7, 8, 9, 10, 11.

                                       Valid Combinations

Pkg Temps (TC)  VCC                 CPL Part Number        SMD Part Number     APL Part Number
                                                                               AM7968-125V/B3A
LCC 30C to 125C 4.5 V to 5.5 V   AM7968-125/LKC                             AM7968-125V/BXA
                                                                               AM7969-125V/B3A
LCC 55C to 125C 4.75 V to 5.5 V                         5962-9052701M3A     AM7969-125V/BXA

DIP 30C to 125C 4.5 V to 5.5 V   AM7968-125/DKC

DIP 55C to 125C 4.75 V to 5.5 V                         5962-9052701MXA
LCC 30C to 125C 4.5 V to 5.5 V
                                    AM7969-125/LKC

LCC 55C to 125C 4.75 V to 5.5 V                         5962-9052801M3A

DIP 30C to 125C 4.5 V to 5.5 V   AM7969-125/DKC

DIP 55C to 125C 4.75 V to 5.5 V                         5962-9052801MXA

                                       Am7968/Am7969                                               5
      AMD                                                   Command. When it is wired to VCC, the Am7968
                                                            Transmitter will assume Data to be nine bits wide, with
PIN DESCRIPTION                                             three bits of Command. If DMS is left floating (or termi-
                                                            nated to 1/2 VCC), the Am7968 will assume Data to be
Am7968 TAXIchip Transmitter                                 ten bits wide, with two bits of Command.

ACK                                                         GND1, GND2

Input-Strobe Acknowledge (TTL Output)                       Ground Pins

ACK High signifies that the Am7968 is ready to accept       GND1 is a TTL I/O Ground and GND2 is an internal
new Data and Command. The timing of ACK's response          Logic and Analog Ground.
to STRB depends on the condition of the Input Latch (in
given CLK cycle).                                           RESET

If the Input Latch is empty, data is immediately stored     PLL RESET (Input)
and ACK closely follows STRB. If the Input Latch con-
tains previously stored data when STRB is asserted,         This pin is normally left open, but can be momentarily
ACK is delayed until the next falling edge of CLK. Note     grounded to force the internal PLL to reactivate lock.
that for ACK to rise STRB must maintain HIGH for both       This allows for correction in the unlikely occurrence of
of the above conditions.                                    PLL lockup on application of power.

CI0 CI1                                                   RESET has an internal pull-up resistor which causes it
                                                            to float high when left unconnected (50 K ohm nominal).
Parallel Command In (TTL Inputs)
                                                            If this board is driven by a board Reset signal, an open
These two inputs accept parallel command information        drain (or open collector) style output should be used to
from the host system. If one or more command bits are       insure the High level signal is at VCC.
logic "1", the command bit pattern is latched, encoded,
and transmitted in place of any pattern on the              SEROUT+, SEROUT
Data inputs.
                                                            Differential Serial Data Out (Differential Open Emit-
CLK                                                         ter ECL Outputs)

Clock (TTL I/O)                                             These differential ECL outputs generate data at ECL
                                                            voltage levels referenced to +5.0 V. When connected to
CLK is an I/O pin that supplies the byte-rate clock refer-  appropriated pull down resistors, they are capable of
ence to drive all internal logic. When TLS is connected to  driving 50- terminated lines, either directly or through
ground (Local mode), CLK is enabled as a free-running       isolating capacitors.
(byte-rate) clock output which runs at the Crystal Oscil-
lator frequency; this output can be used to drive the X1    STRB
input of TAXIchip Receivers or other system logic. In
Test mode CLK becomes an input. In Test Mode 1 CLK          Input Strobe Signal (TTL Input)
is a Byte rate input and in Test Mode 2 it is a Bit
rate input.                                                 A rising edge on the STRB input causes the Data (DI0
                                                            DI9) or the Command (CI0 CI3) inputs to be latched
DI0 DI7                                                   into the Am7968 Transmitter. The STRB signal is nor-
                                                            mally taken LOW after ACK has risen.
Parallel Data In (TTL Inputs)
                                                            TLS
These eight inputs accept parallel data from the host
system, to be latched, encoded and transmitted.             Test/Local Select (Input)

DI8/CI3                                                     TLS input determines the mode of operation. When TLS
                                                            is wired to GND, the Am7968 Transmitter assumes a
Parallel Data (8) In or Command (3) In (TTL Input)          Local mode connection to the media. It will output NRZI
                                                            encoded data, and will enable its CLK output driver. The
DI8/CI3 input is either Data or Command, depending          TLS pin should always be grounded during normal
upon the state of DMS.                                      operation.

DI9/CI2                                                     When TLS is wired to VCC (Test Mode 1),the serial data
                                                            is NRZ, CLK becomes an input, and ACK timing is modi-
Parallel Data (9) In or Command (2) In (TTL Input)          fied. This mode is only used for Automatic Test Equip-
                                                            ment (ATE) testing at full speed.
DI9/CI2 input is either Data or Command, depending
upon the state of DMS.                                      When this input is left unconnected, it floats to an inter-
                                                            mediate level which puts the Am7968 Transmitter into
DMS                                                         its Test Mode 2. In Test Mode 2, the internal clock

Data Mode Select (Input)

Data Mode Select input determines the Data pattern
width. When it is wired to GND, the Am7968 Transmitter
will assume Data to be eight bits wide, with four bits of

6  Am7968/Am7969
multiplier is switched out, and the internal logic is                                                              AMD
clocked directly from the CLK pin. Test Mode 2 is in-
cluded to ease Automatic Test Equipment (A.T.E.) test-  X1, X2
ing by making the internal logic of the Transmitter
synchronous to the external clock instead of the        Crystal Oscillator Inputs (Inputs)
internal PLL.                                           The two crystal input pins connect to an internal parallel
                                                        mode oscillator which operates at the fundamental fre-
TSERIN                                                  quency of the external crystal. The byte rate matches
                                                        the crystal frequency. During normal operation, the byte
Test Serial Input (Pseudo ECL Input)                    rate is set by the crystal frequency.

This pin is left unconnected in Local Mode operation.   Alternatively, X1 can be driven by an external TTL fre-
TSERIN can be used to input serial data patterns into   quency source. In multiple TAXI systems this external
the Shifter in Test Mode 1 operation.                   source could be another Am7968's CLK output.

VCC1, VCC2, VCC3

Power Supply

VCC1, VCC2, and VCC3 are +5.0 volt nominal power sup-
ply pins. VCC1 powers TTL I/O, VCC2 powers ECL and
VCC3 powers internal Logic and Analog circuitry.

Am7968/Am7969                                           7
      AMD                                                    DO0 DO7

Am7969 TAXIchip Receiver                                     Parallel Data Out (TTL Outputs)

CLK                                                          These eight outputs reflect the most recent Data re-
                                                             ceived by the Am7969 Receiver.
Clock (TTL Output)
                                                             DO8/CO3
This is a free-running clock output which runs at the byte
rate, and is synchronous with the serial input. It falls at  Parallel Data (8) Out or Command (3) Out
the time that the Decoder Latch is loaded from the           (TTL Output)
Shifter, and rises at mid-byte. The CLK output of the Re-
ceiver is not suitable as a frequency source for another     DO8/CO3 output will be either a Data or Command bit,
TAXI Transmitter or Receiver. It is intended to be used      depending upon the state of DMS.
by the host system as a clock synchronous with the re-
ceived data.                                                 DO9/CO2

CNB                                                          Parallel Data (9) Out or Command (2) Out
                                                             (TTL Output)
Catch Next Byte Input (TTL Input)
                                                             DO9/CO2 output will be either a Data or Command bit,
If this input is connected to the CLK output, the Receiver   depending upon the state of DMS.
will be in the Local mode, and each received byte will be
captured, decoded and latched to the outputs.                DSTRB

If the CNB input is HIGH, it allows the Am7969 Receiver      Output Data Strobe (TTL Output)
to capture the first byte after a sync. The Am7969 Re-
ceiver will wait for another sync before latching the data   The rising edge of this output signals the presence of
out, and capturing another. If CNB is toggled LOW, it will   new Data on the DO0 DO9 lines. Data is valid just be-
react as if it had decoded a sync byte.                      fore the rising edge of DSTRB.

In Cascade mode, CNB input is typically connected to         GND1, GND2
an upstream Am7969's IGM output. The first Am7969            Ground
Receiver in line will have its CNB input connected to
VCC.                                                         GND1 is a TTL I/O Ground, GND2 is an internal Logic
                                                             and Analog Ground.
For Am7969-175 applications, an inverter is required
between CLK and CNB for speeds above 140 MHz. See            IGM
Figure 3 and Timing Specifications T47A, T47B, T48,
and T49.                                                     I-Got-Mine (TTL Output)

CO0 CO1                                                    This pin signals cascaded Am7969 Receivers that their
                                                             upstream neighbor has captured its assigned data byte.
Parallel Command Out (TTL Output)                            IGM falls at the mid-byte when the first half of a sync
                                                             byte is detected in the Shifter. It rises at mid-byte when it
These two outputs reflect the most recent Command            detects a non-sync pattern. During Local mode opera-
data received by the Am7969 Receiver.                        tion the IGM signal is undefined.

CSTRB                                                        RESET

Command Data Strobe (TTL Output)                             PLL RESET (Input)

The rising edge of this output signals the presence of       This pin is normally left open, but can be momentarily
new Command data on the CO0 CO3 lines. Command             grounded to force the internal PLL to reactivate lock.
bits are valid just before the rising edge of CSTRB.         This allows for correction in the unlikely occurance of
                                                             PLL Lockup on application of power.
DMS
                                                             RESET has an internal pull-up resistor (50 K nominal)
Data Mode Select (Input)                                     which causes it to float high when left unconnected.

DMS selects the Data pattern width. When it is wired to      If this board is driven by a board Reset signal, an open
GND, the Am7969 Receiver will assume Data to be              drain (or open collector) style output should be used to
eight bits wide, with four bits of Command. When it is       insure the High level signal is at VCC.
wired to VCC the Am7969 Receiver will assume Data to
be nine bits wide, with three bits of Command. If DMS is     SERIN+, SERIN
left floating (or terminated to 1/2 VCC), the Am7969 Re-
ceiver will assume Data to be ten bits wide, with two bits   Differential Serial Data In (ECL Inputs)
of Command.
                                                             Data is shifted serially into the Shifter. The SERIN+ and
                                                             SERIN differential ECL inputs accept ECL voltage

8  Am7968/Am7969
swings, which are referenced to +5.0 V. When SERIN                                                                   AMD
is grounded, the Am7969 is put into Test Mode; SERIN+
becomes a single-ended ECL input, the PLL clock gen-       same time DOi or COi change and will be followed by
erator is bypassed, and X1 determines the bit rate         either DSTRB or CSTRB. This pin goes LOW when the
(rather than the byte rate). Both pins have internal pull  next valid byte is decoded.
down resistors which cause unterminated inputs to
stay low.                                                  X1, X2

VCC1, VCC2                                                 Crystal Oscillator Inputs (Inputs)

Power Supply                                               These two crystal input pins connect to an internal paral-
                                                           lel/mode oscillator which oscillates at the fundamental
VCC1 and VCC2 are +5.0 volt nominal power supply pins.     frequency external crystal. During normal operation, the
VCC1 powers TTL I/O, and VCC2 powers internal Logic        byte rate is set by the crystal frequency. Alternatively,
and Analog circuitry.                                      X1 can be driven by an external frequency source. In
                                                           multiple TAXI systems, this external source could be a
VLTN                                                       TAXI Transmitter's CLK output or an external TTL fre-
                                                           quency source.
Violation (TTL Output)

The rising edge of this output indicates that a transmis-
sion error has been detected. It changes state at the

Am7968/Am7969                                              9
      AMD                                                     information remains unchanged. If a Command pattern
                                                              is sent to the output latch or if Sync is received, CSTRB
FUNCTIONAL DESCRIPTION                                        is pulsed and Data outputs remain in their previous
                                                              state. Reception of a Sync pattern clears the Command
System Configuration                                          outputs to all 0's, since Sync is a legal command.

The TAXIchip system provides a means of connecting            Noise-induced bit errors can distort transmitted bit pat-
parallel data systems over a serial link (Figure 2). In       terns. The Am7969 Receiver logic detects most noise-
LOCAL Mode (normal operation mode) each TX/RX                 induced transmission errors. Invalid bit patterns are
pair is connected over a serial link which can be a Fiber     recognized and indicated by the assertion of the viola-
Optic or Copper Media (Figure 3).                             tion (VLTN) output pin. This signal rises to a logic "1"
                                                              state at the same time that Data or Command outputs
The Am7968 Transmitter accepts inputs from a sending          change and remains HIGH until a valid pattern is
host system using a simple STRB/ACK handshake.                detected by the Data Decoder. The error detection
Parallel bits are saved by the Am7968's input latch on        method used in the Receiver cannot identify bit
the rising edge of a STRB input. The input latch can be       errors which transform one valid Command or Data pat-
updated on every CLK cycle; if it still contains previously   tern to another. Fault-sensitive systems should use ad-
stored data when a second STRB pulse arrives, Data is         ditional error checking mechanisms to guarantee
stored in the input latch, and the second ACK response        message integrity.
is delayed until the next CLK cycle.
                                                              Am7968 Transmitter
The inputs to an Am7968 Transmitter can be either Data
or Command and may originate from two different parts         The Transmitter accepts messages from its parallel in-
of the host system. A byte cycle may contain Data or          put pins (Command or Data). Once latched into an
Command, but not both. Data represents the normal             Am7968, a parallel message is encoded, serialized, and
data channel message traffic between host systems.            shifted out to the serial link. The idle time between trans-
Commands can come from a communication control                mitted bytes (evident by lack of STRB) is filled with
section of the host system. Commands occur at a rela-         Sync bytes.
tively infrequent rate but have priority over Data. Exam-
ples include communication specific commands such             Am7969 Receiver
as REQUEST-TO-SEND or CLEAR-TO-SEND; or
application specific commands such as MESSAGE-                Receivers accept differential signals on the SERIN+/
ADDRESS-FOLLOWS, MESSAGE-TYPE-FOLLOWS,                        SERIN input pins. This information, previously
INITIALIZE YOUR SYSTEM, ERROR, RETRANSMIT,                    encoded by an Am7968 Transmitter, is loaded into
HALT, etc.                                                    a decoder.

The Am7968 Transmitter switches between Data and              When serial patterns are received, they are decoded
Command by examining Command input patterns. All              and routed to the appropriate outputs. If the received
0s on Command input pins cause information on the             message is a Command, it is stored in the output latch,
Am7968's Data input pins to be latched into the device        appears at the Command output pins, and CSTRB is
on the rising edge of STRB. All other Command patterns        pulsed; Data output pins continue holding the last Data
cause a Command symbol to be sent in response to an           byte and DSTRB stays inactive. If a Data message fol-
input strobe. The pattern on the Data inputs is ignored       lows the reception of a Command, Command output
when a Command symbol is sent. In either case, if there       pins continue holding the previous Command byte and
is no STRB before the next byte boundary, a Sync sym-         CSTRB stays inactive. The command outputs will retain
bol will be transmitted. The sync pattern maintains link      their states until another Command signal is received
synchronization and provides an adequate signal transi-       (Sync is considered to be a valid command which, when
tion density to keep the Receiver Phase-Locked-Loop           decoded, sets Command outputs to "0" and issues a re-
(PLL) circuits in lock. It was chosen for its unique pattern  sulting CSTRB).
which never occurs in any Data or Command mes-
sages. This feature allows Sync to be used to establish       Byte Width
byte boundaries.
                                                              The TAXIchip set has twelve parallel interface pins
The Sync pattern utilized by TAXIchip set keeps the           which are designated to carry either Command or Data
automatic gain control (AGC) fiber-optic transceiver cir-     bits. The Data Mode Select (DMS) pin on each chip can
cuits in their normal range because the pattern has zero      be set to select one of three modes of operation: eight
DC offset.                                                    Data and four Command bits, nine Data and three Com-
                                                              mand, or ten Data and two Command. This allows the
The Am7969 Receiver detects the difference between            system designer to select the byte-width which best
Data and Command patterns and routes each to the              suits system needs.
proper Output Latch. When a new Data pattern enters
the output latch, DSTRB is pulsed and Command

10  Am7968/Am7969
                                                                AMD

Am7968 Encoder/Am7969 Decoder                                   pattern during each clock cycle in which no new Data or
                                                                Command messages are being transmitted.
To guarantee that the Am7969's PLL can stay locked
onto an incoming bit stream, the data encoding scheme           Cascade Mode (for 125 only)
must provide an adequate number of transitions in each
data pattern. This implies a limit on the maximum time          For very wide parallel buses, TAXI Receiver's (commer-
allowed between transitions. The TAXIchip set encod-            cial temperature parts only) can be Cascaded. The
ing scheme is based on the ANSI X3T9.5 (FDDI) com-              Am7969 Receivers all have their SERIN+ and SERIN
mittee's 4-bit/5-bit (4B/5B) code.                              pins connected to the media (or an optical data link).
                                                                IGM of each Am7969 is connected to CNB of its down-
An ANSI X3T9.5 system used an 8-bit parallel data pat-          stream neighbor or is left unconnected on the Receiver
tern. This pattern is divided into two 4-bit nibbles which      farthest downstream. CNB of the first Receiver is tied
are each encoded into a 5-bit symbol. Of the thirty-two         HIGH, making this device the only Receiver in the chain
patterns possible with these five bits, sixteen are chosen      that can act on the first non-Sync pattern in a message
to represent the sixteen input Data patterns. Some of           (see below).
the others are used as Command symbols. Those re-
maining represent invalid patterns that fail either the         Each TAXIchip Receiver monitors the serial link and a
run-length test or DC balance tests.                            special acknowledgment scheme is used to direct sym-
                                                                bols into each of the Am7969s. When a Catch-Next-
Transmitters in 8-bit mode use two 4B/5B encoders to            Byte (CNB) input is HIGH, the Receiver will capture the
encode eight Data bits into a 10-bit pattern. In 9-bit          next non-Sync symbol from the serial link. At this point,
mode, Transmitters use one 5B/6B encoder and one                the device forces its I-Got-Mine (IGM) pin HIGH to tell
4B/5B encoder to code nine Data bits into an 11-bit pat-        the downstream Receiver to capture the next symbol.
tern. In 10-bit mode, two 5B/6B encoders are used to            The Receiver then waits for the Sync symbol or for its
change ten bits of Data into a 12-bit pattern (see Tables       CNB to be set LOW before transferring the message to
1 and 2 for encoding patterns).                                 its output latch. IGM is forced LOW whenever a Sync
                                                                byte is detected or when CNB goes LOW. This IGM-
The Am7968 Transmitter further encodes all symbols              CNB exchange continues down the chain until the last
using NRZI (Non Return to Zero, Invert on Ones). NRZI           Receiver captures its respective byte. The next byte to
represents a "1" by a transition and a "0" by the lack of       appear on the serial link will be a Sync symbol which is
transition. In this system a "1" can be a HIGH-to-LOW or        detected by all of the cascaded Am7969s. On the follow-
LOW-to-HIGH transition. This combination of 4B/5B               ing Clock cycle their messages are transferred to the
and NRZI encoding ensures at least two transitions per          output latch of each device and sent to the receiving
symbol and permits a maximum of three consecutive               host. IGM pins on all Receivers are also set LOW when
non-transition bit times. The Am7969 then uses the              the first half of the Sync symbol is detected.
same method to decode incoming symbols so that the
whole encoding/decoding process is transparent to               Asynchronous Operation
the user.
                                                                Inputs to the Am7968 Transmitter Input Latch can be
Most Serially transmitted data patterns with this code          asynchronous to its internal clock. Data STRB will latch
will have the same average amount of HIGH and LOW               data into the Am7968 Transmitter and an internal clock
times. This near DC balance minimizes pattern-sensi-            will transfer the data to the Encoder Latch at the first
tive decoding errors which are caused by jitter in AC-          byte boundary. Data can be entered at any rate less
coupled systems.                                                than the maximum transfer rate without regard to actual
                                                                byte boundaries. As data rates approach the TAXI
Operational Modes                                               BYTE RATE, care must be taken to insure that the 2
                                                                BYTE FIFO inside TAXI Transmitter is not over filled.
In normal operational mode, a single Transmitter/               STRB/ACK handshake will assure that every byte is
Receiver pair is used to transfer 8, 9, or 10 bits of parallel  transferred correctly. At higher byte rates, where delays
Data over a private serial link. (On the Am7968, the TLS        and setup/hold times make the STRB/ACK handshake
pin is tied to ground and TSERIN is left unconnected).          impractical, STRB should be synchronized with CLK.
On the Am7969, CNB must be connected to the CLK
output. The Am7969 Receiver continuously deserial-              Synchronous Operation
izes the incoming bit stream, decodes the resulting pat-
terns, and saves parallel data at its output latches (see       The Transmitter may be strobed synchronous by tying
Figure 3).                                                      the strobe to the input clock. When doing this a provision
                                                                should be make to inhibit the strobe periodically to en-
Local mode provides a fast and efficient parallel               sure proper byte alignment. In the absence of a strobe,
throughout because data can be transferred on every             Syncs will be transmitted on the serial link which will al-
clock cycle. On the other hand, it is not necessary for the     low the receiver to re-align the byte boundaries. In addi-
host to match the byte rate set by the Transmitter's crys-      tion it is essential that the delay between the falling edge
tal oscillator; the Am7968 automatically sends a Sync

Am7968/Am7969                                                        11
      AMD                                                    data) from having clocks which are too narrow, the out-
                                                             put logic will stretch an output pulse when the pulse
of the internal byte clock (CLK) and the rising edge of      would have been less than a byte-time long. The data
strobe does not violate tBB specification shown in the       being processed just prior to this re-acquisition of sync
SWITCHING CHARACTERISTICS Section.                           will be lost. The Sync symbol, and all subsequent data
                                                             will be processed correctly.
The internal byte clock controls the flow of data from the
input register through the shift register. The falling edge  TAXI User Test Modes
of the internal byte clock delineates the end of one byte
from the start of the next. Due to various tolerances in     TLS input can be used to force the Am7968 Transmitter
the PLL, the period of the internal byte clock may vary      into either of the two Test modes. If TLS is open or termi-
slightly. This effect may cause a shift in the location of   nated to approximately VCC/2 (Test Mode 2), the internal
the byte boundary with respect to the falling edge of the    VCO is switched out and everything is clocked directly
clock. This variation may move the byte boundary and         from the CLK input. The serial output data rate will be at
therefore creates a window during which the part should      the CLK bit rate and not at 10X, 11X, or 12X, as is the
not be strobed. This window called the t6 window, is         case in normal operation. Test Mode 2 will allow testing
shown in the figure below. If the part is strobed during     of the logic in the Latches, Encoder, and Shifter without
the t6 window data will not be lost however, a sync may      having to first stabilize the PLL clock multiplier. In Test
be added and the transmitter latency will be increased       Mode 1 (TLS wired to VCC), the PLL is enabled and the
by one byte time.                                            chip operates normally, except that the output is an NRZ
                                                             stream (CLK is an input & ACK function is slightly modi-
                                 Strobe Stayout Area         fied). This will allow testing of all functions at full rate
                                       (t6 window)           without needing to perform match loop tests to accom-
                                                             modate the data inversion characteristics of NRZI.
CLK
                                                             Differential SERIN+/SERIN inputs can be used to
                          9/8(t1/n) + 9 ns                  force the Am7969 Receiver into its Test mode. This will
                                                             allow testing of the logic in the Latches, Decoder, and
     20 ns                                                   Shifter without having to first stabilize the the PLL. If
                                                             SERIN is tied to ground, the internal VCO is switched
            Nominal Byte  07370F-9                           out and X1 becomes the internal bit rate clock. The serial
              Boundary                                       data rate will be at the CLK bit rate, not at 10X, 11X, or
                                                             12X, as is the case in normal operation. In this mode,
Sync Acquisition                                             SERIN+ becomes a single-ended serial data input with
                                                             nominal 100K ECL threshold voltages (Referenced to
In case of errors which cause Am7969 Receivers to lose       +5 volts).
byte/symbol sync, and on power-up, internal logic de-
tects this loss-re-acquisition of sync and modifies the      These Test Mode switches make the parts determinate,
CLK output. CLK output is actually a buffered version of     synchronous systems, instead of statistical, asynchro-
the signal which controls Data transfers inside the          nous ones. An automatic test system will be able to
Am7969 Receiver on byte boundaries. Byte boundaries          clock each part through the functional test patterns at
move when the Am7969 Receiver loses, and re-                 any rate or sequence that is convenient. After the logic
acquires sync. To protect slave systems (which may use       has been verified, the part can be put back into the nor-
this output as a clock synchronous with the incoming         mal mode, and the PLL functions verified knowing that
                                                             the rest of the chip is functional.

12                        Am7968/Am7969
                                                                                                    AMD

Oscillator                                                  frequency (1st harmonic) and at all odd harmonics of
                                                            this frequency (even harmonic resonance is not me-
The Am7968 and Am7969 contain an inverting amplifier        chanically possible). Unless otherwise constrained,
intended to form the basis of a parallel mode oscillator.   crystal oscillators operate at their fundamental
The design of this oscillator considered several factors    frequencies.
related to its application.
                                                            A typical crystal specification for use in this circuit is:
The first consideration is the desired frequency accu-
racy. This may be subdivided into several areas. An os-     Fundamental Frequency 3.3 MHz17.5 MHz 0.1%
cillator is considered stable if it is insensitive to
variations in temperature and supply voltage, and if it is  Resonance: Mode                         Parallel
unaffected by individual component changes and aging.
The design of the TAXIchip set is such that the degree to   Load Capacitor (Correlation)            30 pF
which these goals are met is determined primarily by the
choice of external components. Various types of crystal     Operating Temperature Range             0C to 70C
are available and the manufacturers' literature should
be consulted to determine the appropriate type. For         Temperature Stability                   100 ppm
good temperature stability, zero temperature coefficient
capacitors should be used (Type NPO).                       Drive Level (Correlation)               2 mW

The mechanism by which a crystal resonates is electro-      Effective Series Resistance             25  (max)
mechanical. This resonance occurs at a fundamental
                                                            Holder Type                             Low profile

                                                            Aging for 10 years                      10 ppm

                                                            It is good practice to ground the case of the crystal to

                                                            eliminate stray pick-up and keep all connections as

                                                            short as possible.

Am7968 or, Am7969                                                        RESET

                                                                                         Power On RESET (Optional)

X1                                                          X2

    C                                                           C

                                                                                         07370F-10

C* = 220 pF for 4.012.5 MHz crystal, 150 pF for a 12.517.5 MHz Crystal.
*C determined by crystal specifications and trace capacities. Values shown are typical.

                                           Figure 1. Connections for 4.0 MHz17.5 MHz

    Am7968/Am7969                                                                                                   13
    AMD

                                Table 1. TAXIchip Encoder Patterns

    HEX   4B/5B Encoder Scheme     5-Bit  HEX   5B/6B Encoder Scheme          6-Bit
    Data                        Encoded   Data                             Encoded
                         4-Bit  Symbol                   5-Bit             Symbol
      0                 Binary             00           Binary
      1                  Data     11110    01            Data*              110110
      2                           01001    02                               010001
      3                  0000     10100    03           00000               100100
      4                  0001     10101    04           00001               100101
      5                  0010     01010    05           00010               010010
      6                  0011     01011    06           00011               010011
      7                  0100     01110    07           00100               010110
      8                  0101     01111    08           00101               010111
      9                  0110     10010    09           00110               100010
      A                  0111     10011    0A           00111               110001
      B                  1000     10110    0B           01000               110111
      C                  1001     10111    0C           01001               100111
      D                  1010     11010    0D           01010               110010
      E                  1011     11011    0E           01011               110011
      F                  1100     11100    0F           01100               110100
                         1101     11101                 01101               110101
                         1110                           01110
                         1111                           01111

                                          10                        10000  111110
                                                                           011001
                                          11                        10001  101001
                                                                           101101
                                          12                        10010  011010
                                                                           011011
                                          13                        10011  011110
                                                                           011111
                                          14                        10100  101010
                                                                           101011
                                          15                        10101  101110
                                                                           101111
                                          16                        10110  111010
                                                                           111011
                                          17                        10111  111100
                                                                           111101
                                          18                        11000

                                          19                        11001

                                          1A                        11010

                                          1B                        11011

                                          1C                        11100

                                          1D                        11101

                                          1E                        11110

                                          1F                        11111

* Note:
HEX data is parallel input data which is represented by the 4- or 5-bit binary data listed in the column to the immediate right
of HEX data. Binary bits are listed from left to right in the following order.

    8-Bit Mode: D7, D6, D5, D4, (4-Bit Binary), and D3, D2, D1, D0, (4-Bit Binary)
    9-Bit Mode: D8, D7, D6, D5, D4, (5-Bit Binary), and D3, D2, D1, D0, (4-Bit Binary)
    10-Bit Mode: D8, D7, D6, D5, D4, (5-Bit Binary), and D9,D3, D2, D1, D0, (5-Bit Binary)
Serial bits are shifted out with the most significant bit of the most significant nibble coming out first.

14                              Am7968/Am7969
                                                                           AMD

                       Table 2. TAXIchip Command Symbols

Am7968 Transmitter                                        Am7969 Receiver
  Command Input                                           Command Output

    HEX      Binary        Encoded      Mnemonic          HEX         Binary
8-Bit Mode    0000         Symbol
                                             Data         No Change   No Change
      0                XXXXX XXXXX                          (Note 2)    (Note 2)
                                       JK (8-bit Sync)          0         0000
No STRB      No STRB     11000 10001
(Note 1)    (Note 1)                          II               1         0001
                         11111 11111           TT               2         0010
      1        0001      01101 01101          TS                3         0011
      2        0010      01101 11001          IH                4         0100
      3        0011      11111 00100          TR                5         0101
      4        0100      01101 00111          SR                6         0110
      5        0101      11001 00111          SS                7         0111
      6        0110      11001 11001          HH                8         1000
      7        0111      00100 00100           HI               9         1001
8 (Note 3)     1000      00100 11111          HQ                A         1010
      9        1001      00100 00000          RR                B         1011
A (Note 3)     1010      00111 00111          RS                C         1100
     B         1011      00111 11001          QH                D         1101
     C         1100      00000 00100          QI                E         1110
D (Note 3)     1101      00000 11111          QQ                F         1111
E (Note 3)     1110      00000 00000
F (Note 3)     1111

9-Bit Mode      000    XXXXXX XXXXX          Data         No Change   No Change
       0                                                    (Note 2)    (Note 2)
             No STRB     011000 10001  LK (9-bit Sync)          0          000
  No STRB    (Note 1)
   (Note 1)              111111 11111          I'I              1          001
                001      011101 01101        T'T                2          010
       1        010      011101 11001         T'S               3          011
       2        011      111111 00100          I' H             4          100
       3        100      011101 00111         T'R               5          101
       4        101      111001 00111         S'R               6          110
       5        110      111001 11001         S'S               7          111
       6        111
       7               XXXXXX XXXXXX   Data               No Change   No Change
                 00                                         (Note 2)    (Note 2)
10-Bit Mode            011000 100011 LM (10-bit Sync)           0          00
       0     No STRB
             (Note 1)  111111 111111    I'I'                    1          01
  No STRB              011101 011101   T'T'                     2          10
   (Note 1)      01    011101 111001   T'S'                     3          11
                 10
       1         11
       2
       3

Notes:
1. Command pattern Sync cannot be explicitly sent by Am7968 Transmitter with any combination of inputs and STRB,

    but is used to pad between user data.

2. A strobe with all Os on the Command input lines will cause Data to be sent. See Table 1.

3. While these Commands are legal data and will not disrupt normal operation if used occasionally, they
    may cause data errors if grouped into recurrent fields. Normal PLL operation cannot be guaranteed if one or more
    of these commands is continuously repeated.

                       Am7968/Am7969                                                                                  15
    AMD

Am7968 Transmitter Functional Block                            CLK (input is multiplied by ten (8-bit mode), eleven (9-bit
Description                                                    mode), or twelve (10-bit mode), using the internal PLL to
                                                               create the bit rate.
(Refer to page 1)
                                                               The working frequency can be varied between 3.3 MHz
Crystal Oscillator/Clock Generator                             and 17.5 MHz. The crystal frequency required to
                                                               achieve the maximum 175 Mbaud on the serial link, and
The serial link speed is derived from a master frequency       the resultant usable data transfer rate will be:
source (byte rate). This source can either be the built-in
Crystal Oscillator, or a clock signal applied through the

X1 pin. This signal is buffered and sent to the CLK out-

put when Am7968 Transmitter is in Local mode.

    Mode       Crystal  Am7968-125 Input and Am7969-125           Internal
    8-Bit   Frequency      Maximum Parallel Throughput         Divide Ratio
    9-Bit   12.50 MHz      80 ns/pattern (100 Mbit/sec)
    10-Bit                                                        125/10
            11.36 MHz      88 ns/pattern (102 Mbit/sec)
    Mode                                                          125/11
    8-Bit   10.42 MHz      96 ns/pattern (104 Mbit/sec)
    9-Bit                                                         125/12
    10-Bit     Crystal  Am7968-175 Input and Am7969-175
            Frequency      Maximum Parallel Throughput            Internal
            17.50 MHz      57.1 ns/pattern (140 Mbit/sec)      Divide Ratio

            15.90 MHz      62.8 ns/pattern (143 Mbit/sec)         175/10

            14.58 MHz      68.5 ns/pattern (145 Mbit/sec)         175/11

                                                                  175/12

Input Latch                                                    Data Encoder

The Am7968's Input Latch accommodates asynchro-                Encodes twelve data inputs (8, 9, 10 Data bits or 4, 3, 2
nous strobing of Data and Command by being divided             Command inputs) into 10, 11, or 12 bits. The Command
into two stages.                                               data inputs control the transmitted symbol. If all Com-
                                                               mand inputs are LOW, the symbol for the Data bits will
If STRB is asserted when both stages are empty, Data           be sent. If Command inputs have any other pattern then
or Command bits are transferred directly to the second         the symbol representing that Command will be
stage of the Input Latch and ACK rises shortly after           transmitted.
STRB. This pattern is now ready to move to the Encoder
Latch at the next falling edge of CLK.                         Shifter

An input pattern is strobed into the first stage of the Input  The Shifter is parallel-loaded from the Encoder at the
Latch only when the second stage is BUSY (contains             first available byte boundary, and then shifted until the
previously stored data). The Transmitter will be BUSY          next byte boundary. The Shifter is being serially loaded
when STRB is asserted a second time in a given CLK             at all times. As data is being shifted out of the Transmit-
cycle. Contents of the first stage are not protected from      ter, the shifter fills from the LSB. If parallel data is avail-
subsequent STRBs within the same CLK cycle. At the             able at the end of the byte, it is parallel-loaded into the
falling edge of CLK, previously stored data is transferred     Shifter and begins shifting out during the next clock cy-
from the second stage to the Encoder Latch and the new         cle. Otherwise, the serially loaded data fills the next
data is clocked into the second stage of the Input Latch.      byte. The serial data which loads into the Shifter is gen-
If in Local mode, ACK will rise at this time.                  erated by an internal state machine which generates a
                                                               repeating Sync pattern.
Encoder Latch
                                                               Media Interface
Input to the Encoder Latch is clocked by an internal sig-
nal which is synchronous with the shifted byte being           The Media Interface is differential ECL, referenced to
sent on the serial link. Whenever a new input pattern is       +5 V. It is capable of driving lines terminated with 50  to
strobed into the Input Latch, the data is transferred to the   (VCC - 2.0) volts.
Encoder Latch at the next opportunity.

16                      Am7968/Am7969
Am7969 Receiver Functional Block                                                                                        AMD
Description
                                                             when the first byte after a Sync symbol is transferred.
(Refer to page 1)                                            Parallel outputs are made on a byte boundary, after
Crystal Oscillator/Clock Generator                           CNB falls, or when Sync is detected.

The data recovery PLL in the Am7969 must be supplied         The I-Got-Mine (IGM) signal will fall when the first half of
with a reference frequency at the expected byte rate of      a Sync is detected in the Shifter or when CNB goes
the data to be recovered. The source of this frequency       LOW. It will remain LOW until the first half of a non-Sync
can either be the built-in Crystal Oscillator, or an exter-  byte is detected in the Shifter, whereupon it will rise (as-
nal clock signal applied through the X1 pin. The refer-      suming that the CNB input is HIGH). A continuous
ence frequency source is then multiplied by ten (8-bit       stream of normal data or command bytes will cause IGM
mode), eleven (9-bit mode) or twelve (10-bit mode) us-       to go HIGH and remain HIGH. A continuous stream of
ing an internal PLL.                                         Sync's will cause IGM to stay LOW. IGM will go HIGH
                                                             during the byte before data appears at the output. This
Media Interface                                              feature could be used to generate an early warning of in-
                                                             coming data.
SERIN+, SERIN inputs are to be driven by differential
ECL voltages, referenced to +5 V. Serial data at these       Decoder Latch
inputs will serve as the reference for PLL tracking.
                                                             Data is loaded from the Shifter to this latch at each
PLL Clock Generator                                          symbol/byte boundary. It serves as the input to the
                                                             Data Decoder.
A PLL Clock recovery loop follows the incoming data
and allows the encoded clock and data stream to be de-       Data Decoder
coded into a separated clock and data pattern. It uses
the crystal oscillator and clock generator to predict the    Decodes ten, eleven, or twelve data inputs into twelve
expected frequency of data and will track jittered data      outputs. In 8-bit mode, data is decoded into either an
with a characteristically small offset frequency.            8-bit Data pattern or a 4-bit Command pattern. In 9-bit
                                                             mode, data is decoded into either a 9-bit Data pattern or
Shifter                                                      a 3-bit Command pattern. In 10-bit mode, data is de-
                                                             coded into either a 10-bit Data pattern or a 2-bit Com-
The Shifter is serially loaded from the Media Interface,     mand pattern.
using the bit clock generated by PLL.
                                                             The decoder separates Data symbols from Command
Byte Sync Logic                                              symbols, and causes the appropriate strobe output to
                                                             be asserted.
The incoming data stream is a continuous stream of
data bits, without any significant signal which denotes      Parallel Output Latch
byte boundaries. This logic will continuously monitor the
data stream, and upon discovering the reserved code          Output Latch will be clocked by the byte clock, and will
used for Am7969 Receiver Sync, will initialize a             reflect the most recent data on the link. Any Data pattern
synchronous counter which counts bits, and indicates         will be latched to the Data outputs and will not affect the
byte boundaries.                                             status of the Command outputs. Likewise, any Com-
                                                             mand pattern will be latched to the Command outputs
The logic signal that times data transfers from the Shif-    without affecting the state of the Data outputs.
ter to the Decoder Latch is buffered and sent to the CLK
output. CLK output from the Receiver is not suitable as a    Any data transfer, either Data or Command will be syn-
frequency source for another TAXI Transmitter or Re-         chronous with an appropriate output strobe. However,
ceiver. It is intended to be used by the host system as a    there will be CSTRBs when there is no active data on the
clock synchronous with the received data. This output is     link, since Sync is a valid Command code.
synchronous with the byte boundary and is synchronous
with the Receiver's internal byte clock.                     Any pattern which does not decode to a valid Command
                                                             or Data pattern is flagged as a violation. The output of
Byte Sync Logic is responsible for generating the inter-     the decoder during these violations is indeterminate and
nal strobe signals for Parallel Output Latches. It also      will result in either a CSTRB or DSTRB output when the
generates the IGM (I-Got-Mine) signal in Test mode           indeterminate pattern is transferred to the output latch.

Am7968/Am7969                                                17
    AMD

    Command   M                                                  M                           Command
      Source                                                                                 Destination
                 Command                                           Command
                   Signals                                           Signals

    Message   STRB          Am7968                       Am7969                       CSTRB  Data Path
    Transfer  ACK                          Transmission                               VLTN    Control
     Control                                    Media                                 DSTRB     Logic

      Logic

     Data     N                                                  N                               Data
    Source                                                                                   Destination
                    Data                                                Data
                  Signals                                             Signals

                                                                                             07370F-11

Note:
N can be 8, 9, or 10 bits of parallel data; total of N + M = 12.

                                             Figure 2. TAXIchip System Block Diagram

18                          Am7968/Am7969
                        Message Transfer Control Logic                                                                   AMD
                                                                                     Message Transfer Control Logic

                      Data                  Command                                   Data               Command
                     Source                   Source                                 Source                Source

                        8                          4                                     9                      3

                     DI0 DI7              CI0 CI3      STRB ACK                  DI0 DI8               CI0 CI2 STRB ACK
                                                                CLK
        SEROUT+                                                                 SEROUT+
                                                                                SEROUT
        SEROUT                          TAXI TX #1                                                TAXI TX #2

                        (N(Nootete11) )

        TLS             DMS                 X1 X2                               TLS  DMS                 X1     X2     CLK

                                                        *                                (Note 2)

                                            3.3 MHz to
                                            17.5 MHz

                                                                                                             To Other Stages

                     (Note 4)                                                        (Note 4)

                     3.3 MHz to                                                        3.3 MHz to
                     17.5 MHz                                                          17.5 MHz

                                 *                                                                 *

SERIN+ SERIN X1 X2                         DMS CLOCK                SERIN+ SERIN   X1 X2 DMS CLOCK

CNB                  TAXI RX #1                             IGM      CNB                TAXI RX #2                IGM
                                                           VLTN      DSTRB                                      VLTN
                                                                                DO0 DO8 CO0 CO2
        DSTRB DO0 DO7 CO0 CO3 CSTRB                                                                   CSTRB

                     8                   4                                      9                     3

            Data                Command                                  Data                   Command
        Destination             Destination                          Destination                Destination

                        Data Path Control Logic                                          Data Path Control Logic

Notes:                                                                                                                 07370F-12

1. DMS = GND = 8 Bit Mode                   TLS = GND = Local Mode   Pin 11 = Don't Connect = Local Mode

2. DMS = VCC = 9 Bit Mode                   TLS = GND = Local Mode   Pin 11 = Don't Connect = Local Mode

3. Two 8-bit local mode systems in parallel will result in an effective data rate of 200 Mbps.

4. Use inverter for operation above 140 MHz only.
*Alternatively, the X1 inputs may be driven by external TTL frequency sources.

                                            Figure 3. TAXIchip System in Local Mode

                                                                 Am7968/Am7969                                                   19
    AMD

         From Serial Media

         SERIN SERIN+           SERIN SERIN+                   SERIN SERIN+
                                                RX2                             RX3
         RX1                DMS                      DMS                             DMS
                                         Am7969                          Am7969
    VCC  Am7969

         Primary RX

         CNB                IGM  CNB                        IGM  CNB                 IGM    N/C
                    CLK X2  X1                       X2 X1
                                                                                     X2 X1

                                                                      07370F-13

                                 Crystal
                                  OSC

         Figure 4. Cascaded Receiver Clock Connections (Commercial 125 only)

20                                        Am7968/Am7969
Am7968/Am7969-125                                                                                                               AMD
ABSOLUTE MAXIMUM RATINGS
                                                                     OPERATING RANGES
StorageTemperature . . . . . . . . . . . . 65C to +150C
Ambient Temperature                                                  Commercial (C) Devices
Under Bias . . . . . . . . . . . . . . . . . . . 55C to +125C     Temperature (TA) . . . . . . . . . . . . . . . . . 0C to +70C
Supply Voltage to Ground                                             Supply Voltage (VCC) . . . . . . . . . . . . +4.5 V to +5.5 V
Potential Continuous . . . . . . . . . . . . 0.5 V to +7.0 V
                                                                     Operating ranges define those limits between which the func-
DC Voltage Applied to                                                tionality of the device is guaranteed.
Outputs . . . . . . . . . . . . . . . . . . . . . 0.5 V to VCC Max

DC Input Voltage . . . . . . . . . . . . . . . 0.5 V to +5.5 V

DC Output Current . . . . . . . . . . . . . . . . . . . 100 mA
DC Input Current . . . . . . . . . . . . . 30 mA to +5.0 mA

Stresses above those listed under Absolute Maximum Rat-
ings may cause permanent device failure. Functionality at or
above these limits is not implied. Exposure to absolute maxi-
mum ratings for extended periods may affect device reliability.

Am7968/Am7969-125                                                    21
    AMD

DC CHARACTERISTICS over operating range unless otherwise specified

Am7968-125 TAXIchip Transmitter

Parameter                        Test Conditions (Note 1)                      Min Max Unit
Symbol Parameter Description

Bus Interface Signals: DI0DI7, DI8/CI3, DI9/CI2, CI0CI1, STRB, ACK, CLK

    VOH1  Output HIGH Voltage    VCC = Min, IOH = 1 mA                        2.4           V
          ACK                    VIN = 0 or 3 V

    VOH2  Output HIGH Voltage    VCC = Min, IOH = 3 mA                        2.4           V
          CLK                    VIN = 0 or 3 V

    VOL   Output LOW Voltage     VCC = Min, IOL = 8 mA                              0.45 V
                                 VIN = 0 or 3 V
          ACK, CLK

    VIH   Input HIGH Voltage     VCC = Max (Note 9)                            2.0           V

    VIL   Input LOW Voltage      VCC = Max (Note 9)                                 0.8      V

    VI    Input Clamp Voltage    VCC = Min IIN = 18 mA                             1.5 V

    IIL   Input LOW Current      VCC = Max, VIN = 0.4 V                             400 A

    IIH   Input HIGH Current     VCC = Max, VIN = 2.7 V                             50       A

    II    Input Leakage Current  VCC = Max,                    All Inputs           50       A

                                 VIN = 5.5 V                   Except CLK

                                                               CLK Input            150 A

    ISC   Output Short Circuit   (Note 4)                                      15 85 mA

          Current ACK, CLK

Serial Interface Signals: SEROUT+, SEROUT

    VOH   Output HIGH Voltage    VCC = Min ECL Load                            VCC  VCC      V

                                                                               1.025 0.88

    VOL   Output LOW Voltage     VCC = Min ECL Load                            VCC  VCC      V

                                                                               1.81 1.62

Miscellaneous Signals: X1, VCC1, VCC2, VCC3

    VIHX  Input HIGH Voltage X1                                                2.0           V

    VILX  Input LOW Voltage X1                                                      0.8      V

    IILX  Input LOW Current X1   VIN = 0.45 V                                       900 A

    IIHX  Input HIGH Current X1  VIN = 2.4 V                                        +600 A

    ICC   Supply Current         SEROUT = ECL                  Pin VCC1 (TTL)       20 mA
                                 Load, DMS = 0                 Pin VCC2 (ECL)
                                 VCC1 = VCC2 =                 Pin VCC3 (CML)       45 mA
                                 VCC3 = Max
                                                                                    200 mA

*See notes following end of Switching Characteristics tables.

22                                           Am7968/Am7969-125
                                                                                              AMD

Am7969-125 TAXIchip Receiver

Parameter                                 Test Conditions (Note 1)            Min   Max Unit
Symbol Parameter Description

Bus Interface Signals: DO0DO7, DO8/CO3, DO9/CO2, CO0CO1, DSTRB, CSTRB, IGM, CLK, CNB, VLTN

VOH   Output HIGH Voltage                 VCC = Min, IOH = 1 mA              2.4             V
                                          VIN = 0 or 3 V

VOL   Output LOW Voltage                  VCC = Min, IOL = 8 mA                     0.45      V
                                          VIN = 0 or 3 V

VIH   Input HIGH Voltage                  VCC = Max (Note 9)                  2.0             V

VIL   Input LOW Voltage                   VCC = Max (Note 9)                        0.8       V

VI    Input Clamp Voltage                 VCC = Min, IIN = 18 mA                   1.5      V

IIL   Input LOW Current                   VCC = Max, VIN = 0.4 V                    400 A

IIH   Input HIGH Current                  VCC = Max, VIN = 2.7 V                    50        A

II    Input Leakage Current               VCC = Max, VIN = 5.5 V                    50        A

ISC   Output Short Circuit                                                    15   85 mA

      Current (Note 4)

Serial Interface Signals: SERIN+, SERIN

VIHS  Input HIGH Voltage                  (Notes 9, 21)                       VCC   VCC       V
      SERIN+
                                                                              1.165 0.88

VILS  Input LOW Voltage                   (Notes 9, 21)                       VCC   VCC       V

      SERIN+                                                                  1.81 1.475

VTHT  Test Mode Threshold                 VCC = Max                                 0.25      V
      SERIN

VDIF  Differential Input Voltage                                              0.3   1.1       V

VICM  Input Common Mode                   (Note 6)                            3.05  VCC       V
      Voltage
                                                                                    0.55

IIL   Input LOW Current                   VCC = Max, VIN = VCC 1.81 V        0.5             A

IIH   Input HIGH Current                  VCC = Max,                                220       A
                                          VIN = VCC 0.88 V

Miscellaneous Signals: X1, VCC1, VCC2

VIHX  Input HIGH Threshold X1                                                 2.0             V

VILX  Input LOW Threshold X1                                                        0.8       V

IILX  Input LOW Current X1                VIN = 0.45 V                              900 A

IIHX  Input HIGH Current X1               VIN = 2.4 V                               +600 A

ICC   Supply Current                      VCC1 = VCC2 = Max Pin VCC1 (TTL)          50        mA

                                          DMS = 0 V           Pin VCC2 (CML)        300 mA

                                          Am7968/Am7969-125                                        23
       AMD

SWITCHING CHARACTERISTICS (Note 20)
Am7968-125 TAXIchip Transmitter (Notes 10, 13, 22)

          Parameter                                  Test Conditions             Min    Max        Units
No. Symbol Parameter Description

Bus Interface Signals: DI0DI7, DI8/CI3, DI9/CI2, CI0CI1, STRB, ACK, CLK

    1       tP    CLK Period                                                     8n     25n        ns

    2       tPW   CLK Pulse Width HIGH                                           30                ns

    3       tPW   CLK Pulse Width LOW                                            30                ns

    4       tPW   STRB Pulse Width HIGH (Note 7)                                 15                ns

    5       tPW   STRB Pulse Width LOW                                           15                ns

    6       tBB   Internal Byte Boundary to CLK                              9t1   +9      20     ns
                                                                              8n
                  (Note 11)

    9       tS    DataSTRB Setup Time                                           5                 ns

    10      tH    DataSTRB Hold Time                                            15                ns

    11      tH    ACK to STRB Hold (Note 8)          TTL Output Load             0                 ns

    12      tH    ACK to STRB Hold                   TTL Output Load             0                 ns

    13      tPD   STRB to ACK (Note 18)              TTL Output Load                        40     ns

14          tPD   STRB to ACK                        TTL Output Load                        23     ns

    15      tPD   CLK to ACK (Note 18)               TTL Output Load                    3t1  + 33  ns
                                                                                         n

Serial Interface Signals: SEROUT+, SEROUT (Note 2)

    22      tSK  SEROUT Skew                       ECL Output Load         200 +200             ps
                                                     ECL Output Load
    23      tR   SEROUT Output Rise Time           ECL Output Load             .45         2     ns
                                                     ECL Output Load
    24      tF   SEROUT Output Fall Time                                       .45         2     ns
                                                     ECL Output Load
    26      tPW  SEROUT Pulse Width LOW                                   t1   5%   t1   + 5%  ns
                                                                             n          n

    27      tPW  SEROUT Pulse Width HIGH                                  t1   5%   t1   + 5%  ns
                                                                             n          n

Miscellaneous Signals: X1 (Note 15)

    29      tPW   X1 Pulse Width HIGH (Note 12)      TTL Output Load on CLK      35                ns
                                                     TTL Output Load on CLK
    30      tPW   X1 Pulse Width LOW (Note 12)       TTL Load                    35                ns
                                                     TTL Load
    32      tPD   X1  to CLK                                                                32     ns

    33      tPD   X1  to CLK                                                                32     ns

24                                      Am7968/Am7969-125
                                                                                                          AMD

Am7969-125 TAXIchip Receiver (Notes 13, 14, 22)

     Parameter

No.  Symbol             Parameter Description             Test Conditions     Min              Max Unit

Bus Interface Signals:  DO0DO7,DO8/CO3,DO9/CO2,CO0CO1,DSTRB,CSTRB, IGM,CLK,CNB,VLTN

35   tP                 CLK Period (Note 24)                                        8n         25n        ns

36   tPD                Data Valid to STRB Delay          TTL Output Load     2t35                        ns

                                                                                    n

37   tPD                CLK to STRB                       TTL Output Load                      2t35  +15  ns
                                                          TTL Output Load                       n
                                                          TTL Output Load
38   tPD                CLK to STRB                                           t35      7                 ns
                                                                              n

38a  tPD                STRB to CLK (Note 23)                                 3t35     14                ns
                                                                               n

39   tPD                CLK to Data Valid Delay           TTL Output Load                   -  t35   +23  ns
                                                          TTL Output Load                      n
                                                          TTL Output Load
40   tPW                STRB Pulse Width HIGH             TTL Output Load     5t35             5t35       ns
                                                          TTL Output Load
                                                          TTL Output Load     2n               n
                                                          TTL Output Load
41   tPW                CLK Pulse Width HIGH                                  5t35     15                ns
                                                                               n

42   tPW                CLK Pulse Width LOW                                   5t35     15                ns
                                                                               n

43   tPD                SERIN to CLK Delay                                    t35      +17     2t35  +26  ns
                                                                              2n                n

44   tPD                CLK to IGM                                                             2t35  +7   ns
                                                                                                n

45   tPD                CLK to IGM                                                             2t35  +10  ns
                                                                                                n

46   tPD                CNB to IGM                        TTL Output Load                      20         ns

47   tS                 CNB to CLK Setup Time                              -  2t35                        ns
                                                                               n 32
                        (Note 5)

47A  tS                 CNB to CLK Setup Time                              -  t35      31                ns
                                                                              n
                        (Note 19)

48   tH                 CNB to CLK Hold                                       2t35      +5                ns
                                                                               n

                                                                              2t35

49   tPW                CNB Pulse Width LOW                                         n                     ns

Serial Interface Signals: SERIN+, SERIN

57   tJ                SERIN Peak to Peak Input Jitter                                       5          ns

                        Tolerance (Note 16)

Miscellaneous Signals: X1 (Note 15)

60   tPW                X1 Pulse Width HIGH                                         35                    ns

61   tPW                X1 Pulse Width LOW                                          35                    ns

                                          Am7968/Am7969-125                                                    25
    AMD
                                                      (Page intentionally left blank)

26  Am7968/Am7969-175
Am7968/Am7969-175                                                                                                               AMD
ABSOLUTE MAXIMUM RATINGS
                                                                     OPERATING RANGES
StorageTemperature . . . . . . . . . . . . 65C to + 50C
Ambient Temperature                                                  Commercial (C) Devices
Under Bias . . . . . . . . . . . . . . . . . . . 55C to +125C         Temperature (TC) . . . . . . . . . . . . . . 0C to +70C
Supply Voltage to Ground                                                 Supply Voltage (VCC) . . . . . . . . . +4.5 V to +5.5 V
Potential Continuous . . . . . . . . . . . . 0.5 V to +7.0 V
                                                                     Operating ranges define those limits between which the func-
DC Voltage Applied to                                                tionality of the device is guaranteed.
Outputs . . . . . . . . . . . . . . . . . . . . . 0.5 V to VCC Max

DC Input Voltage . . . . . . . . . . . . . . . 0.5 V to +5.5 V

DC Output Current . . . . . . . . . . . . . . . . . . . +100 mA

DC Input Current . . . . . . . . . . . . . 30 mA to +5.0 mA

Stresses above those listed under Absolute Maximum Rat-
ings may cause permanent device failure. Functionality at or
above these limits is not implied. Exposure to absolute maxi-
mum ratings for extended periods may affect device reliability.

Am7968/Am7969-175                                                    27
    AMD

DC CHARACTERISTICS over operating range unless otherwise specified

Am7968-175 TAXIchip Transmitter

Parameter

Symbol Parameter Description      Test Conditions (Note 1)                     Min  Max Unit

Bus Interface Signals: DI0DI7, DI8/CI3, DI9/CI2, CI0CI1, STRB, ACK, CLK

    VOH1   Output HIGH Voltage    VCC = Min, IOH = 1 mA                       2.4           V
           ACK                    VIN = 0 or 3 V

    VOH2   Output HIGH Voltage    VCC = Min, IOH = 3 mA                       2.4           V
           CLK                    VIN = 0 or 3 V

    VOL    Output LOW Voltage     VCC = Min, IOL = 8 mA                             0.45 V
                                  VIN = 0 or 3 V
           ACK, CLK

    VIH    Input HIGH Voltage     VCC = Max (Note 9)                           2.0           V

    VIL    Input LOW Voltage      VCC = Max (Note 9)                                0.8      V

    VI     Input Clamp Voltage    VCC = Min IIN = 18 mA                            1.5 V

    IIL    Input LOW Current      VCC = Max, VIN = 0.4 V                            400 A

    IIH    Input HIGH Current     VCC = Max, VIN = 2.7 V                            50       A

    II     Input Leakage Current  VCC = Max,                   All Inputs           50       A

                                  VIN = 5.5 V                  Except CLK

                                                               CLK Input            150 A

    ISC    Output Short Circuit   (Note 4)                                     15 85 mA

           Current ACK, CLK

Serial Interface Signals: SEROUT+, SEROUT

    VOH    Output HIGH Voltage    VCC = Min ECL Load                           VCC  VCC      V

                                                                               1.025 0.88

    VOL    Output LOW Voltage     VCC = Min ECL Load                           VCC  VCC      V

                                                                               1.81 1.62

Miscellaneous Signals: X1, VCC1, VCC2, VCC3

    VIHX   Input HIGH Voltage X1                                               2.0           V

    VILX   Input LOW Voltage X1                                                     0.8      V

    IILX   Input LOW Current X1   VIN = 0.45 V                                      900 A

    IIHX   Input HIGH Current X1  VIN = 2.4 V                                       +600 A

    ICC    Supply Current         SEROUT = ECL                 Pin VCC1 (TTL)       20 mA
                                  Load, DMS = 0                Pin VCC2 (ECL)       45 mA
                                  VCC1 = VCC2 =                Pin VCC3 (CML)       200 mA
                                  VCC3 = Max

*See notes following end of Switching Characteristics tables.

28                                           Am7968/Am7969-175
                                                                                              AMD

Am7969-175 TAXIchip Receiver

Parameter                                 Test Conditions (Note 1)            Min   Max Unit
Symbol Parameter Description

Bus Interface Signals: DO0DO7, DO8/CO3, DO9/CO2, CO0CO1, DSTRB, CSTRB, IGM, CLK, CNB, VLTN

VOH   Output HIGH Voltage                 VCC = Min, IOH = 1 mA              2.4             V
                                          VIN = 0 or 3 V

VOL   Output LOW Voltage                  VCC = Min, IOL = 8 mA                     0.45      V
                                          VIN = 0 or 3 V

VIH   Input HIGH Voltage                  VCC = Max (Note 9)                  2.0             V

VIL   Input LOW Voltage                   VCC = Max (Note 9)                        0.8       V

VI    Input Clamp Voltage                 VCC = Min, IIN = 18 mA                   1.5      V

IIL   Input LOW Current                   VCC = Max, VIN = 0.4 V                    400 A

IIH   Input HIGH Current                  VCC = Max, VIN = 2.7 V                    50        A

II    Input Leakage Current               VCC = Max, VIN = 5.5 V                    50        A

ISC   Output Short Circuit                                                    15   85 mA

      Current (Note 4)

Serial Interface Signals: SERIN+, SERIN

VIHS  Input HIGH Voltage                  (Notes 9, 21)                       VCC   VCC       V
      SERIN+
                                                                              1.165 0.88

VILS  Input LOW Voltage                   (Notes 9, 21)                       VCC   VCC       V

      SERIN+                                                                  1.81 1.475

VTHT  Test Mode Threshold                 VCC = Max                                 0.25      V
      SERIN

VDIF  Differential Input Voltage                                              0.3   1.1       V

VICM  Input Common Mode                   (Note 6)                            3.05  VCC       V
      Voltage
                                                                                    0.55

IIL   Input LOW Current                   VCC = Max, VIN = VCC 1.81 V        0.5             A

IIH   Input HIGH Current                  VCC = Max,                                220       A
                                          VIN = VCC 0.88 V

Miscellaneous Signals: X1, VCC1, VCC2

VIHX  Input HIGH Threshold X1                                                 2.0             V

VILX  Input LOW Threshold X1                                                        0.8       V

IILX  Input LOW Current X1                VIN = 0.45 V                              900 A

IIHX  Input HIGH Current X1               VIN = 2.4 V                               +600 A

ICC   Supply Current                      VCC1 = VCC2 = Max Pin VCC1 (TTL)          50        mA

                                          DMS = 0 V           Pin VCC2 (CML)        300 mA

                                          Am7968/Am7969-175                                        29
       AMD

SWITCHING CHARACTERISTICS (Note 20)
Am7968-175 TAXIchip Transmitter (Notes 10, 13, 22)

          Parameter                                  Test Conditions             Min        Max Units
No. Symbol Parameter Description

Bus Interface Signals: DI0DI7, DI8/CI3, DI9/CI2, CI0CI1, STRB, ACK, CLK

    1       tP    CLK Period                                                 5.7 n          8n     ns

    2       tPW   CLK Pulse Width HIGH                                           20                ns

    3       tPW   CLK Pulse Width LOW                                            20                ns

    4       tPW   STRB Pulse Width HIGH (Note 7)                                 15                ns

    5       tPW   STRB Pulse Width LOW                                           15                ns

    6       tBB   Internal Byte Boundary to CLK                              9t1   +9      20     ns
                                                                              8n
                  (Note 11)

    9       tS    DataSTRB Setup Time                                           5                 ns

    10      tH    DataSTRB Hold Time                                            15                ns

    11      tH    ACK to STRB Hold (Note 8)          TTL Output Load             0                 ns

    12      tH    ACK to STRB Hold                   TTL Output Load             0                 ns

    13      tPD   STRB to ACK (Note 18)              TTL Output Load                        40     ns

14          tPD   STRB to ACK                        TTL Output Load                        23     ns

    15      tPD   CLK to ACK (Note 18)               TTL Output Load                    3t1  + 33  ns
                                                                                         n

Serial Interface Signals: SEROUT+, SEROUT (Note 2)

    22      tSK  SEROUT Skew                       ECL Output Load         200 +200             ps
                                                     ECL Output Load
    23      tR   SEROUT Output Rise Time           ECL Output Load             .45         2     ns
                                                     ECL Output Load
    24      tF   SEROUT Output Fall Time                                       .45         2     ns
                                                     ECL Output Load
    26      tPW  SEROUT Pulse Width LOW                                   t1   5%   t1   + 5%  ns
                                                                             n          n

    27      tPW  SEROUT Pulse Width HIGH                                  t1   5%   t1   + 5%  ns
                                                                             n          n

Miscellaneous Signals: X1 (Note 15)

    29      tPW   X1 Pulse Width HIGH (Note 12)      TTL Output Load on CLK      24                ns
                                                     TTL Output Load on CLK
    30      tPW   X1 Pulse Width LOW (Note 12)       TTL Load                    24                ns
                                                     TTL Load
    32      tPD   X1 to CLK                                                                 32     ns

    33      tPD   X1 to CLK                                                                 32     ns

30                                      Am7968/Am7969-175
                                                                                                 AMD

Am7969-175 TAXIchip Receiver (Notes 13, 14, 22)

     Parameter

No.  Symbol     Parameter Description             Test Conditions     Min Max                    Unit

Bus Interface Signals: DO0DO7, DO8/CO3, DO9/CO2, CO0CO1, DSTRB, CSTRB, IGM, CLK, CNB, VLTN

35   tP         CLK Period (Note 24)                                  5.7 n 8 n                  ns

36   tPD        Data Valid to STRB Delay          TTL Output Load     2t35    2                 ns
                                                  TTL Output Load      n
                                                  TTL Output Load
37   tPD        CLK to STRB                       TTL Output Load                     2t35  +15  ns
                                                                                       n

38   tPD        CLK to STRB                                           t35     5                 ns
                                                                      n

38a  tPD        STRB to CLK (Note 23)                                 3t35    10                ns
                                                                       n

39   tPD        CLK to Data Valid Delay           TTL Output Load                  -  t35   +23  ns
                                                                                      n

40   tPW        STRB Pulse Width HIGH             TTL Output Load     5t35            5t35       ns

                                                                      2n              n

41   tPW        CLK Pulse Width HIGH              TTL Output Load     5t35    7                 ns
                                                                       n

42   tPW        CLK Pulse Width LOW               TTL Output Load     5t35    4                 ns
                                                                       n

43   tPD        SERIN to CLK Delay                TTL Output Load     t35   +17       2t35  +26  ns
                                                                      2n               n

47A  tS         CNB to CLK Setup Time                              -  t35     31                ns
                                                                      n
                (Note 19)

47B  tS         CNB to CLK Setup Time                                      29                    ns

48   tH         CNB to CLK Hold                                       2t35    3                 ns
                                                                       n

49   tPW        CNB Pulse Width LOW                                   2t35                       ns

                                                                           n

Serial Interface Signals: SERIN+, SERIN

57   tJ        SERIN Peak to Peak Input Jitter                                      2          ns

                Tolerance (Note 16)

Miscellaneous Signals: X1 (Note 15)

60   tPW        X1 Pulse Width HIGH                                        21                    ns

61   tPW        X1 Pulse Width LOW                                         21                    ns

                                          Am7968/Am7969-175                                            31
    AMD
                                                      (Page intentionally left blank)

32  Am7968/Am7969-125 Military
Am7968/Am7969-125 MILITARY                                                                                                      AMD
ABSOLUTE MAXIMUM RATINGS
                                                                     OPERATING RANGES
StorageTemperature . . . . . . . . . . . . 65C to +150C
Ambient Temperature                                                  Military (SMD) Devices
Under Bias . . . . . . . . . . . . . . . . . . . 55C to +125C     5962-9052701M3A
Supply Voltage to Ground                                             5962-9052701MXA
Potential Continuous . . . . . . . . . . . . 0.5 V to +7.0 V        5962-9052801M3A
                                                                     5962-9052801MXA
DC Voltage Applied to                                                Temperature (TC) . . . . . . . . . . . . 55C to +125 C
Outputs . . . . . . . . . . . . . . . . . . . . . 0.5 V to VCC Max  Supply Voltage (VCC) . . . . . . . . . . . +4.75 V to +5.5 V

DC Input Voltage . . . . . . . . . . . . . . . 0.5 V to +5.5 V      Military (CPL) Devices
                                                                     Am7968-125/LKC
DC Output Current . . . . . . . . . . . . . . . . . . . 100 mA      Am7968-125/DKC
DC Input Current . . . . . . . . . . . . . 30 mA to +5.0 mA         Am7969-125/LKC
                                                                     Am7969-125/DKC
Stresses above those listed under Absolute Maximum Rat-              Temperature (TC) . . . . . . . . . . . . . 30C to +125 C
ings may cause permanent device failure. Functionality at or         Supply Voltage (VCC) . . . . . . . . . . . . +4.5 V to +5.5 V
above these limits is not implied. Exposure to absolute maxi-
mum ratings for extended periods may affect device reliability.      Operating ranges define those limits between which the func-
                                                                     tionality of the device is guaranteed.

Am7968/Am7969-125 Military                                           33
    AMD

DC CHARACTERISTICS over operating range unless otherwise specified (for CPL Prod-
ucts Group A, Subgroups 1, 2, 3 are tested unless otherwise noted)

Am7968-125 Military TAXIchip Transmitter

Parameter                        Test Conditions (Note 1)                          Min Max Unit
Symbol Parameter Description

Bus Interface Signals: DI0DI7, DI8/CI3, DI9/CI2, CI0CI1, STRB, ACK, CLK

    VOH1  Output HIGH Voltage    VCC = Min, IOH = 1 mA                            2.4           V
          ACK                    VIN = 0 or 3 V

    VOH2  Output HIGH Voltage    VCC = Min, IOH = 1 mA                            2.4           V
          CLK                    VIN = 0 or 3 V

    VOL   Output LOW Voltage     VCC = Min, IOL = 8 mA                                  0.45 V
                                 VIN = 0 or 3 V
          ACK, CLK

    VIH   Input HIGH Voltage     VCC = Max (Note 9)            TC = 30 to +125C  2.0           V

                                                               TC = 55 to +125C  2.1           V

    VIL   Input LOW Voltage      VCC = Max (Note 9)                                     0.8      V

    VI    Input Clamp Voltage    VCC = Min IIN = 18 mA                                 1.5 V

    IIL   Input LOW Current      VCC = Max, VIN = 0.4 V                                 400 A

    IIH   Input HIGH Current     VCC = Max, VIN = 2.7 V                                 50       A

    II    Input Leakage Current  VCC = Max,                    All Inputs               50       A

                                 VIN = 5.5 V                   Except CLK

                                                               CLK Input                150 A

    ISC   Output Short Circuit   (Note 4)                                          15 85 mA

          Current ACK, CLK

Serial Interface Signals: SEROUT+, SEROUT

    VOH   Output HIGH Voltage    VCC = Min ECL Load                                VCC VCC       V

                                                                                   1.165 0.88

    VOL   Output LOW Voltage     VCC = Min ECL Load                                VCC VCC       V

                                                                                   1.81 1.62

Miscellaneous Signals: X1, VCC1, VCC2, VCC3

    VIHX  Input HIGH Voltage X1  VCC = Max (Note 9)            TC = 30 to +125C  2.0           V

                                                               TC = 55 to +125C  2.1           V

    VILX  Input LOW Voltage X1                                                          0.8      V

    IILX  Input LOW Current X1   VIN = 0.45 V                                           900 A

    IIHX  Input HIGH Current X1  VIN = 2.4 V                                            +600 A

    ICC   Supply Current         SEROUT = ECL                  Pin VCC1 (TTL)           30 mA
                                 Load, DMS = 0                 Pin VCC2 (ECL)           45 mA
                                 VCC1 = VCC2 =                 Pin VCC3 (CML)           215 mA
                                 VCC3 = Max

*See notes following end of Switching Characteristics tables.

34                               Am7968/Am7969-125 Military
                                                                                              AMD

Am7969-125 Military TAXIchip Receiver

Parameter                                 Test Conditions (Note 1)            Min   Max Unit
Symbol Parameter Description

Bus Interface Signals: DO0DO7, DO8/CO3, DO9/CO2, CO0CO1, DSTRB, CSTRB, IGM, CLK, CNB, VLTN

VOH   Output HIGH Voltage                 VCC = Min, IOH = 1 mA              2.4             V
                                          VIN = 0 or 3 V

VOL   Output LOW Voltage                  VCC = Min, IOL = 8 mA                     0.45      V
                                          VIN = 0 or 3 V

VIH   Input HIGH Voltage                  VCC = Max (Note 9)                  2.0             V

VIL   Input LOW Voltage                   VCC = Max (Note 9)                        0.8       V

VI    Input Clamp Voltage                 VCC = Min, IIN = 18 mA                   1.5      V

IIL   Input LOW Current                   VCC = Max, VIN = 0.4 V                    400 A

IIH   Input HIGH Current                  VCC = Max, VIN = 2.7 V                    50        A

II    Input Leakage Current               VCC = Max, VIN = 5.5 V                    50        A

ISC   Output Short Circuit                                                    15   85 mA

      Current (Note 4)

Serial Interface Signals: SERIN+, SERIN

VIHS  Input HIGH Voltage                  (Notes 9, 21)                       VCC   VCC       V
      SERIN+
                                                                              1.165 0.88

VILS  Input LOW Voltage                   (Notes 9, 21)                       VCC   VCC       V

      SERIN+                                                                  1.81 1.475

VTHT  Test Mode Threshold                 VCC = Max                                 0.25      V
      SERIN

VDIF  Differential Input Voltage                                              0.3   1.1       V

VICM  Input Common Mode                   (Note 6)                            3.05  VCC       V
      Voltage
                                                                                    0.55

IIL   Input LOW Current                   VCC = Max, VIN = VCC 1.81 V        0.5             A

IIH   Input HIGH Current                  VCC = Max,                                220       A
                                          VIN = VCC 0.88 V

Miscellaneous Signals: X1, VCC1, VCC2

VIHX  Input HIGH Threshold X1                                                 2.0             V

VILX  Input LOW Threshold X1                                                        0.8       V

IILX  Input LOW Current X1                VIN = 0.45 V                              900 A

IIHX  Input HIGH Current X1               VIN = 2.4 V                               +600 A

ICC   Supply Current                      VCC1 = VCC2 = Max Pin VCC1 (TTL)          55        mA

                                          DMS = 0 V           Pin VCC2 (CML)        335 mA

                                          Am7968/Am7969-125 Military                               35
       AMD

SWITCHING CHARACTERISTICS over operating range unless otherwise specified
(Note 20) (for CPL Products Group A, Subgroups 9, 10, and 11 are tested unless other-
wise noted)

Am7968-125 Military TAXIchip Transmitter (Notes 10, 13, 22)

          Parameter                              Test Conditions           Min       Max Units
No. Symbol Parameter Description

Bus Interface Signals: DI0DI7, DI8/CI3, DI9/CI2, CI0CI1, STRB, ACK, CLK

    1       tP   CLK Period                                                8n        25 n       ns

    2       tPW  CLK Pulse Width HIGH                                      25                   ns

    3       tPW  CLK Pulse Width LOW                                       25                   ns

    4       tPW  STRB Pulse Width HIGH (Note 7)                            20                   ns

    5       tPW  STRB Pulse Width LOW                                      20                   ns

    6       tBB  Internal Byte Boundary to CLK                             9t1  +3  25         ns
                                                                            8n
                 (Note 11)

    9       tS   DataSTRB Setup Time                                      10                   ns

    10      tH   DataSTRB Hold Time                                       15                   ns

    11      tH   ACK to STRB Hold (Note 8)       TTL Output Load           0                    ns

    12      tH   ACK to STRB Hold                TTL Output Load           0                    ns

    13      tPD  STRB to ACK (Note 18)           TTL Output Load                     45         ns

14          tPD  STRB to ACK                     TTL Output Load                     25         ns

    15      tPD  CLK to ACK (Note 18)            TTL Output Load                     3t1  + 43  ns
                                                                                      n

Miscellaneous Signals: X1 (Note 15)

    29      tPW  X1 Pulse Width HIGH (Note 12)   TTL Output Load on CLK    35                   ns
                                                 TTL Output Load on CLK
    30      tPW  X1 Pulse Width LOW (Note 12)    TTL Load                  35                   ns
                                                 TTL Load
    32      tPD  X1 to CLK                                                           32         ns

    33      tPD  X1 to CLK                                                           32         ns

36                                   Am7968/Am7969-125 Military
                                                                                                 AMD

Am7969-125 Military TAXIchip Receiver (Notes 13, 14, 22)

     Parameter

No.  Symbol     Parameter Description             Test Conditions     Min             Max Unit

Bus Interface Signals: DO0DO7, DO8/CO3, DO9/CO2, CO0CO1, DSTRB, CSTRB, IGM, CLK, CNB, VLTN

35   tP         CLK Period (Note 24)                                  8n              25 n       ns

36   tPD        Data Valid to STRB Delay          TTL Output Load     2t35                       ns

                                                                            n

37   tPD        CLK to STRB                       TTL Output Load                     2t35  +15  ns
                                                  TTL Output Load                      n

38   tPD        CLK to STRB                                           t35      7                ns
                                                                      n

38a  tPD        STRB to CLK (Note 23)             TTL Output Load     3t35  14                  ns
                                                                       n

39   tPD        CLK to Data Valid Delay           TTL Output Load                  -  t35   +23  ns
                                                                                      n

40   tPW        STRB Pulse Width HIGH             TTL Output Load     5t35            5t35       ns
                                                  TTL Output Load
                                                  TTL Output Load     2n              n
                                                  TTL Output Load
41   tPW        CLK Pulse Width HIGH                                  5t35  15                  ns
                                                                       n

42   tPW        CLK Pulse Width LOW                                   5t35  15                  ns
                                                                      2n

43   tPD        SERIN to CLK Delay                                    t35   +17       2t35  +26  ns
                                                                      2n               n

Serial Interface Signals: SERIN+, SERIN

57   tJ        SERIN Peak to Peak Input Jitter                                      5          ns

                Tolerance (Note 16)

Miscellaneous Signals: X1 (Note 15)

60   tPW        X1 Pulse Width HIGH                                        35                    ns

61   tPW        X1 Pulse Width LOW                                         35                    ns

Note:
CLK (pin 19) must be connected to CNB (pin 24).

                                          Am7968/Am7969-125 Military                                  37
     AMD

Notes:*
1. For conditions shown as Min or Max use the appropriate value specified under operating range.
2. The clock fall to serial output delay is typically 3 bit times.
4. Not more than one output should be shorted at a time. Duration of the short circuit test should not exceed one second.
5. If the CNB to CLK setup time is violated, IGM will stay LOW.
6. Voltage applied to either SERIN pins must not be above VCC nor below +2.5 V to assure proper operation.
7. t4 guarantees that data is latched. ACK (t11) timing may not be valid.
8. If t11 is not met, ACK response and timing are not guaranteed, but data will still be latched on STRB (see t4).
9. Measured with device in Test mode while monitoring output logic states.

10. For the TAXI Transmitter, "n" is determined by the following table:

            DMS      TLS            "n"
            GND    OPEN
                 GND/VCC  n = 1;    8 Bit
                   OPEN             Test Mode 2
                 GND/VCC
            VCC    OPEN   n = 10;   8 Bit
                 GND/VCC  n = 1;    Local/Test Mode 1
                          n = 11;
                                    9 Bit
                                    Test Mode 2

                                    9 Bit
                                    Local/Test Mode 1

           Open           n = 1;    10 Bit
                                    Test Mode 2
            or
       1
       2    VCC           n = 12;   10 Bit
                                    Local/Test Mode 1

11. t6 (Internal Byte Boundary to CLK) is created by the variation of internal STRB propagation delays relative to internal byte
    boundaries over temperatures and VCC. The internal byte boundary determines the byte in which data will come out
    (SEROUT). If STRB occurs before the byte boundary, then the data will be sent out two bytes later. If STRB occurs after the
    byte boundary, then the output data will be delayed by one additional byte.

12. X1 Pulse Width is measured at a point where CLK output equals t2 or t3.

13. For the TAXI Transmitter, `Data' is either DI0 DI7, DI8/CI3, DI9/CI2, CI0 CI1. For the TAXI Receiver, `STRB' is either
    CSTRB or DSTRB and `Data' is either DO0 DO7, DO8/CO3, DO9/CO2, CO0 CO1.

14. For the TAXI Receiver, `n' is determined by the state of the DMS and SERIN

   inputs. When SERIN is held below VTHT max or left open, n=1. When SERIN is held above 0.25 V and when:

       DMS                SERIN             "n"
       GND       < VTHTMAX or OPEN
                 > 2.5 V            n = 1;   8 Bit
                 < VTHTMAX or OPEN           Test Mode
                 > 2.5 V
       VCC       < VTHTMAX or OPEN  n = 10;  8 Bit
                 > 2.5 V            n = 1;   Local Mode
                                    n = 11;
                                             9 Bit
                                             Test Mode

                                             9 Bit
                                             Local Mode

    Open                            n = 1;   10 Bit
                                    n = 12;  Test Mode
    1  or
    2                                        10 Bit
       VCC                                   Local Mode

38               Am7968/Am7969
                                                                                                                                          AMD

15. Jitter on X1 input must be less than 0.2 ns to ensure that automatic test equipment can properly measure device
    switching characteristics. The X1 input frequency will determine the byte rate reference for the receiver byte clock.

16. This specification is the sum of Data Dependent Jitter, Duty Cycle Distortion, and Random Jitter.
18. ACK delay is determined by t13 when the input latch is empty or by t15 when the latch is full (Busy mode). Also note that ACK

    will not rise if STRB does not remain HIGH until ACK rises.
19. If t47A (CNB to CLK setup) is violated, then output data will occur one byte time later.
20. All timing references are made with respect to +1.5 V for TTLlevel signals or to the 50% point between VOH and VOL for

    ECL signals. ECL input rise and fall times must be 2 ns 0.2 ns between 20% and 80% points. TTL input rise and fall times
    must be 2 ns between 1 V and 2 V.
21. Device thresholds on the SERIN (+/) pin(s) are verified during production test by ensuring that the input threshold is less
    than VIHS (min) and greater than VILS (max). The figure below shows the acceptable range (shaded area) for the transition
    voltage.

                                                                                                                         VCC
                                                                                                                         VCC = 0.88 V
                                                                                                                         VCC = 1.165 V

                                                                                                                         Input threshold
                                                                                                                         transition voltage

                                                                                                                         VCC = 1.475 V

                                                                                                                         VCC = 1.81 V

22. Switching Characteristics are tested during 8-bit local mode operation.
23. The limit for this parameter cannot be derived from t37 and t42.
24. This specification does not apply during reacquisition when CLK stretch can occur.
This parameter is guaranteed but is not included in production tests.
* Notes listed correspond to the respective references made in the DC Characteristics and the Switching Characteristics

    tables.

Am7968/Am7969  39
      AMD                                                                     VOUT
                                                                                          CL
SWITCHING TEST CIRCUITS

                                                          VCC

                                                     R1
    VOUT

    2.4K  30 pF                                                                                   50
                                                                                              VCC 2 V

                                                               07370F-14                                           07370F-15

          TTL Output Load                                                     ECL Output Load

Notes:                                                                    Notes:
1. R1 = 500  for the IOL = 8 mA
                                                                          1. CL < 3 pF includes scope probe, wiring and stray
2. All diodes IN916 or IN3064, or equivalent                                  capacitances without device in test fixture.

3. CL = 30 pF includes scope probe, wiring and stray                      2. AMD uses Automatic test equipment load
    capacitances without device in test fixture.                              configurations and forcing functions. This figure
                                                                              is for reference only.
4. AMD uses constant current (A.T.E.) load
    configurations and forcing functions. This figure is for
    reference only.

40                                                             Am7968/Am7969
SWITCHING TEST WAVEFORMS                                                                                                   AMD

                                 3.0 V                                                         2 0.2 ns
                                 2.0 V                                                                   07370F-16
                                 1.5 V
                                 1.0 V

                                   0V
                                2 0.2 ns

                                                             TTL Input Waveform

VCC 0.9 V                                                                                    2 0.2 ns
          80%                                                                                      07370F-17

          50%

          20%
VCC 1.7 V

           2 0.2 ns

                       ECL Input Waveform

KEY TO SWITCHING WAVEFORMS                                      INPUTS           OUTPUTS

                                                      WAVEFORM  Must Be          Will Be
                                                                Steady           Steady

                                                                May              Will Be
                                                                Change           Changing
                                                                from H to L      from H to L

                                                                May              Will Be
                                                                Change           Changing
                                                                from L to H      from L to H

                                                                Don't Care       Changing
                                                                Any Change       State
                                                                Permitted        Unknown

                                                                Does Not         Center
                                                                Apply            Line is High
                                                                                 Impedence
                                                                                 "Off" State   KS000010

                       Am7968/Am7969                                                                                            41
42                                                                                                                                                                                AMD

                                                     30       29                                                                                                           SWITCHING WAVEFORMS
               X1
                                                         1
                                                                          2        32                              33

               CLK                                  3

Am7968/Am7969      DATA IN    9                  10                                    5
                 DATA OR             4
               COMMAND            6                                                          12
                                 13                 14                                                              15
                       STRB              11

                         ACK

                                                                                                                                               23  24

               SEROUT+                                                                                                                                             26
                                                                                                                                                           27
                                                                                                                                                   22

                SEROUT-                                                                                            Note 2                                              27
                                                                                                                                           23
               Note:                                                                                                                                   26  24
               2. The clock fall to serial output delay is typically 3 bit times.

                                                                                                                                                           07370F-18

                                                                                   Am7968 TAXIchip Transmitter AC
                                                      35                                                                                                                                                                  AMD
                                       61
                                                                                                                                                                                                                   SWITCHING WAVEFORMS
                             X1                                            60                                                                DATA=34          DATA=SYNC (JK)           DATA=02
                     SERIN+                    DATA=02

                          CLK                                                                                    57

               DATA OUT                1 1 1 10 1 0 1 0                                                          0 10  0 10 010 1 0 1 10 0 0 1 0 0 01 1 1 1 1 01 0 1                              0  0  10 01

                     DO M OR CO N  43

                        STRB               42

               DSTRB OR CSTRB                                                                                41                              DATA=02          DATA=34                  COMMAND=0        DATA=02
                                       39
                          CNB
                                                                         DATA=XX

Am7968/Am7969                                  40

                                       36                                 38

                                       37
                                                          38A

                                                                             47B                                                                                                       47A
                                                                                                      49

                                                                          48

                                                               45                                                    46                               Note 1                   Note 3
                                                                  Note 1                                                             Note 2                                   44
               IGM

               Notes:                                                                                                                                                                                   07370F-19
               1. IGM rises because CNB = 1 and SERIN = first half of non-sync byte.
               2. IGM falls because CNB falls.
               3. IGM falls because SERIN = first half of sync byte.

               This diagram illustrates how timing relationships are measured. Functional operation is clarified on following pages.

                                                                                                                                             Am7969 TAXIchip Receiver AC

43
44                                                                                                                                                         AMD

                                                               TAXIchip Transmitter                                                                 SWITCHING WAVEFORMS

               INT CLK*

               CLK OUTPUT                              2                3                 4            5                              6
                                                    1

               DATA/COMMAND                DATA 1      DATA 2                     DATA 3     DATA 4
                              INPUT

                  STRB INPUT                                                                 (NOTE 1)
                      ACK OUT
Am7968/Am7969                              DATA 1         DATA 2                          DATA 3       DATA 4
               INPUT LATCH*

               ENCODER LATCH*                          DATA 1           DATA 2                         DATA 3                         DATA 4

                                 SHIFTER*  SYNC               SYNC      DATA 1       DATA 2                SYNC                       DATA 3
                                           SYNC        11 000 100 0 1   DATA 1       DATA 2       11 000 100 0 1                      DATA 3
                               NRZ DATA*                                                                                              DATA 3
                                   SEROUT    SYNC             SYNC        DATA 1       DATA 2           SYNC
                                                        11 000 100 0 1                             11 0001 00 01                         07370F-20
               SERIAL OUTPUT DATA
                                                                 SYNC                                      SYNC

               Note:
               1. The input Latch is BUSY when the second STRB comes in; the internal STRB-ACK is delayed until the next CLK window.

                   Refer to Figure 3.

                                                                                 STRB to SEROUT Timing
                                                                                      (8-Bit Local Mode)
                                                                                                 *Internal Signals
                                                        TAXIchip Receiver                                            AMD

               INTERNAL CLOCK*                                                                                SWITCHING WAVEFORMS

                         SERIN     DATA N     11 0 0 0 1 0 0 0 1  DATA 1     CMD 1      DATA 3     DATA 4
               SERIAL DATA                         SYNC
                                                                     DATA 1     CMD 1
                     NRZ DATA*     DATA N       11 0 00 10 0 0 1        3          4    DATA 3     DATA 4
               CLK OUT = CNB              1          SYNC                                 5             6
                                                             2

Am7968/Am7969  DECODER LATCH*      DATA N-1   DATA N              SYNC          DATA 1  CMD 1        DATA 3
                         DATA OUT  DATA N-2   DATA N-1            DATA N     NO CHANGE  DATA 1     NO CHANGE

                     DSTRB OUT     NO CHANGE  NO CHANGE           NO CHANGE  CMD 0      NO CHANGE  CMD 1
               COMMAND OUT

               CSTRB OUT

                                              TAXIchip Receiver Timing
                                                   (8-Bit Local Mode)

                                                                                                   07370F-21

45
46                                                                                                                                                                 AMD

                                     0 1 2 3 4 5 6 7 8 9 *0 *1 *2 *3 4* *5 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9  SWITCHING WAVEFORMS

               INTERNAL CLOCK*

                                     1 1 0 0 0 1 0 0 0 1 (Notes 1 & 2)

                         SERIN       SYNC                       DATA 1       DATA 2                                   DATA 3
               SERIAL DATA DATA N                                               DATA 2                                    DATA 3
                                     11 0 00 10 0 0 1
                 NRZ DATA* DATA N
                                               SYNC             DATA 1

                                                                   (Note 4)  (Note 3)
                                                                (Note 5)
               CLK OUT = CNB
                                IGM

Am7968/Am7969  DECODER LATCH*           DATA N                  SYNC         DATA 1                                   DATA 2      DATA 3
                  COMMAND OUT        NO CHANGE                                  SYNC
                        CSTRB OUT                    (Lost)

                                                     NO CHANGE                                                        NO CHANGE   NO CHANGE

               DATA OUT              DATA N-1        DATA N                  NO CHANGE                                DATA 1      DATA 2
                                                                                                                                         07370F-22
               DSTRB OUT                                     (Note 6)

                                                                                               (Note 7)
               Notes:

               *Internal Signals

               1. Sync detected in Shifter, but not synchronized with internal state machine.

               2. State machine re-cycled to new sync position.
               3. Clock output delayed to new position.
               4. The LOW time or HIGH time gets stretched depending on what state of the internal machine is reset.
               5. IGM rises at the 6.5th state of the state machine.
               6. Strobe falls at the rising edge of the clock out.
               7. Strobe may be shifted one bit time if the state machine is reset at state 1.

                                     TAXIchip Receiver Timing (8-Bit Mode/Local) Showing External Effect of SYNC Error
                                                                   TAXIchip Receiver                                                               AMD

               INTERNAL CLOCK*                                                                                                              SWITCHING WAVEFORMS

                                                        11 0 0 0 1 0 0 0 1 1 1 0 0 0 1 0 0 0 1                        11 0 0 0 1 0 0 0 1
                                                                                                                              SYNC
                                  SERIN    DATA N       SYNC       SYNC                         DATA 1     DATA 2
                        SERIAL DATA                                                                                     11 0 0 0 1 0 0 0 1
                                                                                                 DATA 1     DATA 2              SYNC
                                                        11 0 0 0 1 0 0 0 1 1 1 0 0 0 1 0 0 0 1        4          5                6

                               NRZ DATA    DATA N                  SYNC
                                                     1
                                 CLK OUT                      2    3

                        CNB TAXI #1 = 1
                           IGM TAXI #1 =
                             CNB TAXI #2

Am7968/Am7969           COMMAND OUT        NO CHANGE    NO CHANGE  NO CHANGE                    NO CHANGE  COMMAND 0  NO CHANGE

               TAXI #1  CSTRB OUT          NO CHANGE    NO CHANGE  NO CHANGE                    DATA N-1   NO CHANGE  NO CHANGE
                          DATA OUT

                        DSTRB OUT

                        COMMAND OUT        NO CHANGE    NO CHANGE  NO CHANGE                    NO CHANGE  NO CHANGE  NO CHANGE
                             CSTRB OUT
               TAXI #2         DATA OUT    NO CHANGE    NO CHANGE  NO CHANGE                    DATA N     NO CHANGE  NO CHANGE

                        DSTRB OUT                                                                                     07370F-23
                        *Internal Signals

47                                                               TAXIchip Receiver Timing
                                                                    (8-Bit Cascade Mode)
      AMD                                                          .098
                                                                   MAX
PHYSICAL DIMENSIONS*
CD 028                                                         .565
28-Pin Ceramic DIP (measured in inches)                        .605

                                                        1.435
                                                        1.490

            1

            .050  .100                                         .005
                                                               MIN
            .065  BSC
                                                                       .015
                                  TOP VIEW                             .060                    .590
                                                                                               .615
    .160                                                                        0                             .008
    .220                                                                       15             .700            .012
                                                                                               MAX
      .125                                                                                END VIEW               .150
      .160                                                                                                       MIN

                  .015                                                                                          06837D
                  .022                                                                                          BZ13 CD 028
                                                                                                                1/8/91 c dc
                                SIDE VIEW

PL 028
28-Pin Plastic Leaded Chip Carrier
(measured in inches)

                            .042    .050                                            .020
                            .048    REF                                             MIN

            .485 .450                                                .042                 .025  R
            .495 .456                                                .056                 .045

                                                               .026                       .013
                                                               .032                       .021

                                                                                               .300 .390
                                                                                               REF .430

                                     .450                      .009                   .090
                                     .456                      .015                   .120
                                     .485                                  .165
                                     .495                                  .180                 06751F
                                                                                                BV 8 PL 028
                                  TOP VIEW                                                      12/31/91 c dc

                                                                                    SIDE VIEW

*For reference only. All dimensions measured in inches. BSC is an ANSI standard for Basic Space Centering.

48                                          Am7968/Am7969
                                                                                                                                           AMD

PHYSICAL DIMENSIONS
CLT028
28-Pin Ceramic Leadless Chip Carrier
(measured in inches)

              .050              .300           .300       SIDE VIEW
              BSC               BSC            BSC
              .006    .150                              .054
              .022    BSC             .150              .065
                                      BSC              .064
.040 X 45 REF. (3x)            .022                   .075
(OPTIONAL)                      .028      .015
                                          MIN
                      .045
                      .055
                       TOP VIEW

                              .442
                              .458
                              .430
                              MAX

.442 .430                                              PLANE 2       07703D
.458 MAX                                               PLANE 1       CS47 CLT 028
                                                                     04/28/94 ae
                    BOTTOM VIEW
                                      INDEX CORNER
                                      .020 X 45 REF.
                                      (OPTIONAL)

                                      Am7968/Am7969                                                                                             49
    TAXIchipTM Integrated Circuits
    Technical Manual

    1.0 INTRODUCTION
    Modern electronic systems move data from point-to-point across physical layer bounda-
    ries using either serial or parallel data links. Parallel data links provide fast data
    transfers and are compatible with most computer architectures. However, conventional
    parallel data links are burdened with cost/performance issues such as costly multi-con-
    ductor cables, crosstalk, RFI, bit-to-bit skew and other concerns associated with multiple
    wire interfaces. Serial data links, although simpler and less costly, have not provided
    sufficient bandwidth to compete with the high data transfer rates of parallel links.

    Recent technological advances have altered the cost performance trade-off between
    serial and parallel data transfer techniques. A new chip set from Advanced Micro
    Devices offers a high performance integrated alternative to traditional serial/parallel data
    transfer techniques. The TAXlchip set (Transparent Asynchronous Xmitter-Receiver
    Interface) provides the means to establish a transparent high speed serial link between
    two high performance parallel buses. The TAXlchip set consists of a Transmitter, which
    takes parallel data and transmits it serially at up to 175 MHz, and a Receiver, which
    converts the serial data stream back to parallel form. TAXlchips provide a simple parallel
    interface through a high speed serial link, while maintaining the data bandwidth required
    by the system.

    1.1 The Am7968 TAXI Transmitter
    The TAXITM Transmitter consists of an input latch, an encoder, a parallel to serial shift
    register, a multiplying Phase Locked Loop (PLL), and some control logic (Figure 1-1).
    Data are input to the latch, encoded, and shifted out at the serial data rate. The encod-
    ing used is the efficient 4B/5B scheme specified for the ANSI X3T9.5 Fiber Distributed
    Data Interface (FDDI specification). This encoding divides an 8-bit byte into two, 4-bit
    nibbles. Each nibble is encoded into a 5-bit symbol. The 10-bit encoded byte is format-
    ted into an NRZI data stream for output to the media. This 4B/5B encoding is 80%
    efficient, using a 125 Mbaud transmission rate to send 100 Mbps of data.

    The Am7968 Transmitter has differential pseudo-ECL (referenced to +5 V) outputs
    which can drive 50  lines. This capability makes it easy to directly interface with
    shielded twisted pair or coaxial cables.

    The pseudo-ECL outputs are also compatible with the ECL interface of optical compo-
    nents used to drive fiber optic cable. In addition to providing high bandwidth and low
    attenuation, fiber optic data transmission also offers noise immunity, eliminates RFI and
    provides data security. Declining optical components costs are bringing the advantages
    of fiber optic data transmission to an ever wider range of applications, from process
    control to avionics. The TAXlchip set is the ideal complement for fiber optic interfaces.

50  Publication# 12330 Rev. E Amendment /0

    Issue Date: April 1994
                                                                                                           AMD

Figure 1-1  Am7968 TAXI Transmitter Block Diagram

                                                                              Data Command

                                                                              N              M

                  Strobe (STRB)               Strobe &                        Input Latch
            Acknowledge (ACK               Acknowledge

                                       X1  Oscillator                         Encoder Latch
                                               and                             Data Encoder
                                      X2
                      Clock (CLK)          Clock Gen.

                            Data Mode
                         Select (DMS)

            Test Serial In       Serial Interface                             Shifter            Media     (SEROUT+)
            (TSERIN)                  Test/Local Select (TLS)                                   Interface  Serial Out +

                                                                                                           (SEROUT)
                                                                                                           Serial Out

                       Note: N can be 8, 9, or 10 bits. Total of N + M = 12.                               12330E-1
Figure 1-2 Am7969 TAXI Receiver Block Diagram

(SERIN+) Serial In +   Media               Shifter                                                (X1)
(SERIN) Serial In   Interface                                                Oscillator

                                           Decoder                                and
                                             Latch                            Clock Gen.

                                                                                                  (X2)

                                                                              PLL Clock
                                                                              Generator

                                           Data Decoder                       Byte Sync                 (DMS) Data Mode Select
                                                                                 Logic
                                                                                                        (CNB) Catch Next Byte
                                                                                                        (IGM) I-Got-Mine

                                           Output Latch                                                 (CLK) Clock
                                                                                                        (DSTRB) Data Strobe
                                           N           M                                                (CSTRB) Command Strobe

                      (VLTN)               Data Command                                                                            12330E-2
                      Violation

            Note: N can be 8, 9, or 10 bits. Total of N + M = 12.

                            TAXIchip Integrated Circuits Technical Manual                                       51
    AMD

         1.2 The Am7969 TAXI Receiver
         The TAXI Receiver (Figure 1-2) accepts the encoded data stream into a serial-to-paral-
         lel converter, decodes and outputs the received data with an accompanying strobe. An
         on-chip data tracking PLL performs the necessary clock recovery from the input serial
         data stream.

         2.0 USING THE TAXIchip SET
         The current TAXlchip set has a maximum effective data throughput of 140 Mbps, over
         ten times faster than the data rate of conventional RS-422 drivers and receivers. The
         TAXlchip set has a frequency range of 40 MHz to 175 MHz corresponding to a parallel
         data transfer rate of 4 to 17.5 Mbyte/sec. Data rates of less than 4 Mbyte/sec are
         accommodated by the automatic insertion of Sync symbols in the absence of new data
         or commands.

         The TAXI Transmitter accepts parallel input data with a simple Strobe/Acknowledge
         handshake, while the Receiver asserts an output strobe when data is available at its
         parallel outputs. The high speed serial-to-parallel conversions and data encoding/de-
         coding are transparent to the user, who sees only an effective parallel transfer rate of up
         to 17.5 Mbyte/sec (see Figure 2-1). Appendix C, TAXI TIP # 89-07 addresses the use of
         synchronous and asynchronous strobes.

         It is important to note here that the user is not forced to supply data at the maximum
         byte rate equivalent of the serial data rate. Data or Commands are sent down the serial
         link only when the user strobes the Transmitter. For those byte clock cycles when the
         Transmitter is not strobed, it automatically sends a special Sync symbol down the link.
         The Sync symbol is a unique bit pattern which cannot be confused with any other valid
         pattern.

         For this reason, Sync is used to establish byte framing at the Receiver. See Appendix C,
         TAXI TIP # 89-03 proper use of TAXI Sync. It also keeps the link active when no other
         symbols are being sent, maintaining Receiver PLL lock. Sync will not over-write data
         already present in the receiver's output data latch. The serial rate is, therefore, truly
         transparent to the user; at input data rates less than the equivalent serial bit rate, the
         TAXI Transmitter will fill the gaps with Syncs, which do not disturb Receiver output data.

         2.1 Data and Command
         The Am7968 TAXI Transmitter and the Am7969 TAXI Receiver interface directly to an 8,
         9, or 10 bit data bus. Each TAXlchip has 12 parallel interface lines which are designated
         as either Command or Data bits. Command bits implement user defined system
         supervisory functions, such as Initialize Your System, Re-try, Halt, or Error which cannot
         be embedded in the ordinary data path.

52       TAXIchip Integrated Circuits Technical Manual
                                                                  AMD

Figure 2-1 Basic TAXIchip Operation

1. Parallel Data                                                   6. The Data
is Entered by                                                    comes out the
    the User                                                      RX and Data

     Data In        Am7968               4. The Serial  Am7969       Strobe is
                  Transmitter            Data is Sent   Receiver      Raised
         Strobe
Acknowledge                                    Out                           Data
                                                                             Strobe
                                     3. The Data is
                                      Encoded and                       Data Out
                                     then Converted
2. The Data is                         into a Serial               5. The Re-
Strobed in by                                                   ceiver takes the
                                          Stream                Serial Data and
   the User
                                                                   Converts it
                                                                Back to Parallel
                                                                Data and then

                                                                   Decodes it

                                                                                       12330E-3

Three different widths are possible: 8 Data and 4 Command bits, 9 Data and 3 Com-
mand bits, and 10 Data and 2 Command bits. This choice of data and control bus widths
allows flexibility to meet different system bus width requirements, while providing the
capability of merging control and data into a common data stream.

2.2 Operational Modes: Local, Cascade and Test

A TAXIchip set point-to-point link can be operated in one of three modes: Local,
Cascade, or Test. Local mode consists of a single Transmitter communicating with a
single Receiver over the serial medium. Cascade mode for Am7968/7969-125 consists
of a single Transmitter driving two or more daisy chained (cascaded) Receivers over a
single serial medium. Cascade Operation for Am7968/Am7969-175 consists of a single
Transmitter driving a single Receiver as shown in Appendix C, TAXI TIPs #13 and #14.
Cascade mode permits direct interface with 16-bit, 32-bit and wider busses. The link
may be operated in any of the above modes using the TAXl's internal PLL for bit rate
generation and tracking, or the link may be run in Test Mode with external frequency
multiplying and data tracking PLLs.

3.0 DATA ENCODING, VIOLATION AND SYNCS

3.1 Data Encoding
Any form of serial data transmission requires some form of encoding before the data are
output to the transmission medium. Encoding is the process of converting a set of m
data bits to a set of n code bits.

The purpose of the encoding operation is to include clock information in the data stream.
Without this timing information, the Receiver would not be able to distinguish adjacent
bits of the same value. For example, if we transmit a thousand ONEs followed by a
ZERO, the Receiver might detect only 999 ONEs, or perhaps 1001 ONEs, followed by
one or two ZEROs. An accurate clock is needed to tell the Receiver when to sample the
incoming bit stream to determine if the bit is a ONE or a ZERO. Since the Transmitter
and Receiver have only one data path between them, the clock (timing) information
must be included in the serial data stream.

                 TAXIchip Integrated Circuits Technical Manual                                   53
    AMD

         The TAXIchip set uses 4B/5B or 5B/6B coding, so that m is either 4 or 5, and n is either
         5 or 6. In 8-bit mode, each 4-bit nibble is presented to one of two 4B/5B encoders to
         produce 10 code bits, 5 from each encoder. In 9-bit mode, the more significant 4B/5B
         encoder is replaced with a 5B/6B encoder to yield a total of 11 code bits. In 10-bit mode,
         both encoders are replaced with 5B/6B encoders, yielding a total of 12 code bits.

         The TAXIchip set can encode two types of data: either 8, 9, or 10-bit Data, or Com-
         mands. Commands are special symbols which are typically used as control functions at
         the receiving end of the link. Commands may be four, three, or two bits wide, corre-
         sponding to a Data width of eight, nine, or ten bits respectively. The presence of any
         non-ZERO bits on the Command inputs when STRB is asserted will cause a Command
         symbol to be sent, regardless of the state of the Data lines. The Command bits are
         encoded into 10,11, or 12 bit groupings which are special cases of the 4B/5B or 5B/6B
         code not used for Data.

         In the absence of Data or Commands, a unique symbol (Sync) is automatically gener-
         ated to maintain link synchronization. If the user has not supplied a STRB during a byte,
         a Sync symbol is sent.

         NRZI stands for Non-Return to Zero, Invert on one. Logic ONEs are indicated by a
         transition, while logic ZEROs produce no transition. Further encoding the 4B/5B
         encoded data in this way ensures that the Receiver PLL will get a transition at least
         every three clock times (the maximum number of ZEROs in the 4B/5B code). Since a
         PLL can make a phase comparison and initiate a correction only at a transition,
         maximizing the number of transitions helps to keep the loop solidly in lock.

54       TAXIchip Integrated Circuits Technical Manual
                                                                           AMD

Table 3-1  TAXlchip Encoder Patterns

                 4B/5B ENCODER SCHEME                5B/6B ENCODER SCHEME

                  4-Bit                 5-Bit                   5-Bit   6-Bit
                 Binary               Encoded
           HEX    Data                Symbol   HEX              Binary  Encoded
           Data
                                               Data             Data*   Symbol

           0     0000                 11110    00               00000   110110

           1     0001                 01001    01               00001   010001

           2     0010                 10100    02               00010   100100

           3     0011                 10101    03               00011   100101

           4     0100                 01010    04               00100   010010

           5     0101                 01011    05               00101   010011

           6     0110                 01110    06               00110   010110

           7     0111                 01111    07               00111   010111

           8     1000                 10010    08               01000   100010

           9     1001                 10011    09               01001   110001

           A     1010                 10110    0A               01010   110111

           B     1011                 10111    0B               01011   100111

           C     1100                 11010    0C               01100   110010

           D     1101                 11011    0D               01101   110011

           E     1110                 11100    0E               01110   110100

           F     1111                 11101    0F               01111   110101

                                               10               10000   111110

                                               11               10001   011001

                                               12               10010   101001

                                               13               10011   101101

                                               14               10100   011010

                                               15               10101   011011

                                               16               10110   011110

                                               17               10111   011111

                                               18               11000   101010

                                               19               11001   101011

                                               1A               11010   101110

                                               1B               11011   101111

                                               1C               11100   111010

                                               1D               11101   111011

                                               1E               11110   111100

                                               1F               11111   111101

           * Notes:
           HEX data is parallel input data which is represented by the 4- or 5-bit binary data listed in the column to
           the immediate right of HEX data. Binary bits are listed from left to right in the following order.

               8-Bit Mode: D7, D6, D5, D4, (4-Bit Binary), and D3, D2, D1, D0, (4-Bit Binary)
               9-Bit Mode: D8, D7, D6, D5, D4, (5-Bit Binary), and D3, D2, D1, D0, (4-Bit Binary)
               10-Bit Mode: D8, D7, D6, D5, D4, (5-Bit Binary), and D9,D3, D2, D1, D0, (5-Bit Binary)

           Serial bits are shifted out with the most significant bit of the most significant nibble coming out first.

Table 3-2 TAXIchip Command Symbols

                 TAXIchip Integrated Circuits Technical Manual                                                          55
    AMD

                        Am7968 Transmitter                             Am7969 Receiver
                                                                       Command Output
         Command Input

                                  Encoded

         HEX            Binary    Symbol          Mnemonic             HEX        Binary

         8-Bit Mode

         0              0000      XXXXX XXXXX     Data                 No Change  No Change
                                                                                    (Note 2)
                                                                       (Note 2)       0000

         No STRB        No STRB   11000 10001     JK (8-bit Sync)      0
          (Note 1)      (Note 1)
                                  11111 11111     II                   1          0001
               1           0001   01101 01101
               2           0010   01101 11001     TT                   2          0010
               3           0011   11111 00100
               4           0100   01101 00111     TS                   3          0011
               5           0101   11001 00111
               6           0110   11001 11001     IH                   4          0100
               7           0111   00100 00100
         8 (Note 3)        1000   00100 11111     TR                   5          0101
               9           1001   00100 00000
         A (Note 3)        1010   00111 00111     SR                   6          0110
              B            1011   00111 11001
              C            1100   00000 00100     SS                   7          0111
         D (Note 3)        1101   00000 11111
         E (Note 3)        1110   00000 00000     HH                   8          1000
         F (Note 3)        1111
                                                  HI                   9          1001

                                                  HQ                   A          1010

                                                  RR                   B          1011

                                                  RS                   C          1100

                                                  QH                   D          1101

                                                  QI                   E          1110

                                                  QQ                   F          1111

         9-Bit Mode        000    XXXXXX XXXXX    Data                 No Change  No Change
                   0                                                                (Note 2)
                        No STRB     011000 10001                       (Note 2)        000
             No STRB    (Note 1)
              (Note 1)              111111 11111  LK (9-bit Sync)      0               001
                           001      011101 01101                                       010
                   1       010      011101 11001  I'I                  1               011
                   2       011      111111 00100                                       100
                   3       100      011101 00111  T'T                  2               101
                   4       101      111001 00111                                       110
                   5       110      111001 11001  T'S                  3               111
                   6       111
                   7                              I'H                  4

                                                  T'R                  5

                                                  S'R                  6

                                                  S'S                  7

         10-Bit Mode        00    XXXXXX XXXXXX   Data                 No Change  No Change
                   0                                                                (Note 2)
                        No STRB                                        (Note 2)        00
             No STRB    (Note 1)
              (Note 1)            011000 100011 LM (10-bit Sync)       0               01
                            01                                                         10
                   1        10    111111 111111   I'I '                1               11
                   2        11
                   3              011101 011101   T'T'                 2

                                  011101 111001   T'S'                 3

         Notes:

         1. Command pattern Sync cannot be explicitly sent by Am7968 Transmitter with any combination of inputs
             and STRB, but is used to pad between user data.

         2. A strobe with all Os on the Command input lines will cause Data to be sent. See Table 3-1.
         3. While these Commands are legal data and will not disrupt normal operation if used occasionally, they

             may cause data errors if grouped into recurrent fields. Normal PLL operation cannot be guaranteed if
             one or more of these Commands is continuously repeated.

56                      TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

3.2 Violation Logic
The TAXI Receiver logic has been designed to detect the most common types of
transmission errors. It detects these errors by completely decoding the incoming data
patterns, and recognizes the following types of VIOLATIONS:

1. Illegal, reserved or unused data patterns (pure Violations).

2. Unused COMMAND combinations.

3. COMMAND in Upper half and DATA in Lower half pattern.

4. DATA in Upper half and COMMAND in Lower half pattern.

Type 1 and 2 VIOLATIONS are decoded and interpreted as either DATA or COMMAND
outputs with the appropriate STRB output. Type 3 & 4 VIOLATIONS are decoded as
COMMAND outputs with a CSTROBE output (even though one half would have been
transformed DATA/COMMAND or COMMAND/DATA by an error), since there is no
information available to the TAXI Receiver to indicate where the error lies. The user
needs to be aware of this possible transposition (possible with all four types of VIOLA-
TION), since the system must account for it. VIOLATION will always be the flag for
these detectable errors.

This method of detection is not 100% effective. As Appendix B shows, it will detect
approximately 50% of the possible double bit errors in Data. Double bit errors in
Command will be detected 99.8% of the time or more, depending upon the pattern
width. Appendix B contains a more detailed treatment of the efficiency of the violation
logic for the various data bit modes.

The method of detecting violations, is effective enough to be used to give an early
warning of transmission problems before the host's error detection system would detect
the errors. It should not be used alone in fault sensitive systems, since it misses a
significant number of transmission errors which cause one valid DATA pattern to alias to
another VALID DATA PATTERN.

3.3 TAXI PLL Characteristics
The Phase Locked Loop in the TAXI Receiver is used to recover the data encoded in
the serial bit stream sent by the TAXI Transmitter. In order to ensure accurate data
recovery, the Receiver PLL must lock on to the underlying code rate of the Transmitter,
and must track minor changes in frequency and phase while rejecting noise superim-
posed on the bit stream. This noise includes both amplitude and phase/frequency
disturbances. Amplitude variations are dealt with in the Receiver's input amplifier
(SERIN+/-), and are not passed through to the PLL, except for phase effects.

Phase/frequency noise, or jitter, can come from many sources, and can have many
different characteristics. Jitter can be introduced by the Transmitter, the Receiver, the
media interface or by the media itself. Examples of media induced jitter include reflec-
tions and edge perturbations caused by improper line termination, pulse width spreading
due to frequency dependent cable attenuation, and pulse dispersion caused by fiber
optic cable effects. Examples of media interface jitter include low light effects in optical
receivers and pulse width distortion caused by baseline shift (changing DC offset) in AC
coupled amplifiers.

The TAXI PLL has been optimized to allow correct data recovery in the presence of the
largest jitter possible. To this end, the PLL parameters, most notably loop bandwidth,
have been chosen to enhance the jitter tolerance of the TAXI Receiver.

TAXIchip Integrated Circuits Technical Manual  57
    AMD

            This optimization is at the expense of lock-up time. In TAXI systems, lock-up time is
            relatively unimportant, since the system must achieve lock only during system power-up.
            If the PLL achieves proper lock within a few tens, or even hundreds of microseconds, its
            startup will be similar to the start-up characteristics of the system power supply.

            The actual time to lock begins during power-up, when both Transmitter and Receiver
            are marginally powered and the entire link is marginally functional. Transient effects
            other than PLL characteristics, which typically occur during power-up, can either
            lengthen or shorten the apparent lock time. These effects are a function of actual
            implementation and are not discussed here. The discussion which follows assumes that
            both Transmitter and Receiver are fully powered, and that the link is fully operational.
            The only effects included are PLL transient effects.

            If there is no data on the link (if the Transmitter is off, or if there is a quiet line) the data
            recovery PLL will drift to its natural oscillation frequency. This frequency is determined
            by component values and tolerances inside the Am7969 receive PLL, and will vary
            slightly from both the Receiver reference frequency (at X1 of the Receiver) and the
            Transmitter data frequency (X1 of the Transmitter).

            When data appears on the line, the receive PLL must achieve phase lock from its
            resting frequency. The structure of the PLL used in the TAXIchip set ensures that this
            resting frequency will be no more than a few percent (typically less than 3%) from the
            reference frequency applied at X1. This is in addition to the specified Transmitter/Re-
            ceiver frequency mismatch allowed by the crystal tolerance specification of +0.1%.

Figure 3-1  Calculated Receiver Lock-Up Time

                                 80                                           HQ
                                 70                                           JK
                                 60                                           II
            Lock-Up Time 50
                  (s)                                                     12330E-4
                                 40
                                 30
                                 20
                                 10

                                   0

                                      0.1     1  2

                                      Percent Offset Frequency at 125 MHz

            Neglecting frequency variations in the Transmitter and jitter in the data stream, the time
            to lock is related to the PLL loop bandwidth and damping factor, and to the transition
            density. The loop parameters are set by the internal component values and tolerance of
            the TAXIchip set. A plot of calculated lock-up time vs Transmitter to Receiver frequency
            offset and transition density is given in the Figure 3-1. Note that low transition density
            causes longer lock times. In fact, at very low transition densities (1 transition per 10 bit
            times of the HQ symbol), and large offset frequencies, the PLL may not be able to
            acquire lock at all, even though the lock equation used to produce the graph seems to
            indicate a solution. As the limits are approached, lock time may grow to several times
            the value predicted by the lock equation.

58          TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

4.0 CLOCK GENERATION AND DISTRIBUTION
The serial baud rate for the Am7968 Transmitter is derived from a byte rate frequency
source. The TAXI Receiver must run at the same frequency as the TAXI Transmitter.
The relationship between serial baud rate and data byte rate depends on the width of
the transmitted data. For 8-bit data, the byte rate is multiplied by 10 to obtain the serial
clock rate. Since the maximum operating frequency is 125 MHz and the minimum
frequency is 40 MHz, the byte rate frequency range for 8-bit data is between 4.0 and
12.5 MHz. The multipliers for 9 and 10 bit data widths are 11 and 12 respectively. The
following table summarizes the byte rate frequency ranges for each data width selected.

            Am7968/Am7969-125

Data Width  PLL Multiplier     Byte Rate

       8    10              4.00 12.50 MHz
       9
      10    11              3.64 11.36 MHz

            2               3.33 10.42 MHz

            Am7968/Am7969-175

Data Width  PLL Multiplier     Byte Rate

       8    10              12.5 17.5 MHz
       9
      10    11              11.37 15.90 MHz

            12              10.42 14.58 MHz

The source of byte rate frequency can be either from the built-in crystal oscillator or from
a TTL clock signal. The maximum allowable mismatch between Transmitter and
Receiver frequency sources is 0.1%. This tolerance is derived from the PLL architec-
ture in the TAXI Receiver, and from considerations of crystal accuracy. More information
on crystal specifications and available distributors can be found in Appendix C, TAXI TIP
#89-05, TAXIchip set crystal specification.

When there is no incoming data, the Receiver PLL has no serial data stream to track.
This situation can arise if the Transmitter has not been powered up, or if the transmis-
sion medium is disconnected. In this case the VCO will drift to a frequency determined
by internal component tolerances. When data appears at the Receiver serial input, the
loop must acquire lock from this resting frequency. The worst case frequency offset and
the capture range of the PLL are designed to allow frequency mis-matching between
Transmitter and Receiver of 0.1%, since this accuracy is achievable with inexpensive
available crystals.

4.1 TAXI Transmitter Clock Connections

The byte rate frequency source drives a multiplying PLL to create an internal bit rate
clock which is used for timing all internal logic. The X1 and X2 pins are used to input the
byte rate frequency source to the Transmitter. Their exact usage will vary, depending on
type of frequency source (crystal or external TTL) and mode of TAXI Transmitter
operation (Local or Test).

            TAXIchip Integrated Circuits Technical Manual  59
    AMD

         4.1.1 Local Mode Transmitters

         In Local mode, X1 and X2 are the crystal oscillator inputs. The external component
         connections are shown in Figure 4-1. Zero temperature coefficient capacitors (type
         NPO) should be used for good temperature stability.

         Typical Crystal Specification

         Fundamental Frequency          4.0 MHz 17.5 MHz +0.1%
         Resonant Mode                  Parallel

         Load Capacitor (Correlation)   30 pF
         Operating Temperature Range    0C to 70C
         Temperature Stability          1.00 ppm
         Drive Level (Correlation)      2 mW
         Effective Series Resistance    25  (max)
         Holder Type                    Low Profile
         Aging for 10 Years             10 ppm

Figure 4-1 TAXlchip Crystal Connection

                                Am7968 or, Am7969         RESET

                                X1                 X2

                                    C                  C

                                                                                                                               12330E-5

          C = 150 pF for a 12.5 17.5 MHz Crystal, 220 pF for a 4 MHz12.5 MHz Crystal

         The Transmitter may also be run in local mode by applying a TTL frequency source to
         X1 and grounding X2. The TTL source may be either from a crystal oscillator module, or
         from a neighboring TAXI Transmitter CLK output. In local mode, CLK is the buffered
         output of the internal crystal oscillator. Connecting the CLK output of a TAXI Receiver
         directly to the X1 input of a TAXI Transmitter is not recommended, because the
         Transmitter's clock stability and jitter requirements are not satisfied by the Receiver CLK
         output.

         4.2 TAXI Receiver Clock Connections
         The considerations and connections for the TAXI Receiver are similar to those for the
         TAXI Transmitter. The Receiver X1 and X2 inputs connect to an on-chip oscillator,
         whose frequency is determined by a parallel resonant crystal, or is driven by an external
         TTL frequency source. The oscillator provides the reference, which sets the expected
         center frequency for the data synchronizing PLL. The synchronizing PLL tracks the
         incoming data and generates a bit clock from the serial data stream. All of the internal
         TAXI Receiver logic, including the logic that generates the CLK output, runs on this bit
         rate clock. This recovered clock is as stable as possible in both frequency and phase, as
         it tracks the incoming data stream. In addition to the bit synchronization accomplished
         by the PLL, the logic will maintain byte synchronization (framing) with the incoming data

60       TAXIchip Integrated Circuits Technical Manual
                                                                                                                                 AMD

            using the Sync symbol to define byte boundaries. If the byte boundaries must be
            re-aligned (on power-up or re-acquisition of signal), the logic will ensure that the CLK is
            stretched (never shortened) upon re-sync to the new byte alignment. Due to this
            behavior, the CLK output from the Receiver is not suitable as a direct frequency
            reference for another TAXI Transmitter or Receiver. CLK is intended to be used by the
            host system as a clock synchronous with the received data.

Figure 4-2  Cascaded Receiver Clock Connections
                From Serial Media

                 SERIN SERIN+            SERIN SERIN+                   SERIN SERIN+
                                                         RX2                             RX3
                      RX1       DMS                           DMS                             DMS
                                                    Am7969                          Am7969
            VCC       Am7969

                 (Primary Receiver)

                 CNB                 IGM  CNB                        IGM  CNB                 IGM       N/C
                                                              X2 X1
                      CLK X2 X1                                                               X2 X1

                                          12.5 MHz                                            12330E-6
                                           Crystal
                                             OSC

            4.2.1 Cascade Mode Receivers (Am7969-125 Only)
            When using an on-board TTL clock source, Receivers which are in Cascade mode
            should have their X1 pin tied to the Crystal Oscillator and their X2 pin grounded.
            Figure 4-2 shows a typical cascaded Receiver clock connection. The frequency source
            for the Local mode Receiver should be either a crystal oscillator (as shown) or another
            external TTL source. It should not be the CLK output of another Receiver. As discussed
            above, the CLK output from the Receiver is not suitable as a frequency source for other
            TAXI Receivers.

            5.0 INTERFACING WITH THE SERIAL MEDIA
            The Am7968/Am7969 TAXlchip set is capable of providing a high speed point-to-point
            serial link over fiber-optic, coaxial, or twisted pair media. The choice of the appropriate
            medium depends primarily on line length and data rate. This chapter discusses the
            issues involved in media choice and the requirements for driving different types of
            media.

            Any TAXIchip set to media interface design must first take into account the electrical
            properties of the TAXI Transmitter and TAXI Receiver. The Transmitter serial output
            drivers are open emitter, emitter followers which generate pseudo-ECL (PECL) levels
            when terminated by pull-down resistors to a voltage more negative than VOL. PECL is
            ECL referenced to the +5 V supply, so that VOH = (50.8) and VOL = (51.8) volts. A safe
            termination voltage which guarantees meeting VOL is 3 V or less. The Receiver input is a
            long-tailed pair which will switch on 50 mV differential input voltage, with a large

                      TAXIchip Integrated Circuits Technical Manual                                     61
    AMD

         common mode range. The average DC value of the input signal is therefore relatively
         unimportant.

         There are three broad classes of TAXl-to-media interface:

         1. Very short (<3 link length), usually DC coupled.

         2. Terminated, DC coupled.

         3. Terminated, AC coupled.

         The short link is typical of a TAXIchip set to optical components connection. The
         terminated cases are used for driving cables, also optical or other components with
         incompatible power supply and/or logic level requirements may sometimes need circuits
         and layout that exceed 3.

         5.1 Very Short Link, DC Coupled
         For DC coupled inter-connections in which the distance between the serial pins and the
         next device is less than 3, transmission line terminations are not necessary. All that is
         required is an appropriate PECL pull-down resistor, RE. Elimination of reflections is not
         required for these short line lengths because the round-trip propagation is significantly
         less than the 2 ns TAXIchip set rise and fall time. The effect of media mismatch in this
         case is distortion and slowing of the transition due to the addition of the reflection to the
         still changing edge.

Figure 5-1a Standard Load Circuit
                                                                                 IOH

                                                     VOH = 4.1 V

                                                                                      50

                                                                                      VCC 2 V = 3 V  12330E-7
                                                                                                      12330E-8
Figure 5-1b Pull-Down with IOH Matched to Standard Load

                                                                             C
                                   VOH = 4.1 V

         IOH  RE

         The lower limit for RE is that value which produces the maximum value of lOH. In a
         standard PECL load circuit (Figure 5-1a) lOH max is given by:

         (VOH (VCC 2))/50 = (4.13)/50 = 22 mA

         If we return RE to ground instead of 3 V (Figure 5-1b), the minimum value of RE
         becomes 4.1 V/22 mA, or 186 .

         Reflections due to mismatch can be minimized by locating the pull-down resistor at the
         end of the line, rather than the source. A mismatched line termination will give a
         reflection coefficient less than one while leaving the end of the line open will give a
         reflection coefficient of one (maximum reflection). Note that the supply voltage and logic

62       TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

level of the optical components must match those of the TAXIchip set in order for the DC
connection to work. If the supply voltage or the logic levels are incompatible, an AC
connection must be used.

5.2 Terminated, DC Coupled
The parallel termination shown in Figure 5-2 may be used for a DC connection of a TAXI
Transmitter to a TAXI Receiver. The parallel termination provides both the line termina-
tion (R1llR2 = Z0 = line characteristic impedance) and a pull-down voltage. The The venin
equivalent of this termination is Z0 pulled down to VCC2 V, assuring both matched
termination and adequate VOL. Using VCC and a voltage divider provides pull-down
voltage without the need for a separate power supply.

Figure 5-2 Parallel Termination                                    VCC  TAXI RX
                               TAXI TX
                                  Pseudo-ECL                       R1
                                       Driver
                                                   Copper Media                   SERIN
                                           SEROUT         Z0       R2

VCC                                                                                      12330E-9

R1                                                 R1 | / R2 = Z0
The venin
Equivalent

                                           R2 (R1 + R2) VCC = VCC 2 V
R2

5.3 Terminated, AC Coupled

AC coupling is the connection of choice for many TAXIchip set applications. The typical
arrangement for an AC coupled link is shown in Figure 5-3. RE is returned to ground to
provide the PECL (pseudo-ECL) pull-down for the driver. The capacitor C blocks the DC
voltage, and R1 and R2 terminate the transmission line and provide a DC bias level for
the Receiver. Since only AC variations are passed through the coupling capacitor, the
bias level at the termination should be set to the midpoint of the signal swing expected
by the Receiver input stage. Note that this bias level is not the same as that which is
recommended for the DC coupled case.

The minimum value of RE was previously established as 186 , to avoid exceeding
IOH max. The maximum value of RE must be small enough to supply the transmission
line with enough current to avoid cutting off the output driver. When switching from a
HIGH to the LOW state, the transmission line may cause the emitter voltage of the driver
to fall more slowly than the base voltage, causing the output transistor to turn off. When
the output transistor turns off, its output impedance becomes very high, causing the
falling edge rate to be controlled by the external load (RE and the transmission line).
This variation in edge rate cannot be tolerated until the falling edge crosses the

TAXIchip Integrated Circuits Technical Manual                                                      63
    AMD

         threshold level of the receiver's differential amplifier. Once the Receiver recognizes the
         state change, variations in the falling edge are not significant.

         To avoid edge rate variations due to driver turn-off, we must equate the voltage to which
         the driver is taken at turn-off with a point in the logic swing which will guarantee that the
         Receiver changes state. Since PECL logic swings are 800 mV, we may safely choose a
         500 mV change at the driver (100 mV past the midpoint) as a guaranteed state change
         at the Receiver. If the driver turns off instantly, we require the voltage divider formed by
         RE and Z0 to produce a 500 mV change from VOH. We can write:

         VOH RE/(RE + Z0) = VOH 0.5
         4.1 x RE/(RE + Z0) = 3.6
         RE = 7.33 Z0

         As a general rule, we may then say that:

         186 < RE < 7.33 Z0

Figure 5-3 Pull-Down and Termination for AC Coupled Link

          TAXI TX                                Copper Media                    TAXI RX
         Pseudo-ECL                                                 VCC
                                                                    R1
              Driver
                                                                                   SERIN
                                             C                      R2

                   SEROUT
                                          RE

                                                                        12330E-10

Figure 5-4 Serial Link with Output Driver Model

           TAXI TX                                             VCC      TAXI RX
         Pseudo-ECL
         Driver (Model)                                             R1

              R0           CB                    Copper Media
                         RE
            VOH SWI                                                                 SERIN
                                                                    R2

                                                                        12330E-11

         5.4 Baseline Wander and the AC Coupling Capacitor
         The 4B/5B and 5B/6B data encoding schemes which are used by the TAXIchip set are
         run-length limited to a maximum of 3 consecutive LOW states (non-transitions in NRZI).
         This type of encoding ensures that on average there will be less than 10% variation in
         the DC component of the encoded data.

         When the encoded data is passed through an AC coupled link, the high-pass filtering of
         the AC coupling will introduce jitter because of the fluctuating threshold caused by the
         variation in DC component. This undesired side-effect of AC coupling is often described

64       TAXIchip Integrated Circuits Technical Manual
                                                                                           AMD

as baseline wander effect and is illustrated in Figure 5-5. In Figure 5-5a, the average DC
fluctuates between 40% and 60% of the maximum level (+10% of midpoint). After the
signal is capacitively coupled (Figure 5-5b), the average DC component is lost due to
high-pass filtering, causing an undesired shift in the signal levels. This shift in the signal
levels, coupled with non-zero rise and fall times of the serial stream cause pulse width
distortion and thus apparent jitter and possible increased error rates.

This DC shifting effect can be minimized if the values of the AC coupling components
are chosen appropriately. The DC level of the data will fluctuate at a data-dependent
frequency, fb, called the baseline wander frequency. The 3 dB corner frequency of the
AC coupling, f3dB=1/(2RC), should be chosen below the minimum baseline wander
frequency of the data. This allows most DC variations to pass through the AC coupling
high-pass filtering, minimizing the DC shift in the signal.

To minimize f3dB we must maximize R and C. The resistance R is generally determined
either by the termination required by the transmission line or by biasing requirements on
both sides of the link. Hence, only the coupling capacitor C can be maximized to keep
f3dB as low as possible. The largest value capacitor that can be used is limited by the fact
that it must be an RF capacitor. RF capacitors are generally of the ceramic type (NPO
and X7R dielectrics) and are limited to a maximum value of approximately 1.0 F.
0.1 F capacitors have proven to be sufficient in laboratory tests of TAXIchip set
systems.

For a 0.1 F capacitor, we must verify that the capacitive reactance at the lowest
fundamental frequency possible is less than 1. The lowest fundamental frequency
possible is the frequency that results when the TAXIchip set is running at it's lowest
BAUD rate (40 Mbaud) and the command or data pattern with the least number of
transitions is being sent. This pattern turns out to be the HQ command (FDDI terminol-
ogy) which has only 1 transition per command, or 1 transition per 10 bits when the
command is encoded. If a continuous stream of HQ commands are sent at 40 Mbaud,
the resultant fundamental frequency of the signal is 2 MHz. At 2 MHz, the capacitive
reactance of a 0.1 F capacitor is calculated as follows:

XC =                                                   1  =  1                     = 0.8
                                                     2fC
                                                             2 (2*106) (0.1*10-6)

Hence, in the worst case a 0.1 F capacitor will give a reactance of less than 1 , as
desired.

In summary, the largest value RF capacitor available should be used to optimize the
performance of the TAXlchip link.

Figure 5-5 Baseline Wander                                                         Average DC Level Varies
                         a) Data Before AC Coupling                                with Data Pattern
                         b) Data After AC Coupling
                                                                                   Varying DC is Filtered Out
                                                                                   Causing an Undesired DC
                                                                                   Shift in the Data

                                                                                                             12330E-12

TAXIchip Integrated Circuits Technical Manual                                                                           65
    AMD

         5.5 Interfacing to Fiber Optic Transmitters/Receivers

         The TAXlchip set can be used in conjunction with optical components and optical fiber
         to form a simple fiber optic communication link. Optical transmission has many advan-
         tages over conventional electrical transmission. These include: immunity to EMI/RFI,
         low attenuation, electrical isolation, data security, and wide bandwidth. Because of these
         features, use of optical fiber as the serial media will result in optimum performance of
         the TAXIchip set link. Depending on the type of fiber and the optical components used,
         TAXI links using optical fiber can cover distances of up to several kilometers.

         Figure 5-6 shows a block diagram of a complete TAXI fiber optic link. The optical
         components transmitters and receivers can be obtained from one of the sources listed in
         Appendix A of this manual. The interface between the TAXlchips and the optical
         components will be the subject of this section.

Figure 5-6 TAXl-Based Fiber Optic Link

                Fiber Optic Transmitter                         Data  Command

                                                               8,              4,
                                                               9,              3,
                                                               10              2

                   Optical                Source                 Am7968
                  Source:                  Driver              Transmitter
                   LED or               Electronics
                Laser Diode

                Optical                 TAXI /Optical              Transceiver
                Connectors                 Interface
         Fiber
         Optic  Fiber Optic Receiver
         Cable

                  Optical                                          Am7969
                 Detector:                                         Receiver

                   PIN or                Receiver
                Avalanche               Electronics
                Photodiode
                                                               8,            4,

                                                               9,            3,

                                                               10            2

                                                               Data Command

                                                                                  12330E-13

         5.5.1 DC-Coupled TAXl-Fiber Optic Transceiver Interface

         When passing data between the TAXIchip set and an optical module, care must be
         taken to assure that the logic levels of the TAXIchip set and the optical components are
         matched. If the supply voltages of the optical components do not match those of the
         TAXIchip set, then the logic levels will probably differ and the interface will require AC
         coupling to isolate these different levels. However, if the power supply requirements
         match those of the TAXIchip set (i.e. VCC = +5 V, VEE = GND) and if the two components
         are connected to the same power and ground planes, a DC coupled interconnection
         may be sufficient.

66              TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

For DC-coupled interconnections in which the distance between the TAXIchip set and
the optical module is less than 3, transmission line terminations are not necessary. All
that is required is the appropriate ECL pull-down as shown in Figure 5-7(1) . On these
short line lengths, elimination of line reflections is not critical. However, without any
increase in complexity or power consumption, line reflections can be reduced simply by
locating the pull-down resistor, RE, at the end of the line instead of at the beginning. This
reduces the reflection coefficient at the end of the line, and therefore, reducing the
magnitude of the reflections.

Figure 5-7 DC-Coupled TAXl-Fiber Optic Interface (Unterminated)

                +5 V                                                             +5 V

TAXI      L < 3, Z0          ODL       Optical Fiber   ODL            L < 3, Z0           TAXI
TX                  RE       TX    186  RE  7.2 (Z0)   RX                                 RX
                             +                                                             +
      +                                                    +                              
                                                           
                         RE                                                            RE
                                                                      RE

Note:                                                                                  12330E-14

If the DC-coupled interconnection is longer than 3, transmission line terminations are necessary. For this
case, the suggested configuration is shown in Figure 5-8. Note that the line termination network also provides
the desired pull-down to VCC 2 V, sufficiently below the output LOW level of VCC 1.8 V

Figure 5-8 DC-Coupled TAXl-Fiber Optic Interface

          +5 V                                                        +5 V

TAXI                R1   R1         Optical Fiber                               R1     R1
TX       L>3, Z0              ODL                          ODL       L>3, Z0                TAXI
                                TX                           RX                               RX
       +           R2                                              +           R2            +
                             +                                                            
                              
                                           R1R2                                        R2
                         R2               R1+ R2 = Z0

                                            5R2
                                          R1+ R2 = 3 V

Note:                                                                                  12330E-15

If the optical and TAXI power and ground planes are decoupled as shown in Chapter 6, AC coupling is always
recommended to allow for variations in power and ground plane voltages. AC coupling is discussed in
Section 5.5.2.

(1) Adequate bypass capacitors have been omitted from this and the following figures to simplify the drawings.

          TAXIchip Integrated Circuits Technical Manual                                           67
    AMD

            5.5.2 AC-Coupled TAXl-Fiber Optic Transceiver Interface

            Some applications will require the TAXIchip set to optical transceiver interconnection to
            be AC-coupled. AC coupling should be used in the following situations: a) when the
            TAXIchip set and optical components are driven by a common power supply but the
            supply pins are decoupled using the scheme recommended in Chapter 6, and b) when
            the TAXIchip set and optical components operate on different power supplies.

            AC coupling via capacitors along with the necessary design equations is shown in
            Figure 5-9. In this configuration, RE is the ECL output pull-down resistor, C provides the
            AC coupling, the connection is made with a transmission line (coax, twisted pair,
            microstrip) of length L and characteristic impedance, Z0, and R1 and R2 provide a
            matched line termination and voltage bias to the midpoint of the optical component's
            logic swing (Vbb).

            The configuration shown in Figure 5-9 is recommended for any line length, L, which
            separates the TAXIchip set and the optical module. Although the matched line termina-
            tion is not necessary for L<3, the Vbb bias voltage is always needed for AC-coupled
            links. Therefore, even for line lengths where matched line terminations are not neces-
            sary (less than 3), the resistors R1 and R2 can be chosen to give a matched load
            without any added complexity.

Figure 5-9  AC-Coupled TAXl-Fiber Optical Interface
                                                          VCC

    +5 V                                    R1

TAXI                      L, Z0  R1            ODL           R1R2   R3R4
TX         C                          Vbb       TX
                                               +
       +          C                           
             RE
                                 R2         R2               R1+ R2 = R3+ R4 = Z0
       RE

                                        VEE                  Vbb =  Midpoint of ODL  =  VIH + VIL              (VCC VEE) R2
                                              Optical Fiber           Signal Swing          2      = VEE + R1 + R2

                                                               5R4  Midpoint of Pseudo-

            +5 V                                             R3+ R4 = ECL Signal Swing = 3.7 V

    R3            R3                                         186 < RE < 7.2 (Z0)

                                            VCC

TAXI                      L, Z0  C               ODL         C = Largest RF Capacitor Available
RX               R4                              RX                                                                    12330E-16
                                 C              +
       +                            RE         
      
                                            RE
       R4
                                            VEE

            5.6 Interfacing to Coaxial Cable

            In many applications, system cost can be reduced by using coaxial cable as the serial
            media. Unlike optical fiber, which requires optical components between the fiber and the
            TAXIchip set, coaxial cable can be connected directly to the TAXI SEROUT pins, giving
            lower system costs.

68                               TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

Because of the resultant lower system costs, coaxial cable is the recommended serial
medium for short-to-moderate length links. At longer lengths, the advantages of fiber
optic transmission (low attenuation, immunity to EMI and ground loops, etc.) make it the
media of choice.

The maximum length possible for a coaxial cable TAXI link depends on the type of
coaxial cable used and the data rate. Higher data rates will tend to limit link lengths
because attenuation and pulse dispersion on coaxial cable increases with frequency.
Many different types of coaxial cables are available. Some have far less attenuation
than others however, with low loss generally comes increased size and rigidity.

RG-58 is a commonly used, readily available type of coaxial cable. In lab tests using this
type of cable, it was found that the TAXlchip link could operate with a byte error rate of
better than 1010 with a confidence limit of 95%, at byte rates of up to 12.5 MHz, at
distances of up to 200 feet. The confidence limit accounts for the statistical nature in
which errors occur in a digital system and it implies that we can be 95% sure that, under
the given circumstances, the byte error rate will be 1010 or better. Note that a byte error
could have been due to a single bit error or more hence, the bit error rate may not be
equal to the byte error rate divided by ten.

Using the TAXlchip set in conjunction with coaxial cable as the serial media is quite
simple. Appropriate line terminations are required and AC coupling is strongly recom-
mended to eliminate ground loops. The recommended configuration, including the
necessary design equations, is shown in Figure 5-10. Each of the components that
make up the interface serve the same purpose as in the AC-coupled TAXl-fiber optic
interface shown in Figure 5-9.

Note that two coaxial cables comprise the link, one for each of the differential pseudo
ECL signals. These two lines should be calibrated for a propagation delay difference of
less than 0.2 ns.

Figure 5-10 Coaxial Cable Interface                     +5 V
                                           +5 V

TAXI                                             L, Z0  R1 R1   TAXI
                                                        R2 R2     RX
TX       C
      +                                                        +

        C                                                     

                         RE
         RE

  R1R2                                                         12330E-17
            = Z0

R1+ R2
   5R2

R1+ R2 = Midpoint of Pseudo-ECL Signal Swing = 3.7

186  RE  7.2 (Z0)
C = Largest RF Capacitor Available

         TAXIchip Integrated Circuits Technical Manual                    69
    AMD

         Sample Values
         Using RG-58A/U, 50  coaxial cable, a successful TAXI link was established using the
         following component values:

                                                    R1 = 68

                                                    R2 = 200

                                                    RE = 300

                                                    C = 0.1 F

         5.7 Interfacing to Twisted-Pair Cable
         Another low cost alternative twisted pair cable. Twisted pair cable is generally more
         lossy than coaxial cable making it suitable only for short distances. To reduce the
         possibility of noise being induced along the line, the shielded twisted-pair cable is
         recommended.

         Using the TAXlchip set with shielded-twisted-pair as the serial medium is very similar to
         using it with coaxial cable. The recommended configuration is shown in Figure 5-11,
         where each of the components that make up the interface serve the same purpose as in
         the AC-coupled TAXl-fiber optic interface shown in Figure 5-9.

         Note that with shielded-twisted-pair, only one cable is required to form the link. The
         twisted-pair conductors carry the differential pseudo-ECL signals and the shield is
         grounded at the Receiver.

Figure 5-11 Shielded-Twisted Pair Cable Interface                    +5 V
                                          +5 V

         TAXI                                      L, Z0             R1 R1    TAXI
                                                                                RX
         TX                 C
                 +                                                          +

                           C                                               

                                      RE                             R2 R2
                      RE

          R1R2 = Z0/2                                                       12330E-18
         R1+ R2

           5R2     Midpoint of Pseudo     = 3.7 V
         R1+ R2 =  ECL Signal Swing

         186  RE  7.2 (Z0)

         C = Largest RF Capacitor Available

70                    TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

Sample Values
Using IBM Type 1 STP 150  shielded twisted pair cable, a successful TAXI link was
established using the following component values:

                                           R1 = 101
                                           R2 = 291
                                           R3 = 300
                                           C = 0.1 F

6.0 BOARD LAYOUT CONSIDERATIONS
While the TAXIchip devices are digital in application, they are essentially analog parts,
containing high frequency analog Phase Locked Loops. Reliable operation in a high
frequency analog and digital environment requires that some simple board layout rules
be followed.

For example, most TAXI applications which are laid out on a wire wrap board will not
work reliably. Because they have at most one power and ground plane, most wirewrap
cards have insufficient separation between small signal current and digital switching
current. Digital switching noise can couple into the analog PLL, causing phase errors
and loss of synchronization. The preferred realization of a TAXI application is on a
printed circuit board, where the user can control the layout of power and ground planes.

6.1 Printed Circuit Board Layout

6.1.1 Rules for Layout
The following rules should be followed to ensure minimal noise coupling:

1. Use a PC board with separate GND and VCC planes.

2. Use two capacitors which differ by at least a factor of ten in value to decouple the
   devices. The reactance of large capacitors has a significant inductive component at
   high frequencies. Because of this inductive component, a single large capacitor is not
   very effective against high frequency noise. Two capacitors, one typically of 1 F and
   one of 0.1 F are more efficient at decoupling than a single large capacitor of 1.1 F.
   The recommended layout is as shown in Figure 6-1.

TAXIchip Integrated Circuits Technical Manual  71
       AMD  Transmitter and Receiver Decoupling Layouts
Figure 6-1                                             VCC Plane

                                                                                                                          VCC Plane

              Transmitter     AB        C2                          Receiver                                              D          C2
            Am7968                                                 Am7969

            VCC1           6 C1 C3                                        VCC1                                        7
            (TTL)
                                                                          (TTL)
                                          Leads must                                                                  C1  C3
            VCC2                         be very short
                           5            (less than 1/4)                   GND1 20
            (ECL)                   C3
            GND1 22 C1

            VCC3           7                                              VCC2                                        8

            (CML)             C1        C3                                (CML)                                           C1         C3
            GND2 21
                                                                          GND2 21

            (CML)

              C1 = 0.1 F (ceramic)                                                                                       12330E-19
              C2 = 1 F Tantalum
              C3 = 0.01 F (ceramic)

            To further decouple the TAXIchip set, it is highly recommended that ferrite beads be inserted
            at locations A, B and D.

Figure 6-3 Jogs and Glitches in the Clock Line
                                                                                            Normal Overshoot < 0.5 V

            CLK or X1

                                        Jog or Glitch

                                                                                                                          12330E-20

                                        Normal Undershoot < 0.5 V

            3. Keep all bypass capacitors as close to the power pins of the device as possible. Lead
               lengths should be minimized.

            4. Use high quality RF grade capacitors such as type COG or X7R. Use of Z5U capaci-
               tors is not recommended.

            5. Ensure that the power supply does not have more that 100 mV of peak-to-peak noise
               at any of the TAXI Vcc pins. Make this check while the TAXls are sending random
               data.

            6. While CLK can drive four X1 inputs or several TTL loads, the highest performance
               can be achieved by reducing the load on the CLK pin. Care should be taken to en-
               sure that no jogs or glitches occur in the CLK signal as shown in Figure 6-3. If pre-
               sent, these glitches will be passed onto the PLL and cause an occasional error.

            Serial Lines

            7. Run serial outputs parallel to each other, or one on top of the other at all times and
               route them away from the Transmitter. Do the same for serial inputs on the Receiver.
               Running these serial traces adjacently will minimize noise caused by these extremely
               fast signals on other traces. Use of strip lines for serial signals is recommended.

72                         TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

8. When terminating serial lines to or from the TAXls ensure that the Vcc rail or ground
   tap is not at a noisy location. Resistors can couple noise from a power supply rail into
   the Serial lines. Vcc to Ground decoupling adjacent to the resistors is recommended
   when using pullup/pulldown terminating resistor setups as shown in Figure 6-4.
   When using only a pulldown, do not use decoupling as this could add more Vcc noise
   into the serial signals.

Figure 6-4 Decoupling Terminations

                                                +5 V  Decoupling
                                                      Capacitor

      +5 V           No Decoupling       R1 R1           TAXI
                     Capacitor Required  R2 R2             RX
TAXI
TX               RE                                  +
            +
                                                     

              RE                                             GND

                                                      12330E-21

6.2 Layout using Fiber Optic Data Links

Because of their small signals levels, fiber optic data links require some care in layout.
Fiber optic data Link receivers consist of a photo sensitive diode and an amplifier. The
photo-diode converts light pulses into currents of around a few hundred nano-amps.
This signal current is then amplified and translated into an ECL signal.

TAXI Receivers and most digital chips switch hundreds of milliamps. If switching noise
from the digital section of the board gets coupled into the optical data link, the signal
from the light pulse data can be corrupted. To prevent the coupling of the optical data
link output with other digital signals, the user must ensure that small signal and digital
switching currents do not flow in the same path. This is done by separating both the
optical VCC plane and the optical ground plane from the VCC and Ground planes used by
other digital circuitry. See Figure 6-5.

TAXIchip Integrated Circuits Technical Manual                     73
       AMD  Fiber Optic Data Link Decoupling
Figure 6-5                                        As Appropriate

                                                0.1 F 4.7 F     Ferrite Bead (Part# 2743002111 by Fair-Rite)

                          FODL                                            TAXI VCC Plane
                                                                               As Appropriate
                          VCC
                          Plane  FODL GND Plane                   .1 F            TTAAXXIIGGNNDDPPllaannee

                                                                  4.7 F

            Power Supply         Logic VCC Plane
                  Ground

                          4.7 F                                  Logic GND Plane

                                      As Appropriate
                          0.1 F

                                                                                                             12330E-22

            Note: This connection includes a ferrite bead in the VCC circuit of the fiber optic components.

            7.0 CASCADE MODE OPERATION
            The TAXIchip set can be cascaded to send multiple byte words over a single serial
            channel. Cascade operation is the loading of n bytes of data into a TAXI Transmitter,
            and the serial transmission of that data through the Transmitter to the media. Data and
            Command bytes are multiplexed into the Local Mode transmitter. Detailed block diagram
            and explanation of the data multiplexing method are described in section 7.1. Also see
            Appendix C, TAXI TIP #14.

            For Am7969-125 TAXI Receivers, the connection is parallel for data and daisy-chained
            for control. That is, the SERIN pins of all TAXI receivers are connected together and to
            the media. The daisy chain of IGM to CNB control signals determines which Receiver
            latches which incoming byte. The Receiver whose CNB input is connected to +5 V is the
            primary Receiver, supplying the initial IGM, as well as a reference frequency for the X1
            inputs of the down stream TAXI receivers.

            Cascade mode does not increase data rate or throughput. The maximum data rate is
            100 Mbits per second, cascaded(2) or not. The advantage of cascading lies in the fact
            that the width of the data word is transparently maintained. If the application requires the
            transfer of 32 bits of data, Cascade mode allows TAXI transmitters to latch all the data,
            and send it over a single serial channel, and receive the data in proper order in four
            TAXI receivers at the other end of the link.

            Another advantage of cascade mode is that if a byte gets corrupted, the system can be
            reset by just sending a Sync, ensuring that the first TAXI Receiver gets the first byte, the
            second Receiver gets the second byte, and so on. Performing this reset operation with
            latches would require additional logic to decode a Sync command which in turn would
            reset all the latches.

            For Am7969-175 TAXI Receivers, see Appendix C TAXI TIP #13 for single receiver
            cascade operation.

            (1)Actually, in Non Auto-Repeat Cascade Mode, the throughput is less than 100 Mbits/s due to the need to
              send Syncs.

74                        TAXIchip Integrated Circuits Technical Manual
Figure 7-1 Cascaded TAXI System                                                                            AMD

               Mixed Data                                                                 From an External
                 Sources                                                                  TTL Frequency Source

               8           4                                                                            12.5 MHz

(Note 2) DI0DI7          CI0CI7 STRB AACCKK
              SEROUT+
              SEROUT     TAXI RX #1
                             TAXI TX #1
              TLS DMS
                          X1 X2            CLK

                                     *
                          12.5 MHz

VCC                                        CLOCK      SERIN+ SERIN X1 X2 DMS CLOCK             To Next
       SERIN+ SERIN X1 X2 DMS                                                                  Stage

          CNB          TAXI RX #1               IGM   CNB          TAXI RX #2             IGM

(Note 1)                                        VLTN                                      VLTN

          DSTRB DO0DO7 CO0CO3 CSTRB                 DSTRB DO0DO7 CO0CO3 CSTRB

                       8                4                          8                   4

              Data         Command                        Data        Command
          Destination      Destination                Destination     Destination

                           Data Path Control Logic                    Data Path Control Logic
                                                                                                          12330E-1

                                        TAXIchip Integrated Circuits Technical Manual                               75
    AMD

         7.1 Transmit Cascaded Data with a Single TAXI Transmitter

         For systems that require data transfer wider than a single byte, a single TAXI Transmit-
         ter can be used to cascade the multiple bytes. This operation allows the data to be
         multiplexed onto a single serial link, and then automatically demultiplexed and restored
         to the original word width. The TAXI Receiver performs this demux operation automati-
         cally when connected in the cascade configuration illustrated in the TAXlchip data sheet
         and section 7.2.

         The circuit shown in Figure 7-2 illustrates the basic technique that may be used to
         control multiplexing of word-wide data into a single TAXI Transmitter.

         This circuit assumes that the data to be transmitted is stored in appropriate registers
         that are all loaded simultaneously. While many systems will already include these
         storage elements, in the diagram these registers are shown as 74ALS374 octal D
         flipflops. They could be any register with the appropriate number of bits for the data, and
         a three-state controllable output. The registers are connected in a TRISTATE MUX
         configuration wherein each output can be selected individually.

         To clarify the illustration of the technique, the Command lines are not used, and have
         been tied low. In systems that send Commands as part of the data stream, these lines
         would be buffered in the same way as the data, except that the unused bits (or bytes)
         need to be held low when Data is to be sent.

         The controller for the automatic multiplexer consists of a shift register that can be loaded
         with a 0 that shifts through and selects each data register in sequence, and strobes the
         TAXI Transmitter. In the attached figure, this shift register is a 74LS174, but any
         collection of flip-flops would serve as well. The shifter is loaded with a 0 when STROBE,
         the signal that loads data into the registers, is a 1. The NAND gate (U1) at the input of
         the first flip-flop assures that only a single 0 is possible while the registers are being
         selected.

         STRB for the Transmitter is derived from the CLK output of Transmitter, and is gated by
         the same signals that select the data. It is important that no glitches appear on the TAXI
         STRB input, since that will cause false data to be sent, and will disrupt the information
         transfer. To assure that any race-caused glitches appearing at the output of the four
         input NAND gate (U2) are suppressed, the counter must be clocked on the falling edge
         of the CLK. This assures that, during the time the outputs are changing, the low on the
         CLK input of the two input NAND gate (U3) will suppress anything happening on the
         other input. When CLK rises, it will be the only signal active, and there should be no
         false strobes. This configuration also assures the longest possible setup time for the
         output of the data registers, since the STRB happens immediately before the outputs
         change, and a full byte time before they change again. The other gates (U4, U5, U6) are
         only buffer and inverters used to assure proper signal sense, and fanout. They may not
         be needed in all systems.

         Only four stages of shift register are required to select the four data registers, and the
         fifth stage shown in the figure is used to provide the SYNC character required for some
         cascade systems. The output of the fifth stage (ACK1 stands for one SYNC) is used to
         ACK systems that require a SYNC between data words. The output of the fourth stage
         (ACK0 stands for no SYNC) can be used for ACK in systems that expect to send
         contiguous data, and no SYNCs between words (auto-repeat cascade). Either of these
         outputs can be connected back to the DATA STRB input if the system is to run automati-
         cally, as in data sampling systems.

76       TAXIchip Integrated Circuits Technical Manual
                                                                                                                  AMD

Figure 7-2 Cascade with One TAXI Transmitter

                                      U7

                                                      74LS174

               U1           LOAD1-          LOAD2-          LOAD3-          LOAD4-                                ACK0
          32
STROBE                DQ              DQ              DQ              DQ           DQ                             ACK1
    DATA               DFF             DFF             DFF             DFF          DFF
                                                                                                                  CLK1
                      CK              CK              CK              CK           CK
                                                                                                                  CLK Buffer;
                                                                                            CLK2                  May Not Be
                                                                                                                  Required for
                                                                                            U6                    Low Fanout
                                                                                                                  System
                                                                                                    U5

                                                                                    U2      U3

                                                                                                              U4
                                                                                            LOADEN

                   8               8               8               8                                CLK

                                                                                                         CLK

                       OE-              OE-             OE-            OE-                  STRBIN
                      DQ              DQ              DQ              DQ
                                                                                                    STRB
                      BUFFERS         BUFFERS         BUFFERS         BUFFERS
                                                                                                     SEROUT
                      CK              CK              CK              CK
                                                                                                                  2
                      74ALS374        74ALS374        74ALS374        74ALS374                                         SEROUT
                                                                                                    ACK
                                8               8               8               8
                                                                                         8          TAXI
                        BYTE1          BYTE2            BYTE3          BYTE4
                                                                                                    DATA

                                                                                                4

                                                                                                         COMMAND

                                      Four-Byte Cascade Mode Logic                                                12330E-24

          7.2 Receivers In Cascade Mode: Connections (Am7969-125 Only)
          Unlike transmitters, all cascaded receivers are directly connected to the media, via the
          two serial input data lines. All Receivers see the same serial data at the same time. The
          Primary Receiver always receives the first byte of serial data after a Sync. The signals
          used by the upstream Receiver to tell the downstream Receiver that it has captured a
          byte are IGM (I Got Mine) and CNB (Catch Next Byte). After receiving its byte, the
          upstream receiver raises its IGM signal, telling the next Receiver in line that it is to catch
          the next byte on the serial line. In this way each succeeding Receiver down the line
          catches each succeeding byte.

          The second receiver waits for the Primary Receiver to capture data before capturing its
          data (the second byte). Similarly, if there were a third Receiver it would wait until the
          second Receiver had captured the second byte before capturing the third byte.

          The connections of the cascaded (downstream) TAXI Receivers are as follows (see
          Figure 7-3):

          The CNB input of the cascaded Receiver is tied to the IGM of it's upstream neighbor.
          The CNB input of the first upstream or primary Receiver is tied high.

          The IGM output of the last downstream Receiver is left unconnected normally. (This pin
          is used differently in Auto-repeat Configuration, discussed in section 7.3).

                                   TAXIchip Integrated Circuits Technical Manual                                       77
    AMD

               X1 is connected to a common Crystal Oscillator or a TTL Clock Source. It is not
               recommended that X1 be connected to another Receiver's CLK output.

               X2 is grounded.

               The DMS pins of all TAXls must be tied in the same state as the DMS pins on the
               Transmitters.

               The CSTRB/DSTRB pins on each of the Receivers are all active simultaneously. A
               timing description for CSTRB and DSTRB is included in Appendix C, TAXI TIP #89-10
               TAXI receiver CSTRB and DSTRB pulse width.

               The VLTN pin has timing that is identical to the timing of the Data Out and the Com-
               mand Out lines. Its connections are specific to each user's applications.

               If CNB is HIGH, the Receiver will catch the next valid byte of data and hold it. It will not
               attempt to catch any more data until it sees a Sync command from the Transmitter or
               until its CNB goes LOW and then HIGH again.

Figure 7-3 Receivers in Cascade Mode

                                            12.5 MHz
                                             Crystal
                                               OSC

SERIN
       SERIN+

                                SERIN                                  SERIN

                                                 SERIN+                         SERIN+

               CLK X2 X1                                         X2 X1                         X2 X1

                   RX1    DMS                           RX2      DMS              RX3          DMS
                Am7969     IGM                        Am7969                    Am7969
VCC          PRIMARY RX
        CNB
                                            CNB                  IGM    CNB                    IGM
                                                                                                      N/C

    CSTRB CMD DATA DSTRB VLTN               CSTRB CMD DATA DSTRB VLTN   CSTRB CMD DATA DSTRB VLTN

                       D23-D16                           D15-D8                         D7-D0  12330E-25
*Transmission line terminations not shown.

               The following section describes the functionality of individual pins:

               The DSTRB Pin
               Any one of the DSTRBs may be used as the user's DSTRB to his system. When an
               entire word has been received (signified internally by a Sync from the Transmitter) the
               data in the Receivers are latched out to the output ports and all the DSTRBs are raised
               (simultaneously) one cycle later. Likewise, if Commands are sent as part of the cascade
               word, the CSTRB/DSTRB connections must be made appropriately.

               Timing description for receivers in cascade mode is included in Figure 7-4.

78                        TAXIchip Integrated Circuits Technical Manual
Figure 7-4 Receiver Timing--8-Bit Cascade Mode                                                              AMD

    Internal                        11000100011100010001                                           1100010001
      Clock*
                         DATA N     SYNC       SYNC       DATA 1                        DATA 2              SYNC
     SERIN               DATA N                                                         DATA 2
Serial Data                         11000100011100010001                                             1100010001

NRZ Data*                           SYNC       SYNC DATA 1                                                  SYNC

            CLK OUT      1          2          3          4                                     5  6

   CNB TAXI #1 = 1       NO CHANGE NO CHANGE NO CHANGE    NO CHANGE COMMAND 0 NO CHANGE
                         NO CHANGE NO CHANGE NO CHANGE     DATA N1 NO CHANGE NO CHANGE
      IGM TAXI #1 =
       CNB TAXI #2

            Command
                    OUT

         CSTRB OUT
TAXI

#1
           DATA OUT

         DSTRB OUT

            Command      NO CHANGE  NO CHANGE  NO CHANGE  NO CHANGE                     NO CHANGE  NO CHANGE
                    OUT  NO CHANGE  NO CHANGE  NO CHANGE     DATA N                     NO CHANGE  NO CHANGE

TAXI CSTRB OUT                                                                                              12330E-26
#2
           DATA OUT

         DSTRB OUT

* Internal Signals

                         If CNB is HIGH, the Receiver will catch the next valid byte of data and hold it. It will not
                         attempt to catch any more data until it sees a Sync command from the Transmitter or
                         until its CNB goes LOW and then HIGH again.

                         If CNB is held LOW, the Receiver will not attempt to capture any data.

                         When the Primary Receiver RX1 catches a valid data byte it will raise its IGM (I Got
                         Mine) so the next Receiver RX2 can catch the next byte and so on down the line. After
                         all the receivers in the system have received their bytes a Sync must be sent or the next
                         byte of data will be lost(3) .

                         Referring to Figure 7-5 for a system of Cascaded Receivers.

                         (3) In the Auto-Repeat Configuration, a Sync is not required.

                                    TAXIchip Integrated Circuits Technical Manual                     79
       AMD  CNB and IGM Propagating Down Cascaded Receivers
Figure 7-5                              Time

            Serial    Sync     Data 1 Data 2  Data 3         Sync
             Data

            CNB1 =          a  b              c              d
                 VCC
                                                                     t46
               IGM1
              CNB2

            IGM2
            CNB3

                       IGM3 =                                                                                    12330E-27
                       N/C

            Note: Half of the byte is sufficient for the Receiver to decide whether the byte is a Sync or Data.

            When CNB on the first Receiver is raised (Figure 7-3 it is tied to Vcc), its IGM does not
            follow until the first half of a non-Sync byte is detected in its SERIN. Note that if a Sync
            is detected, IGM does not go HIGH, since it is a Sync that makes IGM fall.

            The IGM on RX1 rises when it sees a non-Sync byte, then since it is tied to the CNB of
            RX2. RX2 will now be ready to accept the next byte of data.

            RX2 will now wait for the next non-Sync byte to come down the SERIN lines. During this
            time all the other downstream receivers will ignore the data on the SERIN lines because
            their CNBs are still LOW. In the same way the upstream (Primary) Receiver will ignore
            the SERIN lines because it has already caught one byte and thus it will continue to
            ignore the data until it sees another Sync.

            The IGM on RX2 rises when it sees the second non-Sync byte.

            In this fashion, each Receiver will sequentially get ready to receive data as the CNBs
            propagate down the IGMs.

            When the first Receiver sees a Sync, it will lower its IGM which is connected to RX2's
            CNB which will lower its IGM and RX3's CNB and so on. In this way the LOW IGM will
            also propagate down all the Cascaded Downstream Receivers. CNB falling to IGM
            falling is t46 ns.

            In normal Cascade mode, the CNB on RXl is tied HIGH and thus, a Sync has to be sent
            after all the receivers are full to ensure that RX1 is reset to accept the next byte of data.

80                    TAXIchip Integrated Circuits Technical Manual
                                                                                                                                 AMD

            The Data Out Lines
            When a Receiver sees the Sync symbol it sends the data byte it just received from its
            Input Latch to its Decoder Latch, and then the receiver lowers its IGM. One more clock
            cycle is required for the data to go to the Output Latch. At this point DSTRB is raised. In
            this way all data bytes are output simultaneously from all receivers, two clock cycles
            after the first Sync (or two clock cycles after a LOW CNB). The DSTRBs of all the
            receivers rise simultaneously as well.

            The VLTN (Violation) Pin
            In Cascade mode the VLTN pin acts exactly like a Data Out line. The timings are exactly
            the same. Violations do not change the output of the IGM pin. i.e., a Receiver that gets a
            VLTN will still raise it's IGM signal as if it received a valid data byte.

            7.3 Auto-Repeat Configuration

            7.3.1 Receiver Connections in Auto-Repeat Configuration
            In Auto-repeat Configuration the IGM of the last Receiver on the line is inverted and tied
            to the CNB of the Primary Receiver. This connection eliminates the need to send a Sync
            between each Data Word.

            In a 3-Receiver cascade system, IGM3 is inverted and tied to CNB1. When the IGM of
            the last Receiver goes high, CNB1 goes LOW.

            CNB1 going LOW ripples through the chain pulling each IGM LOW (t46 ns) until finally
            the last IGM goes LOW again, pulling CNB1 HIGH resetting RX1 to receive new data.

            In Figures 7-6 and 7-7, as each Receiver decodes its data byte, it raises its IGM and
            thus the next Receiver's CNB.

Figure 7-6  TAXI Receiver--Cascaded in Auto-Repeat

                               SERIN+
                                         SERIN

            CNB  IGM     CNB  IGM                   CNB         IGM CNB  IGM

            CSTRB DSTRB  CSTRB DSTRB                CSTRB DSTRB CSTRB DSTRB

                                                                         12330E-28

                 TAXIchip Integrated Circuits Technical Manual                81
       AMD  Receiver Timing in Auto-Repeat Configuration
Figure 7-7

                   Serial  Sync  Data 1 Data 2 Data 3
                    Data

                   CNB1

                   IGM1
                   CNB2

                   IGM2
                   CNB3

                   IGM3 =                                                 12330E-29
                   CNB1

            Note:

            Only when a Receiver has a CNB = 1, can it accept new data. It then raises its IGM when it sees a non-Sync
            byte. It won't accept another data byte until it's CNB has gone LOW and HIGH again.

            When IGM1 goes high, CNB2 goes high. This allows RX2 to decode the next byte and
            raise it's IGM. IGM2 is connected to CNB3 and RX3 is now allowed to decode the next
            byte and raise its IGM.

            In Figure 7-8 since IGM3 = CNB1, CNB1 goes LOW.

            When CNB1 goes LOW, RX1 is reset and it pulls it's IGM LOW (t46 ns).

            Since IGM1 is connected to CNB2, RX2 is reset and pulls its IGM LOW t46 ns later.

            CNB3 = IGM2 goes LOW, which causes IGM3 to follow it LOW t46 ns later. IGM3 going
            LOW makes CNB1 go HIGH again and RX1 is now set to receive the next byte of data
            on the SERIN.

            See Figure 7-9. Thus, the cycle starts over again.

82                         TAXIchip Integrated Circuits Technical Manual
                                                                                 AMD

Figure 7-8 Receiver Timing in Auto-Repeat Configuration

Serial  Sync  Data 1 Data 2  Data 3
Data

CNB1

                                                                            t46
IGM1
CNB2

IGM2
CNB3

IGM3 =
CNB1

                                                                                 12330E-30

Note:

When IGM3 goes HIGH CNB1 goes LOW. Thus, IGM1 = CNB2 goes LOW t46 ns later, and IGM t46 ns after
that. This will ripple down to IGM3.

        TAXIchip Integrated Circuits Technical Manual                                       83
       AMD  Receiver Timing in Auto-Repeat Configuration
Figure 7-9

            Serial  Sync  Data 1 Data 2  Data 3           Data 4   Data 5                              Data 6
             Data

            CNB1

            IGM1
            CNB2

            IGM2
            CNB3

            IGM3 =                                                                                     12330E-31
            CNB1

            Note: IGM3 = CNB1 so RX1 is now ready to receive new data. The cycle can now be repeated.

            7.3.2 Timing Limitations of the Auto-Repeat Configuration
            Note, however, that the t46 delay adds up as it ripples through the daisy chain. If the total
            delay from the first to the last Receiver in the cascade is greater than 1 byte time,
            parallel data will output 1 byte time later on some Receivers than on others.

            The following example is for t46 = 20 ns and a 12.5 MHz byte rate, the time between the
            start of one byte to the start of the next is 80 nanoseconds. When IGM on the last
            Receiver goes HIGH forcing the CNB1 on the first one to go LOW, it will take 20 x R ns
            (where R is the number of Receivers in cascade) before the last IGM goes LOW again,
            (allowing CNB on the first Receiver to go HIGH).

            In order for the first Receiver to capture the next byte its CNB cannot remain LOW for
            more than X ns (where X must be less than 1 byte period).

            X = (20 x R1) + (inverter delay) + (CNB to CLK set-up)

            (R1 is the number of receivers that can be connected in cascade in this format)

            The CNB to CLK set-up time is specified as t47 = [(byte time/n) 32 ns]

            In 8 Bit mode at 12.5 Mbyte/s, CNB to clock setup = - [(80/10) 32] = 24 ns

            Figure 7-10 demonstrates an alternative scheme which will allow a virtually unlimited
            number of receivers to be cascaded. The fan-out of the inverter dictates the number of
            AND gates that can be driven. Multiple inverters can be connected to the last IGM
            output if needed. Using this scheme guarantees that all of the receivers in cascade will

84                  TAXIchip Integrated Circuits Technical Manual
                                                                                                                          AMD

     output data at the same time This also guarantees that the CNB on the first Receiver
     goes active (HIGH) within 2 gate delays + 20 ns after it goes LOW. This leaves enough
     time for the first Receiver to capture the (R+1)th byte of data.

Figure 7-10 TAXI Receiver--Cascaded In Auto-Repeat Configuration.
                     Configuration 2

               SERIN +
                        SERIN -

     CNB IGM       CNB IGM  CNB IGM                                     CNB IGM

     CSTRB
                DSTRB
                                                 CSTRB
                                                            DSTRB
                                                                                             CSTRB
                                                                                                        DSTRB
                                                                                                                                         CSTRB
                                                                                                                                                    DSTRB

Figure 7-11 TAXI Receiver--Cascaded in Auto-Repeat Configuration.             12330E-32
                     Configuration 3                                    IGM

                   SERIN+
                                SERIN

CNB  IGM      CNB  IGM      CNB  IGM                               CNB

CSTRB DSTRB   CSTRB DSTRB   CSTRB DSTRB                            CSTRB DSTRB

                                                                                                                                                       12330E-33

     In practice, all the AND gates are not required. Using the above equation for X we can
     calculate a value of R1 for which X is less than 1 byte period at the appropriate fre-
     quency of operation. Then if the number of receivers to be cascaded is greater than R1,
     an AND gate is needed for every (R1+1)th Receiver in cascade. The other receivers can
     be directly connected as shown in Figure 7-11.

     Syncs in Auto-Repeat Configuration and Recovering from Errors
     A Sync in Auto-Repeat Configuration acts much like a Sync in Normal Cascade mode. It
     resets all the Receivers and their IGMs so the upstream (Primary) Receiver receives the
     next non Sync byte of data. This remains as the method of recovering from byte framing
     errors.

     7.4 Unbalanced Configuration (Am7968/Am7969-125 Only)
     In reality there is no difference in connection between balanced and Unbalanced
     Configurations. The name only indicates that the number of Transmit bytes and the
     number of Receive bytes are unequal.

     The TAXI Receivers do not care how many data bytes the Transmitter is sending to
     them. One data byte can be transmitted to several Receivers. The only limitation here is

                   TAXIchip Integrated Circuits Technical Manual                                                                                           85
    AMD

             the drive capability of the Transmitter and the termination circuit for multidrop transmis-
             sion lines. Similarly, several Transmit bytes can be multiplexed to one Receiver. There
             are no drive considerations in this case.

             Figure 7-12 shows an example of an unbalanced mode of operation in which one
             Transmitter is connected to three Receivers.

Figure 7-12  Unbalanced Configuration Example: One Transmitter to Three Receivers

                                             TTL Data IN

                                                    8,
                                                    9,
                                                    10

                  +                  Am7968

                  SEROUT
                  
                       X1 X2

                                                                         OSC

                                             Clock

                              X1                           X1                      X1
                                               SERIN
                  SERIN                                             SERIN

             VCC  CNB         IGM    CNB              IGM           CNB

                          8,                          8,                   8,
                          9, Am7969                   9, Am7969            9, Am7969
                          10                          10                   10

                                             TTL Data OUT                     12330E-34

             Note that in the Unbalanced Configuration, attention has to be given to where a Sync
             will be needed. Either the Auto-Repeat Receiver Configuration should be used or a
             Sync must be provided every (R + 1) bytes, where R is the number of Receivers
             cascaded together. More information on proper use and requirement of SYNC, refer to
             Appendix C, TAXI TIP #8903.

             8.0 TEST MODE
             The Phase Locked Loops (PLLs) in the TAXlchips are designed to run within a fre-
             quency range that has been set for maximum efficiency and accuracy. The lower limit of
             this frequency range is 40 MHz.

             In Test Mode, the PLLs of the Transmitter and the Receiver are disconnected and the
             internal clock is applied from an external source. This allows the TAXls to function at a
             much slower speed. This mode was designed to simplify the testing of TAXls in an
             automatic testing production environment. A by-product of Test Mode is that it allows the
             user to run the TAXls in systems that are slower than 4 MHz (the minimum byte rate). In
             this mode there is no minimum frequency.

             A system that needs to transfer data at LOW byte data rates can normally be imple-
             mented without modifying the standard setup, and Test Mode need not be used. When
             there is no data to be sent, the TAXlchips will keep the line active by sending Syncs.

86                   TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

The serial link will operate in the 40 to 175 MHz range as determined by the byte rate
clock, but the byte data rate will be determined by how often the user strobes the TAXI
Transmitter. The transmission speed is transparent to the user.

Some applications may have a serial link bandwidth limitation. Typically, this means that
the media connecting the Transmitter to the Receiver can only handle serial data rates
that are lower than 40 MHz. The user can run the TAXlchips in Test Mode in order to
overcome the 40 MHz lower frequency limitation.

For convenience in the following discussions, encoded data width n has been set to 10,
corresponding to an 8-bit input byte, (i.e. DMS = LOW).

Since the multiplying PLL is turned off in Test Mode, an external clock source must be
supplied to the TAXls. In normal (non-test) mode, the Transmitter PLL multiplies the
byte clock by 10. The new 10X clock is called the bit clock or bitclk, and is used to
transmit the serial data. The Receiver PLL generates the same type of bitclk to decode
the incoming data and to track and follow any fluctuations in the transmission frequency
of the incoming data.

In test mode the Transmitter PLL is disconnected and the internal clock multiplier is
switched out. The internal logic is now clocked directly by the signal applied to the CLK
pin. The input to the CLK pin now becomes the bitclk and must be supplied by the user.

On the Receiver side, the internal data tracking PLL is disconnected in Test Mode. An
external clock recovery circuit must be used to allow the Receiver to track the incoming
serial data stream. This recovered bitclk is supplied to X1. Either a digital PLL or an
analog PLL (for faster rates) can be used for clock recovery as shown in Figure 8-2.

The Transmitter and Receiver Test Mode connections and functionality are given in the
following section.

8.1 Transmitter Connections
Refer to Figure 8-1.

The TLS pin is left floating. This is the pin that puts the Transmitter in Test Mode.

The RESET pin is left floating. RESET pin function is described in Appendix C, TAXI TIP
#89-02. The X2 pin is grounded.

SERIN is left floating (D/C = Do Not Connect).

The DMS pin is set in the appropriate state for 8-, 9- or 10-bit mode as desired by the
user.

The CLK is now an input for bitclk (the bit rate clock). This means that if the serial
transmission rate is to be 1.5 Kbits/s, CLK must be 1.5 kHz.

The ACK pin is raised only when a Sync byte is detected in the Transmitter's shifter
latch (note that if STRB is lowered before ACK is seen, ACK will be suppressed. See the
STRB/ACK description in Section 7.1).

The X1 input is the reset pin for the internal state machines and can be left unconnected
in operational systems. For testing purposes, the following steps are to be taken upon
power up or initialization.

1. X1 should be kept HIGH and the Transmitter bitclked about 15 times

2. X1 should be lowered and the Transmitter bitclked about 200 times.

TAXIchip Integrated Circuits Technical Manual  87
    AMD

         This serves to flush all extraneous data from the buffers and reset all internal state
         machines. Once this is completed the Transmitter may be Strobed. X1 should be left in
         the LOW state upon completion of the initialization.

         The STRB input must now be strobed only once every n = 10 bitclk pulses or more. This
         will allow time for an 8 bit wide byte to be encoded to 10 bits and shifted out one bit
         every clock pulse.

         The parallel data input pins are provided with new data every 10 bitclk pulses. Setup
         and hold times remain the same as in non-Test Mode with respect to STRB. (In the
         non-Test modes, the clock rate is the byte rate and a new data word and a strobe is
         provided every clock pulse. In test mode, the clock rate is the bit rate so the new data
         word and strobe are provided every n clock pulses).

         In Test Mode the Receiver expects only single ended data. Thus only one of the
         SEROUT lines from the Transmitter is used. However, both lines must have pulldown
         resistors to electrically balance the outputs.

Figure 8-1 Transmitter Test Mode Connections

         Divide By n

         or Byte Rate

         Clock                         N/C

                        ACK            TLS    X1

                        STROBE

              Data IN                                     X2
              8, 9, 10
                              Am7968 RESET
         Command IN
             4, 3, 2                                                           Bit Rate

                                              CLK                              Clock

                                                                               Generator

                                              CLS             N/C = Test Mode

                              SEROUT+              DMS
                                       SEROUT
                                                               Can Be Set
                                                    300        for 8, 9, or
                                                               10-Bit Mode

                        300

                                              Media Interface          To Receiver
                                                                           12330E-35

88                      TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

8.2 Receiver Connections
Refer to Figure 8-2.

Grounding SERIN puts the Receiver in Test Mode. SERIN+ is a single ended 100K
ECL NRZ input.

The X1 pin now becomes the bit rate clock input (bitclk), just like the CLK pin on the
Transmitter.

The CLK pin remains a byte rate CLK out.

8.3 Timing Relationships in Test Mode
The timing parameters in Test Mode are similar to the parameters in standard mode.
Propagation delay values remain the same, however bit time relationships are now
calculated with respect to the new bit times. For example, using a bitclk = 1.0 kHz, which
is a 1 ms period, the byte time t35 = 10 bits x 1 ms = 10 ms. In the same way t37, which is
the CLK falling to STRB rising delay is now [2 (t35/n) + 15 ns] = 2.015 ms. Note that
Setup and Hold times for SERIN to X1 are not specified and must be determined for
each application.

Figure 8-2 Receiver Test Mode Connections

                                                                               Normal
                                                                              Function

                        DSTRB CNB SERIN+                                                                               Single Ended
DATA STROBE                                                                                                              Input From
                                                                                                                        Transmitter
                                                                                        SERIN
                                                                                                                       Clock Recovery
DATA OUT                                                                                X1                                   Circuit
  8, 9, 10
                             Am7969 X2                                                                                 Digital or Analog
          CMD STROBE                                                                                                           PLL
                                                                                        RESET
                                                                                                                  Byte Rate CLK Out
                      CSTRB

COMMAND OUT                                                                             CLK
       4, 3, 2                                                                          DMS

                      VLTN IGM

                             Normal                                                             DMS Can Be
                             Function                                                           Set For 8, 9, or
                                                                                                10-Bit Mode

                                                                                                                  12330E-36

                TAXIchip Integrated Circuits Technical Manual                                                                             89
    APPENDIX A

    Fiber Optic Data Link Manufacturer List
    Presented below is a partial listing of fiber optic data link suppliers that manufacture or
    market optical components in a data rate range compatible with the TAXIchip set.
    Several of these components have been demonstrated in a bench level evaluation in
    conjunction with the TAXlchip set.

    AMP
    1 (800) 552-6752
    (416) 475-6222 (Canada)

    AT&T Microelectronics
    (800) 372-2447

    BT&D Technologies
    Delaware Corporate Center 11
    Suite 200
    2 Righter Parkway
    Wilmington, DE 19803
    (800) 545-4306

    Hewlett Packard
    Customer Information Center
    (800) 752-0900

    Sumitomo Electric
    777 Old Saw Mill River Rd.
    Suite 230
    Tarrytown, NY 10591-6725

90  TAXIchip Integrated Circuit Technical Manual
            APPENDIX B

            Error Detection Efficiency
            When a received data pattern does not represent a valid coding symbol, the TAXI
            Receiver asserts the VLTN pin to indicate that the current data contains an error.

            The Receiver cannot detect the occurrence of a bit error that transforms one valid
            symbol into another valid but incorrect symbol. This means that the transition error can
            change a valid data symbol into a different valid data symbol, or in certain cases a valid
            Command symbol and not be flagged by the Violation pin.

            A single noise event on the serial link can cause at a minimum a double bit error. Single
            bit errors are assumed to be impossible (or at least rare) because NRZI encoding would
            require that the voltage level on the link be inverted after the event. There is no known
            error mechanism external to the TAXIchip set which could cause this condition. Having
            confirmed that all errors are at least 2 bits wide, let us examine the location at which
            these errors can exist.

            Consider the 4B/5B encoded data pattern for the TAXIchip set in the 8-bit mode. The
            output corresponds to two five bit nibbles for each eight bit data byte. Shown below are
            four nibbles, or two bytes of encoded data output, with six possible locations for double
            bit errors within nibble 1 of Byte 2.

Figure B-1                 Byte 2                                      Byte 1

                 Nibble 2           Nibble 1                 Nibble 2           Nibble 1

            MSB            LSB MSB            LSB MSB                  LSB MSB            LSB

            b9 b8 b7 b6 b5 b4 b3 b2 b1 b0 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0

                           A                                                              12330E-37

                                 B
                                       C
                                             D
                                                    E

                                                          F

            Notes:
            Error location A corresponds to a double bit error occurring in the Least Significant Bit of nibble 2 and the
            Most Significant Bit of nibble 1.

            Error locations B, C, D and E occur within the nibble between adjacent bits, and,

            Error location F occurs between the LSB of nibble 1 (Byte 2) and the MSB of nibble 2 (Byte 1).

                           TAXIchip Integrated Circuit Technical Manual                              91
    AMD

           For example, consider transmitting Hex B [1011], encoded as 10111. Error E occurs
           changes bits b0 & b1, resulting in encoded pattern 10100, which is Hex 2 [0010]

           2 bits changed, and the run length the error = 4 bits,

                      1011   becomes
                      0010

                             2 bits changed, and the run length
                             the error = 4 bits,

           A double bit error can change valid data into a Violation, a valid Command byte, a 1-bit,
           2-bit, 3-bit,or 4-bit data error. A summary of the occurrence of these errors for the six
           error locations for 4B/5B encoding is summarized below in Table B1.

Table B-1 Error Type

             A          B      C        D     E                       F

           V=5        V=5    V=5      V=3   V=3                     V=1
           C=5        C=3    C=5      C=3   C=5                     C=1
           1B=4       1B=0   1B=2     1B=4  1B=0                   1B=14
           2B=2       2B=8   2B=4     2B=6  2B=6                   2B=0
           3B=0       3B=0   3B=0     3B=0  3B=0                   3B=0
           4B=0       4B=0   4B=0     4B=0  4B=2                   4B=0

Table B-2  Similar reasoning for the 5B/6B encoding scheme results in seven possible error
           locations, and the summary of the occurrence of these errors is listed below:

              A          B      C      D       E                      F      G

           V=13       V=16   V=12    V=6     V=9                   V=10    V=5
            C=3        C=2    C=2    C=4     C=3                    C=4    C=3
           1B=10      1B=0   1B=0   1B=0    1B=8                   1B=2   1B=22
           2B=6       2B=14  2B=12  2B=14   2B=12                  2B=12  2B=2
           3B=0       3B=0   3B=4   3B=6    3B=0                   3B=0   3B=0
           4B=0       4B=0   4B=2   4B=2    4B=0                   4B=4   4B=0

           Utilizing this information one can determine the efficiency of the violation logic in the
           TAXI Receiver. Figure B2 summarizes the violation effectiveness, as well as depicting
           the number of bits in error in the undetected corrupted data. This information can be
           extremely useful in determining what, if any, additional error detection schemes should
           be implemented. Figure B3 graphically represents the run length of the corrupted data
           for the undetected errors. As shown in this figure, there are a small percentage of
           unlimited run length errors. This is due to the few data patterns, which, when corrupted
           will cause a false Sync pattern to be generated. This pattern will cause a running error
           which will continue until the next valid Sync realigns the byte edge to its proper position.
           While these false Syncs occur very rarely, these are the most dangerous errors in a
           TAXI system, this very well may dictate the maximum user packet size.

92                    TAXIchip Integrated Circuit Technical Manual
                                                                                                 AMD

Figure B-2                 60
Figure B-3
                           50

            Percent of 40
               Error 30
              Events
                           20

                           10

                            0

                                 Violation  1-Bit Error         2-Bit Error  3-Bit Error         4-Bit Error
                               8 Bit
                               9 Bit                                                             12330E-38
                               10 Bit

                        50

                        40

            Percent of  30
            Undetected

            Error Events 20                                                                      0.104
                                                                                                     0.027%
                        10                                                                                0.57

                        0

                               1 Bit        2 Bit        3 Bit  4 Bit        5 Bit        6 Bit  Unlimited

                                                   Run Length of Error in Corrupted Data

                               8 Bit                                                             12330E-39
                               9 Bit
                               10 Bit

                             TAXIchip Integrated Circuit Technical Manual                                     93
    APPENDIX C

    TAXI Technical Information Publications

    The TAXI applications team has documented questions and answers that are general
    purpose in nature and applicable to a wide range of applications. This documentation
    has taken the form of TAXI Technical Information Publications (TlPs), and have been
    incorporated in this revision of the technical manual. The contents of this appendix are
    as follows:

    TAXI TIP # 1:   Subject: Receiver Response to Loss of Input Signal
    TAXI TIP # 2:   Subject: TAXlchip RESET Pin Function

    TAXI TIP # 3:   Subject: Proper Use for TAXI Sync

    TAXI TIP # 4:   Subject: TAXI PLL Lock-Up During Power-On!

    TAXI TIP # 5:   Subject: TAXIchip set Crystal Specification

    TAXI TIP # 6:   Subject: TAXI for FDDI Applications

    TAXI TIP # 7:   Subject: Synchronous vs. Asynchronous Strobe

    TAXI TIP # 8:   Subject: TAXI Receiver Lock Time

    TAXI TIP # 9:   Subject: TAXI Bridge: Bidirectional TAXI Communication

    TAXI TIP # 10:  Subject: TAXI Receiver CSTRB and DSTRB Pulse Width

    TAXI TIP # 11:  Subject: Using Receiver CLK Output to Run a TAXlchip Transmitter

    TAXI TIP # 12:  Subject: TAXlchip Pins Internal Circuit

    TAXI TIP # 13   Subject: Demuxing a TAXIchip Receiver to Output Multi-Byte Words

    TAXI TIP # 14   Subject: 32-Bit Multiplexed Cascade with the TAXIchip Transmitter

    TAXI TIP # 15   Subject: General Device Information for 125/175 MHz TAXIchips

    TAXI E.B. Nov `89: Subject: TAXlchip Error Rate Example

94                  TAXIchip Integrated Circuits Technical Manual
TAXI TIPs

TAXI Technical Information Publication #89-01

Subject: Receiver Response to Loss of Input Signal

Question:
It is desired that the TAXI Receiver outputs be predictable and stable during conditions
when the TAXI Transmitter may cease transmitting (power-off) or is disconnected. How
can a system designer predict the TAXI Receiver outputs or use the TAXI Receiver in a
system where the TAXI Receiver must appear Inactive under these conditions? This
applies to both Coaxial and Fiber-Optic Systems.

Answer:
The key to this problem is interpreting the loss of incoming Tx data as a Quiet-Line-
State and either flagging the system accordingly or gating the TAXI Receiver outputs
with an inactive flag.

In a Coaxial coupled system the loss of incoming signal drive will cause the TAXI
Receiver inputs to rest at the input termination bias voltages. The differential serial
inputs will normally be at equal potential. To properly interpret a loss of signal as a
constant quiet state the input termination bias voltages must be altered slightly from
each other. To allow reliable interpretation of the offset as a constant logic state, the
offset voltage should typically be set to about 50 mV.

The TAXI Receiver will interpret the Quiet-Line-State differently depending upon the
operation mode (8-bit, 9-bit, or 10-bit). In 8-bit mode the Receiver will generate continu-
ous CSTRB's with the Command outputs at F Hex, or all HIGH. In the 9-bit and 10-bit
modes there is no defined interpretation of an incoming quiet data stream. This will
cause the TAXI Receiver to generate continuous CSTRB's and the Violation output will
be continuously HIGH. A one-shot may be used to determine Violation=HIGH duration
and then generate an inactive flag, or the system may interpret the Violation output
directly as an inactive or invalid condition flag and halt data-dependent system opera-
tions during any byte with Violation=HIGH.

In a Fiber-Optic coupled system two methods may be used, depending on the Optical
Receiver construction. If the Optical Receiver has a Carrier-Detect output this signal
may be used to flag an inactive state. If there is no Carrier-Detect, one may be gener-
ated using an ECL one shot arrangement which will detect loss of edges after a
predetermined period of say, for example, 80 bit times. The actual time may vary
depending on the desired response to loss of data.

In either condition, if the Receiver recovered Byte Clock (CLK) is used as a system
clock, then the system must be able to tolerate a shift in the CLK frequency of typically
about +/-3% to allow for Rx-PLL offset and drift during this period. (If the Optical
Receiver begins oscillation when the fiber is dark, the TAXI Receiver PLL may attempt
to track the oscillation resulting in an indeterminate Rx recovered clock frequency.
Optical Receiver dark response thus becomes a possible system concern.)

TAXIchip Integrated Circuits Technical Manual  95
    AMD

         TAXI Technical Information Publication #89-02

         Subject: TAXlchip RESET Pin Function

         Question:
         How long must the RESET pin be held low in order to insure that the TAXIchip has
         reset?

         Answer:
         The RESET pin is level sensitive and after a LOW input level is asserted it instantane-
         ously forces the Phase Lock Loop (PLL) to its lowest possible frequency (approximately
         5 to 10 MHz). A 1 ms LOW pulse should allow sufficient time for the PLL to reach a
         stable state. Preliminary tests conducted in the lab reported that for the full TAXI
         frequency and temperature range, the time required to recover from a reset was less
         than 100 s.

         Resetting is intended to allow graceful recovery from the rare occurrence of a PLL
         lock-up due to noise bursts on the serial data lines, as may occur when light is removed
         from certain optical links. In a fiber-optic coupled system, loss of optical signal may
         cause the optical receiver to oscillate, causing the TAXI Receiver to track the oscillation
         to an indeterminate frequency. Care must be taken to avoid the oscillation, or a reset
         can be used to recover from it. After reset, the PLL begins tracking incoming data, and
         the byte boundary remains undefined until the transmitted data includes a Sync (JK).
         The Sync is a unique bit pattern which forces the TAXI Receiver to align itself to the
         correct byte boundary.

         In a coaxial system when a loss of incoming signal drive occurs, there will be no data for
         the TAXI Receiver to track. This quiet state will be interpreted as a continuous data
         pattern. The Receiver decodes this Quiet-Line-State differently depending upon the
         operational mode selected: 8-bit, 9-bit, or 10-bit. In 8-bit mode the TAXI Receiver will
         generate continuous CSTRBs with command outputs all high (F Hex). In 9-bit or 10-bit
         modes there is no defined interpretation of an incoming quiet data stream thus generat-
         ing continuous CSTRBs and forcing the violation output (VLIN) to be continuously high.
         Further information on the effects of incoming signal drive loss is available in TAXI TIP
         #89-01, Receiver Response to Loss of Input Signal.

96       TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-03

Subject: Proper Use for TAXI Sync

Question:
What is the proper use for Sync? How often is a Sync needed?

Answer:
When a Transmitter has no data to send, it sends Sync. This symbol allows the
Receiver PLL to maintain phase and frequency lock with the transmitter, exactly as
would a normal DATA stream. It has the additional special property of being a unique bit
pattern that can be used to discover the byte boundaries in an otherwise continuous
bit stream.

The Receiver PLL takes some time to achieve phase and frequency lock (as described
in section 3.3). After lock is achieved the TAXI Receiver must align the incoming data to
the proper byte boundaries. The Receiver logic compares the incoming bit stream (bit by
bit and without regard for byte boundaries) with the pattern for Sync, and when it is
found, forces an internal bit counter to 0. The internal counter then continues to count
bits and run the byte rate logic without further reference until another Sync is found.

From this description of the Sync function, it is obvious that only ONE Sync symbol is
ever really required to define the byte boundary for the TAXI Receiver if the internal
counter continues to count correctly. It is unlikely that the internal logic function will
make a mistake, and therefore the counter will continue to count off the proper number
of bits per byte forever. However, there is some chance that noise can corrupt DATA
into a pattern that looks exactly like the Sync symbol. (The chance is about 0.13% of all
possible error types.) When this happens, the byte boundary is forced to an incorrect
position, and all data following is decoded incorrectly. TAXI Receiver violation detection
logic may or may not flag the errors, but the Receiver cannot distinguish properly framed
data from incorrectly framed data. The only thing that can correct this running error is
another Sync.

The minimum number of Syncs required in a user data stream is dictated by the system
sensitivity to running errors, and the system's built in error detection mechanism.
However, it is a good practice to send a Sync every 1000 bytes.

Systems that send packetized data, should allow a Sync between each packet. This will
assure that if an error occurs, it will be terminated at the end of the packet and will not
corrupt the succeeding packets. Systems that send data at a rate slower than the TAXI
byte rate will have Sync automatically inserted as pad characters, so the user may not
need to specifically insert them.

Systems that send byte or short phrase data (commands or control words, for example)
might send a Sync before each byte or phrase to assure that the message is not missed
because of an earlier framing error.

From this discussion it should be clear that there is no RIGHT NUMBER of Syncs to
send with TAXI data. The correct number is dependent on the type of data the user is
sending, and the system sensitivity to running errors.

TAXIchip Integrated Circuits Technical Manual  97
    AMD

         TAXI Technical Information Publication #89-04

         Subject: TAXI PLL Lock-Up During Power-On!

         Question:
         Is there a recommended power-on sequence for the TAXIchips to prevent PLL lock-up?

         Answer:
         Early versions of the -70 TAXIchips did have some sensitivities associated with hot-
         plug-in lock-up, fast VCC rise time, and/or power supply sequencing during power-on
         causing occasional PLL lock-up. These potential problems were addressed in the -125
         TAXIchips with an improved circuit design. The -125 TAXIchips do not exhibit any
         known power-on problems, but a PLL Reset function is available on a package pin and
         may be used to restart the PLL if problems occur.

         Use of the external PLL Reset pin should not be necessary with the -125 TAXIchips, but
         there may be specific situations where its use may be helpful with the TAXI Receiver.
         There are possible situations where large amounts of noise may occur on the Receiver
         serial data inputs. Under these conditions the Rx-PLL may attempt to track the noise to
         an indeterminate frequency. This deviation in frequency may adversely affect data
         recovery when a good data stream reappears. System requirements may also place a
         restriction on the allowed clock frequency deviation. Use of the PLL Reset function on
         the Receiver may assist in the containment of some of these effects.

         All VCCs may be powered-on simultaneously with a common supply. It is only recom-
         mended that the TAXI GND pins be connected to a common Ground and the VCC pins
         be separately filtered and decoupled to that Ground. Variations in power-on times due to
         separate VCC filtering and decoupling are not a problem. Use of a common VCC supply is
         sufficient as long as noise filtering of the supply at the TAXI VCC pins is adequate,
         therefore use of separate power supplies for the VCCs is usually not necessary.

         Refer to Section 6.1, for more information concerning power supply layout and decoupling. Further
         information is also available in TAXI TIP #89-02, TAXI Receiver RESET Pin Function.

98       TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-05

Subject: TAXIchip Set Crystal Specification

Question:
What are the design considerations for crystals used with TAXIchip set?

Answer:
The TAXIchip's parallel mode oscillator uses a 4.0 MHz 17.5 MHz crystal with a
frequency tolerance of 0.1%.

Any crystal will oscillate in either series or parallel mode depending upon the type of
oscillator used. By specifying parallel mode and the load, the manufacturer will calibrate
the crystal in parallel mode at the desired frequency. This could be important in
applications where frequency tolerance is critical due to the fact that the resonant
frequency in parallel mode is typically 0.02% above the series mode frequency.

As discussed in section 3.3, the time required to synchronize the data recovery circuit in
the Receiver is proportional to the delta between the Transmitter frequency and the
Receiver PLL resting frequency. The Receiver resting frequency is typically less than
1% away from its own crystal frequency, due to mismatch between internal circuits.
The crystal specification of 0.1% is meant to be small enough to cause a negligible
effect on lock time while not increasing the crystal cost (0.025% crystals are quite
common). Sometimes tighter frequency and tolerance specifications may be necessary
to meet the user's system requirements (i.e. FIFO depth, etc.).

More information on crystal specifications for the TAXIchip set may be found in
Section 4.1.1.

A partial list of vendors follows:

Distributor           Typical 12.5 MHz  Phone Number
                      Part Number
I.E.A.                                  (408) 435-1000
Calmax Corp.          HC18U 12.500      (714) 957-1299
Monitor Products      UM-12.5           (619) 433-4510
Anderson Electronics  MM 49XlE12A-12.5  (814) 695-4428
Target Electronics    011-668-03260     (408) 733-0384
                      CC025A-12.5

TAXIchip Integrated Circuits Technical Manual                                                                             99
     AMD

          TAXI Technical Information Publication #89-06

          Subject: TAXl for FDDI Applications?
          Question:
          Can the TAXIchip set be used for FDDI physical layer applications?

          Answer:

          The TAXIchip set is code compatible with the FDDI physical layer but there are restric-
          tions in the design which would cause difficulty in using the TAXIchip set for the physical
          layer of an FDDI node. The TAXIchip set by itself cannot be used to build a fully
          compliant FDDI node, although it provides several of the functions required.

          The TAXI Transmitter is compatible with FDDI at the physical layer electrical interface
          and can send all codes specified by FDDI. An exception to the encoding is that Quiet-
          Line-State (QLS) is defined as fiber-dark for FDDI, requiring a static SEROUT=LOW,
          and the Transmitter defines the equivalent of QLS, as Command F, as no-transitions,
          with no control of the static logical state.

          The TAXI Receiver is also compatible with FDDI at the physical layer electrical interface
          and can recognize the codes specified by FDDI, with restrictions. The restrictions
          concern Master-Line-State (MLS), Halt-Line-State (HLS), and the carrier detect function.
          MLS and HLS are terms describing a data stream composed of a consecutive string of
          HQ and HH symbols respectively, representing a line-state condition. The Receiver will
          decode these symbols, but it does not count them to signal line-states as required
          by FDDI.

          MLS and HLS are relatively long run-length signals with 10 and 5 bit-times between
          transitions respectively, as compared to a maximum limit of 3 bit-times for data. The
          Receiver PLL was designed for wide operating frequency range, with tradeoffs in the
          ability and time required to capture long run-length data sequences. The FDDI specifica-
          tion allows 100 s for the Receiver to lock upon and detect MLS following a long period
          of QLS. A typical TAXI Receiver will meet these criteria but the production parts are
          neither tested nor guaranteed for this condition. There are no problems associated with
          tracking the MLS signal once the PLL has acquired lock.

          HQ and HH, within the TAXI Receiver, require proper byte framing for detection. MLS and
          HLS as specified by FDDI are not framed, therefore the transition may be located at any of
          the ten bit locations. The result, as decoded within the TAXI Receiver, will be as follows:

          MLS:  00100 00000  = HQ  CMD-A      10% probability
          HLS:  00000 00100  = QH  CMD-D      10% probability
                all other    =     Violation  80% probability
                00100 00100  = HH  CMD-8      20% probability
                all other    =     Violation  80% probability

          The FDDI line state definition does not preclude the insertion of an occasional sync
          into the MLS or HLS data stream for proper framing, solving the recognition problem.
          If full FDDI compliance is required, MLS and HLS must be detected external to the
          TAXIchip set.

          The carrier detect function, as specified by FDDI, requires the flagging of a QLS to the
          MAC layer as long as the fiber is dark. The TAXI SERIN inputs must be static for this
          condition to be met by the TAXI Receiver. This problem must be addressed directly by
          the Optical receiver or gating of its outputs.

          Functions of the FDDI MAC layer interface are not directly addressed in the TAXI
          designs.

100             TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-07

Subject: Synchronous vs. Asynchronous Strobe

Question:
When should synchronous vs. asynchronous strobing be employed?

Answer:
Inputs to the TAXI Transmitter can be strobed asynchronously, but with some limita-
tions. In local mode, the STROBE edge can rise at any time, without regard for place-
ment within any particular byte. The data associated with the STROBE (STRB) will be
latched into the Transmitter, and will be transmitted at the earliest opportunity. If some
system limitation insures that a second STRB cannot ever be within the same byte time
(80.0 ns at 125 MHz), then there is no need to observe the ACK output of the TAXI
Transmitter.

If no such guarantee exists, then ACK must be used to insure that no more than two
STRBS lie within a single byte. Again there is no restriction on STROBE placement
within a byte, since ACK will always insure that the capacity of the TAXI input buffer is
not exceeded. The TAXI input buffering can handle two STRBS within a single byte, but
this additional buffer must be flushed by the absence of a STRB in a given byte before
another two-strobe byte is encountered.

In an early revision of the 70 MHz Transmitter, there was a particular placement of
STROBE with respect to the falling edge of CLK, that could cause loss of data. This lead
to several revisions of technical literature mentioning the Prohibited Zone, and Uncer-
tainty Zone. This restriction in STROBE placement has been removed in the 125 MHz
version of the Transmitter. T6 in the data sheet, now refers only to the exact placement
of the internal byte boundary. Knowledge of this time is only important for synchronous
systems to predict in which byte the data will appear.

The only restriction on Local mode asynchronous STRB input would be in systems
which require contiguous data output from the TAXI Receiver. It is possible that when
strobing asynchronously, there will be an occasional byte with no strobe, and another
nearby byte with two strobes. The Transmitter has sufficient buffering to handle this
condition, but will pad the missing byte with a Sync character. For systems that have this
restriction, STRB should be made synchronous with the CLK of Transmitter.

TAXIchip Integrated Circuits Technical Manual  101
     AMD

          TAXI Technical Information Publication #89-08

          Subject: TAXI Receiver Lock Time

          Question:
          In a fully operational system in which both the Transmitter and Receiver are powered
          on, how long will it take for the Receiver to lock to new data after a quiet line?

          Answer:
          When data transmission stops and the link becomes quiet, the TAXI Receiver PLL will
          drift to its natural resting frequency which by design, is less than 3% away from the
          reference frequency applied at the X1 pin.

          When data appears on the line, the Receiver PLL will achieve phase lock in a time
          which is proportional to the incoming data edge density and PLL loop bandwidth.
          Because this lock time is dependent on the data being transmitted, the time it takes for
          the receiver to lock will depend on the specific system application. In Section 3.3, three
          types of data are represented and their calculated lock times are shown. By dividing the
          lock time for a specific data pattern by the X1 clock period, the number of bytes to lock
          the PLL can be calculated.

          Because time to lock is dependent on many variables, it is represented as a typical time.
          If time to lock is critical to the specific application, we suggest you allow at least the
          times shown.

          Although there is no guaranteed specification for time to lock, a test is run (using a JK
          pattern) as part of AMD outgoing tests to ensure that all devices can achieve lock within
          a reasonable time. The test is performed by sending JKs for 640 s, and then without
          interruption, a full rate functional test is run. For the test to pass, the PLL must lock to
          the JK pattern and then track the incoming data perfectly.

102       TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-10

Subject: TAXI Receiver CSTRB and DSTRB Pulse Width

Question:
What is the maximum CSTRB and DSTRB pulse width?

Answer:
The internal logic of the TAXI Receiver determines the pulse width of CSTRB and
DSTRB based on the timing of an internal clock (Bit Clock). Under normal conditions,
the pulse width will be 4-bit times wide in the 8-bit mode, and 5-bit times wide in the
9- and 10-bit modes. An exception to this typical width is upon re-sync which can cause
the pulse to be expanded by up to 5 bit times as the byte boundaries are re-aligned to
the incoming data stream.

The number of bit times used to represent data differs based on the operational mode;
in 8-bit mode, data is encoded into 10 bits, in 9-bit mode 11-bits, and in 10-bit mode
2 bits. For example, a Receiver operating with a 12.5 MHz crystal and utilizing 8-bit
mode will have a clock period of 80 ns (1/12.5 MHz = 80 ns). Internally the Receiver
divides this period by 10, forming the internal bit boundaries used to represent the
encoded data. This example yields a 8 ns (80 ns/10 = 8 ns) bit period, which translates
to a internal clock rate of 125 MHz (1/8 ns = 125 MHz). Figure 11. shows a timing
diagram of a TAXI Receiver internal clock and its relationship to CLK, Data, and Strobe
outputs. The Receiver utilizes this divided clock to define its internal logic states.

The CSTRB and DSTRB signals are generated by using these logic states and have a
fixed relationship to the incoming encoded data. The figure shows that from the
beginning of the byte (state 0), the CSTRB or DSTRB delay is two internal clock periods
before going high, and the signal remains high for four internal clock periods then
returns to a low logic level. Actual pulse width will vary from this ideal width due to signal
rise and fall delay, propagation delay and effects of loads external to the Receiver. The
data sheet parameters reflect these delays and normal manufacturing guard bands.

TAXIchip Integrated Circuits Technical Manual  103
       AMD  (8-Bit Mode Example) TAXI Receiver Internal Clock Distribution
Figure 11

                            9 0 1 2 3 456 78 9 0 1 2

                 Internal
                       Bit

                   Clock

                 Internal
                   Clock

            (Byte Rate)

              External
                 Clock
                 (CLK)

              Internal
            CSTRB &

              DSTRB

             External
            CSTRB &

              DSTRB

            Internal
               Data

            External
                Data

                                                                            12330E-40

104                         TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-11

Subject: Using Receiver CLK Output to Run a TAXI Transmitter

Question:
Is it possible to use the Receiver CLK output to drive the X1 input of a TAXI Transmitter?

Answer:
To assure accurate transmission of data, the Transmitter must have a stable, jitter free,
byte rate reference to its multiplying PLL. This is typically derived from a crystal and can
be connected to any crystal controlled and noise free TTL source.

The Receiver synchronizes its internal clock with the incoming signal and recovers data
and clock for use by the receiving host system.

In the process of sending high speed data over typical serial links, the data may be
affected by noise from various sources. The PLL in the Receiver removes this noise and
delivers a synchronized clock to the Receiver logic and to the host system. However,
some of the noise may feed through the PLL and appear on the CLK output. The CLK
output can jitter as much as 2 ns when recovering data from a noisy link. This will not
typically affect normal logic functions, and can be ignored. If the Receiver must realign
its byte boundary, it will stretch CLK to the new alignment position and thus protect the
host logic from shortened CLK cycles.

These noise and phase jumps make the Receiver CLK output undesirable for use as a
Transmitter frequency source.

For systems that MUST use synchronized clocks (for example to avoid FIFO re-timing
logic) it is possible to filter the Receiver CLK output and make an adequate reference for
the Transmitter.

There are two basic approaches to provide this filter. The first is to use a crystal filter
(Figure 12). When placed between the Receiver CLK and Transmitter Xl, the crystal
filter can be effective in attenuating system jitter to levels nearly comparable to crystal
controlled reference clock levels. By the nature of a crystal filter, as the frequency of the
crystal used in the filter and the data rate frequency vary, the phase of the output varies.
This will make the filter seem to have a variable delay (+ or -) which must be accommo-
dated by the users logic.

The second method is to use a PLL tracking filter (Figure 13). The jitter attenuation
through the PLL is less than that through the crystal filter because the PLL has a
bandwidth several orders of magnitude larger. The PLL provides a solution whose
merits lie between the simplicity of the crystal filter and the need for tight crystal tracking
and matching. The PLL filter is relatively straight forward. Attention to proper grounding
and board layout should be followed. The PLL filter is more tolerant of component and
environmental variations than the crystal filter.

TAXIchip Integrated Circuits Technical Manual  105
       AMD    Crystal Filter
Figure 12

                                                                                  +5 V

     SEROUT +           SERIN +                                   300 300                         SEROUT +  SERIN +
     SEROUT -           SERIN -                                                                   SEROUT -  SERIN -

      Am7968               Am7969                           1 F            2+       1          Am7968      Am7969
     Transmitter           Receiver                                                            Transmitter  Receiver
                                                                  4 pF 300                7
     X1     CLK         X1         CLK                                      LT1016             X1  CLK      X1       CLK
                                                                            3-
     X2                 X2                                                                     X2           X2

                                                                  300       4 56

                                                                            GND                                 12330E-41
                                                                  Crystal Filter

        Note: All crystals used are of same type.
Figure 13 PLL Filter

                                                      +5 V

                                                                            50       1 F

     SERIN +                                                                                 GND              SEROUT +
     SERIN                                                                                                   SEROUT
                   GND        VCC                           15K 15K                               VCC VCM2
                                                                                                    MC4024     Am7968
                        V          U1                                       - V+ GND                             TAXI
                                                                                                  VCX2
         Am7969           MC4044                                            LMC660C                          Transmitter
           TAXI                                                                                   CX2OUT 2
                                   D1 4.7K                  15K   15K            V-                   GND   X1
         Receiver       R                                   4.7K     50     +                                           CLK

     X1       CLK        GNGDND                                                         50 pF               X2

     X2

                                                                  1 F

                                   GND

     Notes:                                                                                                     12330E-42

     1. Filter components were chosen for the following loop parameters:
              Noise Bandwidth = 10 kHz
              Damping Factor = 0.5
              Natural Frequency = 3.18 kHz

     2. Refer to Motorola MC4024, MC4044 and National LMC660C data sheets for specifications.

106                           TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-12

Subject: TAXlchip Pins Internal Circuit
Question:
What do the TAXIchip I/O circuits look like?

Answer:
There are five different input circuits and two different output circuits in the TAXIchip set.
Each I/O circuit has Electro Static Discharge (ESD) protection circuit attached to it.

The five input types are: TTL Input, ECL Input, Three State Input (TSI), High Threshold
Input (HTI), and Oscillator (OSC).

The two output types are: TTL Output and ECL Output.

Each I/O circuit and the ESD circuit are shown on the following page. The following
table lists all Transmitter and Receiver pins and their I/O type.

Transmitter             Receiver

Pin Pin Name  I/O Type  Pin Pin Name                        I/O Type
              TTL OUT                                       TTL OUT
1  ACK        TTL IN    1   DO3                             TTL OUT
              ECL OUT                                       TTL OUT
2  STRB       ECL OUT   2   DO2                             TTL OUT

3  SEROUT+    5V        3   DO1                             TTL OUT

4  SEROUT    5V        4   DO0                             HTI

5  VCC2       5V        5   IGM                             5V

6  VCC1       HTI       6   RESET                           5V
              TSI                                           ECL IN
7  VCC3       TSI       7   VCC1                            ECL IN
              ECL IN                                        TSI
8  RESET      TTL IN    8   VCC2                            TTL OUT
              TTL IN                                        TTL OUT
9  DMS        TTL IN    9   SERIN+                          TTL OUT
              TTL IN                                        TTL OUT
10 CLS        TTL IN    10  SERIN                          TTL OUT
              TTL IN                                        TTL OUT
11 SERIN      TTL OUT   11  DMS                             TTL OUT
              OSC                                           TTL OUT
12 CI0        OSC       12  DSTRB                           GND
              GND                                           GND
13 CI1        GND       13  CSTRB                           OSC
              TTL IN                                        OSC
14 DI9/CI2    TTL IN    14  VLTN                            TTL IN
              TTL IN                                        TTL OUT
15 DI8/CI3    TTL IN    15  CO0                             TTL OUT
              TTL IN                                        TTL OUT
16 DI7        TTL IN    16  CO1                             TTL OUT

17 DI6                  17  DO9/CO2

18 CLK                  18  DO8/CO3

19 X2                   19  CLK

20 X1                   20  GND1

21 GND2                 21  GND2

22 GND1                 22  X1

23 DI0                  23  X2

24 DI1                  24  CNB

25 DI2                  25  DO7

26 DI3                  26  DO6

27 DI4                  27  DO5

28 DI5                  28  DO4

             TAXIchip Integrated Circuits Technical Manual                                                                107
     AMD

                                                                   VCC

                                                              22K           11K

                                           TTL IN
                                                    ESD

                   GND          12330E-43                                GND              12330E-44
                   ESD                                                  TTL IN

                           VCC

                                                                            VCC

                   C       C

     ECL IN        300                                             17K
              ESD     300

                                           DMS/CLS IN                   9K

                   50K

                                                         ESD

                         GND 12330E-45                                               GND  12330E-46
                        ECL IN                                Three-State IN

108                        TAXIchip Integrated Circuits Technical Manual
                                                                                     AMD

                              VCC

                     3K            3K             X1

                                                           ESD

                48K                                                5.3K                    125
RESET                                                                                      125
                                       REF.                                     GND  GND
               ESD                                                             125
                                                  X2
                                                              ESD

                     GND               12330E-47

                                                                                     12330E-48

HIGH Threshold IN                                                        Oscillator

                     VCC                                   VCC
                            50
                                                      300          300

                                     TTL OUT                                              ECL OUT
                                ESD                                                  ESD

                                                                                          ECL OUT
                                                                                     ESD

                                12330E-49                  GND

                                                                                     12330E-50

                      GND                                          ECL OUT
                     TTL OUT

                                TAXIchip Integrated Circuits Technical Manual                   109
     AMD

          TAXI Technical Information Publication #89-13

          Subject: Demuxing A TAXIchip Receiver Output to Multi-Byte Words

          Question:
          How can a single TAXI Receiver be used to receive multi-byte words?

          Answer:

          INTRODUCTION
          For systems that require data reception wider than a single byte, a single TAXI Receiver
          can be used to cascade the multiple bytes. This operation allows the data to be
          demultiplexed from a single serial link and used by an external system.

          In the following example, data is captured sequentially and output in the form of four
          8-bit words. Commands, which can also be transmitted are not used in this example in
          order to clarify the basics of the technique. Some simple modifications to include
          commands will be presented at the end of this technical note.

          The circuit shown in Figure 14 illustrates the logic configuration that has been built and
          tested in the laboratory using nominal commercial parts. The circuit handles blocks of
          data typically ranging from four bytes to 64K bytes.

          The TAXI Receiver converts the serial information that is received by the SERIN+/
          inputs to the data information that is output by the D0D7 Data pins, C0C3 Command
          pins, and the DSTRB, CSTRB, and VLTN pins. This data information output by the
          single receiver is used by the controller to capture the incoming data and output it four
          bytes at a time.

          FUNCTIONAL DESCRIPTION

          Controller Circuit:
          The controller consists of a shift register constructed of four D flip-flops and a 3-input
          NOR gate. The shifter is loaded with a 1 that progresses through the flip-flops sequen-
          tially clocking the first column of four registers which capture the incoming data. When
          the 1 is shifted through the fourth flip-flop, it raises the PCO signal for the CLKOUT D
          flip-flop. On the following rising edge of the /CLK signal the bytes of cascaded data are
          simultaneously clocked out through the second column of four registers that buffer the
          cascaded data to the outside system.

          Controller Clock:
          The clock for the controller circuit is generated by OR-ing DSTRB and CSTRB. This
          ensures that the DSTRB signal is captured for output to the external system. These signals
          also prepare the way for a simple upgrade to allow the use of commands (explained later).

          Sync Commands:
          When not receiving blocks of data, Sync Commands (bytes) are received which keeps
          the TAXI Receiver locked onto the correct byte rate and byte boundaries. This ensures
          proper capture of the data at the beginning of the next block. In addition, before a block
          of data is to be sent, a Sync Command must be received to reset the counter to the
          proper byte alignment and initialize the system. The Sync Commands are sent by
          default in the system because they are automatically inserted whenever a byte time
          passes without a STRB (no data to send) pulse at the transmitter. It is important to note
          that the Receiver generates a CSTRB and outputs zeros on the Command lines when a
          Sync Command is received.

110       TAXIchip Integrated Circuits Technical Manual
                                                                                                                                                                                                                                      OE VCC        OE   VCC     VLTN        Figure 14 Logic Diagram of Cascaded Data with One TAXI Receiver
                                                                                                                                                                                                                                                                 DSTRB
                                                                                                                                                                                                                                      d0  Y0        d0     Y0
                                                                                                                                                                                                                                                    d1      Y1
                                                                                                                                                                                                                                      d1  Y1        d2     Y2
                                                                                                                                                                                                                                                    d3     Y3
                                                                                                                                                                                                                                      d2  Y2        d4     Y4    D0
                                                                                                                                                                                                                                                    d5     Y5
                                                                                                                                                                                                                                      d3  Y3        d6     Y6    -
                                                                                                                                                                                                                                                    d7
                                                                                                                                                                                                                                      d4  Y4        d8     Y7    -   BYTE 8
                                                                                                                                                                                                                                      d5  Y5        d9     Y8    -
                                                                                                                                                                                                                                                           Y9
                                                                                                                                                                                                                                      d6  Y6        GND          -
                                                                                                                                                                                                                                                           CP
                                                                                                                                                                                                                                      d7  Y7                     -

                                                                                                                                                                                                                                      d8  Y8                     -

                                                                                                                                         4-Byte Demux Cascade Receiver                                                                d9  Y9                     D7

                                                                                                                                                                                                                                      GND CP

                                                                                                                                                                                                                                      OE VCC        OE   VCC     VLTN
                                                                                                                                                                                                                                                                 DSTRB
                                                                                                                                                                                                                                      d0  Y0        d0     Y0
                                                                                                                                                                                                                                                    d1      Y1   D0
                                                                                                                                                                                                                                      d1  Y1        d2     Y2    -
                                                                                                                                                                                                                                                    d3     Y3    -
                                                                                                                                                                                                                                      d2  Y2        d4     Y4    - BYTE 1
                                                                                                                                                                                                                                                    d5     Y5    -
                                                                                                                                                                                                                                      d3  Y3        d6     Y6    -
                                                                                                                                                                                                                                                    d7           -
                                                                                                                                                                                                                                      d4  Y4        d8     Y7    D7
                                                                                                                                                                                                                                      d5  Y5        d9     Y8
                                                                               TAXI RX                                                                                                                                                                     Y9
                                                                                                                                                                                                                                      d6  Y6        GND
                                                                          AM7969                                                                                                                                                                           CP
TAXIchip Integrated Circuits Technical Manual                                                                                                                                                                                         d7  Y7
                                                                           008
                                                        CNB                001                                                                                                                                                        d8  Y8
                                                            DMS            002
                                                                 /RESET    003                                                                                                                                                        d9  Y9
                                                                           004
                                                                           005                                                                                                                                                        GND CP
                                                                           006
                                                    SERIN+                 007

                                                        SERIN-            CO0           CHMNDO
                                                                          CO1                          Buffers
                                                                          CO2                                                                                                                                                         OE VCC        OE   VCC     VLTN
                                                                          CO3                                                                                                                                                                                    DSTRB
                                                                                                                                                                                                                                      d0  Y0        d0     Y0
                                                                                                                                                                                                                                                    d1      Y1   D0
                                                                                                                                                                                                                                      d1  Y1        d2     Y2    -
                                                                                                                                                                                                                                                    d3     Y3    -
                                                                      DSTRB                                                                                                                                                           d2  Y2        d4     Y4    - BYTE 2
                                                                      CSTRB                                                                                                                                                                         d5     Y5    -
                                                                                                                                                                                                                                      d3  Y3        d6     Y6    -
                                                                          IGM                                                                                                                                                                       d7           -
                                                                         CLM                                                                                                                                                          d4  Y4        d8     Y7    D7
                                                                        VLTM                                                                                                                                                          d5  Y5        d9     Y8
                                                                                                                                                                                                                                                           Y9    VLTN
                                                        VCC1                                                                                                                                                                          d6  Y6        GND          DSTRB
                                                             VCC2                                                                                                                                                                                          CP
                                                                 X1                                                                                                                                                                   d7  Y7                     D0
                                                                      X2                                                                                                                                                                                         -
                                                                                                                                                                                                                                      d8  Y8                     -
                                                                                                                                                                                                                                                                 - BYTE 3
                                               VCC                                                                                                                                                                                    d9  Y9                     -
                                                                                                                                                                                                                                                                 -
                                                                                                                                                                                                                                      GND CP                     -
                                                                                                                                                                                                                                                                 D7
                                                                                                                                                                                                                                      OE VCC        OE   VCC

                                                                 VCC                                                                                                                                                                  d0  Y0        d0     Y0
                                               NC VCC                                                                                                                                                                                               d1      Y1
                                                                                                                                                                                                                                      d1  Y1        d2     Y2
                                                                                                                                                                                                                                                    d3     Y3
                                                                                                                        CLK PRB                                                                                                       d2  Y2        d4     Y4
                                                                                                                                                                                                                                                    d5     Y5
                                                                                                                DQ                                                                                                                    d3  Y3        d6     Y6
                                                                                                                  CLR                                                                                                                               d7
                                                                                                                      QB                                                                                                              d4  Y4        d8     Y7
                                                                                                                                                                                                                                      d5  Y5        d9     Y8
                                                                                                                                                                                                                                                           Y9
                                                                                                                                                                                                                                      d6  Y6        GND
                                                                                                                                                                                                                                                           CP
                                                                                                                                                                                                                                      d7  Y7

                                                                                                                                                                                                                                      d8  Y8

                                                   OSC                                                                                                                                                                                d9  Y9
                                               GND CLR
                                                                                                                                                  CLK1  CLK2                                                                          GND CP
                                                                                                                                         SYNC
                                                                                                                                                                  CLK3                                 CLK4                           Data Capture  Data Output
                                                                                                                                                                                                                                        Registers    Registers
                                                                                                                                                                                                                             CLK PRB
                                                                                                                                                                                                                             PCD D Q

                                                                          TAXI_CLK              /CLK                                                                                                                         CLR CLKOUT
                                                                                                                                                                                                                                 QB
                                                                                        CLK_CNTR
                                                                                                CLR_CNTR                         DQ      CLK PRBDQ      DQ                                           DQ                                                                                                                                       AMD
                                                                                                                                   CLR                    PRBCLRCLR                                    CLR Controller Block
                                                                                                                                       QB        QB           QB                                           QB
                                                                                                                                                                            CLK PRB
                                                                                                                                                                                              CLK PRB

                                                                                                                                                                                                                                                                 12330D-61

               12330E-51

111
     AMD

          The circuitry that handles the Sync Commands or Sync Bytes generates several signals.
          The CMND0, CLR_CNTR, Sync and PCO are the signals that are generated by Sync
          Command logic. The CLR_CNTR signal is generated from the CMND0 and the CSTRB
          signal which signify a Sync Command has been received. CLR_CNTR clears the
          controller and then is latched by the rising edge of the Receiver CLK to form the Sync
          signal. The Sync signal then generates an active PCO signal. The CLKOUT is then
          driven High on the following rising edge of CLK if CLK4 has not already driven the
          CLKOUT signal High. The Sync Command only clocks out the data when it is received
          before the fourth byte of data has been received. In all other cases, the data is clocked
          out by the logic involved with the fourth state of the controller. The Sync Commands that
          follow this Sync Command hold the CLKOUT signal High to effectively hold the control-
          ler circuitry in a constant state of reset with no change to the output data.

          Buffering:
          The buffering of signals should also be considered for this design. In this example, the
          data outputs from the TAXI Receiver drive the first column of four low power registers.
          This design does not exceed the driving capacity of the Receiver, but if different parts
          are used, load calculations should be redone.

          This system should work with any standard logic, although logic families should not be
          mixed unless timing considerations have been made. This particular example uses low
          power Schottky devices with relatively fast low power output registers.

          TIMING CONSIDERATIONS
          Some critical timing considerations must be met to ensure the proper operation of this
          design. In order to capture the DSTRB signal, the timing of DSTRB going active and the
          rising edge of the CLKx signals from the controller must agree with the setup and hold
          times of the first column of registers. To ensure capture of Sync Commands, the
          CLR_CNTR signal becoming active and the rising edge of the Receiver CLK must agree
          with the setup and hold times of the Sync flip flop. To prevent glitches on the CLKx
          signals and the potential capture of incorrect data, the timing between CLK_CNTR rising
          and CLR_CNTR becoming active must be considered, CLR_CNTR needs to become
          active at a time before CLK_CNTR can effect the output of CLKx. The timing diagram is
          shown in Figure 16.

          Figure 16 shows the timing of the system where one Sync Command is received
          between data blocks being received. The premature Sync Command is not shown, but
          can be derived by following the given timing diagram and known responses of the logic
          given in Figure 15.

          UPGRADE NOTES

          Command Line Handling:
          To add the capability to receive Commands in this design, only a few additions are
          necessary. Since this design uses 8-bit data mode, 4-bit commands can be used. It will
          be necessary to add command storage registers four bits wide as well as command
          output registers four bits wide to output these Command lines correctly. The CLKx
          signals as well as the CLKOUT signals for the existing registers need to be connected to
          these new registers. The CLKx signals may need to be buffered to meet fanout limita-
          tions of the controller circuitry.

          Control Signals:
          The signals that need to be output by the new features do not add to the logic. The
          circuitry to capture the CSTRB signal is already designed into the system. The DSTRB
          signal can be used as a CSTRB indicator, active Low, as well as a DSTRB indicator,

112       TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

active High, without any additional logic. The VLTN signal is used for both Command
and Data violations. Buffering of the DSTRB and VLTN signals may be necessary as
illustrated in Figure 15 to meet the drive requirements of the first column of registers.

Data/Command Output Note:
In this system, when a nonSync Command byte is received the data line values
corresponding to that byte will change to the values last output from the TAXI Receiver
data lines. Conversely, when a data byte is received the command line values for that
byte will change to the values last output from the TAXI Receiver command lines. This is
a characteristic of the example given and depends on how the command and data
information is latched.

Altering the Number of Output Bytes:
The above described design is an example of a four byte cascaded serial data receiving
system. The same design techniques can be used to expand or reduce the number of
bytes output at a time by the system. The considerations that should be taken into
account for an altered system deal with board space and part cost in accordance with
the requirements of the situation at hand. For board space note see the PAL Usage
section below.

PAL Usage:
In this system, the use of a PAL could greatly reduce the amount of board space used.
The PAL could incorporate all of the flip-flops and buffering logic as well as the first
column of registers that capture the system information. The reason a PAL was not
used in the system described above was to help ensure the understanding of the design
concept. For this application it is recommended that the timing considerations men-
tioned before should be investigated to ensure proper operation of the system.

TAXIchip Integrated Circuits Technical Manual  113
       AMD  Timing Diagram of 4-Demux Cascaded Receiver
Figure 15

            TAXI CLK

            /CLK

                         4  1  2  3                4 Sync 1      2  3

            DSTRB

            CSTRB

            RCVR DATA Byte 4 Byte 1 Byte 2 Byte 3        Byte 4  Byte 1 Byte 2 Byte 3

            CLKCNTR
                   CLK1

                   CLK2
                   CLK3
                   CLK4
            CLKCNTR
                    PCO
                   Sync

              CLKOUT           Valid Data (for all four bytes)
            DATA OUT

                                                                    12330E-52

114         TAXIchip Integrated Circuits Technical Manual
                                                                                                                     AMD

TAXI Technical Information Publication #89-14

Subject: 32-Bit Multiplexed Cascade with the TAXIchip Transmitter

Question:
How can a single TAXIchip Transmitter be used to send n-byte data words?

Answer:

I. INTRODUCTION
Many systems have DATA/CMD paths wider than the twelve lines available per TAXI
Transmitter. AMD TAXI applications has designed a circuit which economically multi-
plexes data words longer than eight bits using one TAXI Transmitter. The following
discussion is specifically for an Am7968 Transmitter with a 32-bit data word, but is also
applicable to systems with shorter or longer data words (with or without commands).

II. ADVANTAGES
There are several advantages to using the multiplexed data scheme utilizing one TAXI
Transmitter as opposed to a system using several Transmitters:

1) To implement the mux circuit for 32 bits requires one Am7968 TAXI Transmitter and
   three relatively small integrated circuits. A 32-bit wide data path without multiplexing
   requires four Am7968 TAXI Transmitters.

2) Four Am7968 TAXI Transmitters require more board real estate than three SSI parts
   and one TAXI Transmitter.

3) Four Am7968 TAXI Transmitters will dissipate about 3.5 W, while one Am7968 and
   three SSI chips dissipate only 1.25 W. The power saving is even more dramatic if op-
   tical data links are being used. A design using four TAXI Transmitters and four
   Am79h1000T optical data links would dissipate over 5 W of power. The same 32-bit
   wide system using the multiplexing circuit would dissipate only 2.6 W!

III. IMPLEMENTATION
Implementation of the 32-bit multiplexed transmitter circuit is straightforward. (See
Figure 11). In addition to the Am7968 TAXI Transmitter, the following parts are required:

              (1) 74LS00
              (1) 74LS20
              (1) 74LS174

A group of buffers with tri-state outputs (four Am29C821s in this example), would likely
be required in any type of point to point communication application and might already be
available in the host system. Additionally, a number of termination resistors are required.
The number and values are dependent upon the type of coupling and the media used.

IV. OPERATION
Referring to Figure 15, the data to be transmitted is assumed to be simultaneously
loaded into the buffers when a strobe pulse is input to the system. The controller for the
mux is the 74LS174, which is wired as a shift register. As a 0 (which occurs on strobe) is
shifted through the register, each buffer is enabled in turn. The NAND gate (U1) at the
input of D1, ensures that only a single 0 is possible while the registers are being
selected. The TAXI CLK signal, which is used to clock the 74LS174, is inverted to
provide set-up time to ensure that no false strobes reach the TAXI Transmitter. The
other four-input NAND gate (U2) enables the two-input NAND gate (U3), so that the
Transmitter will be strobed while there is data available in the buffers.

TAXIchip Integrated Circuits Technical Manual  115
     AMD

          Jumpers are provided on the outputs of Q4 and Q5 to be inverted (U7) and fed back to
          the first NAND gate (U1). If Q4 is shorted back to the strobe input, the system will run in
          auto-repeat ACK 0 mode. This means that there will be a strobe on every clock cycle. In
          this mode a sync will never be sent. If the output of Q5 is shorted back to the strobe
          input, the system will run in auto-repeat ACK 1 mode. This means that a sync will be
          automatically inserted in between each group of four data bytes.

          On the receiver end of the link, the option is left up to the designer to either use four
          Am7969 TAXI Receivers or to demultiplex the data and use only one Receiver.

          Figure 16 has been included to give a detailed schematic of the circuit with an Am7969
          TAXI Receiver on-board to complete the data path. Figures 17, 18, and 19 show typical
          outputs for auto-run ACK0, auto-run ACK1 and Normal run modes.

          V. CONCLUSION
          To increase the length of a data word beyond eight bits, multiplex the data into an
          Am7968 TAXI Transmitter. This method uses less power, less board space, and lowers
          the parts cost of the system.

116       TAXIchip Integrated Circuits Technical Manual
                                               STRB       1   U6             24                                                                                                                                 Figure 16 32-Bit Multiplexed Transmitter Circuit
                                                          2                  23
                                                 D0       3   OC/VCC         22
                                                 D1       4   D0 Y0
                                                 D2       5   D1 Y1          21
                                                 D3       6   D2 Y2          20
                                                 D4       7
                                                 D5       8   D3   Y3        19                                       U9
                                                 D6       9   D4   Y4        18
                                                 D7       10  D5   Y5        17                                   1   1A    VCC       14
                                                          11  D6   Y6        16                                   2   1B      2D      13
                                                 D8           D7             15                                               2C      12
                                                 D9       12  D8   Y7        14
                                                 D10          D9   Y8
                                                 D11               Y9        13
                                                 D12          GND
                                                 D13               CP                                                                                          U1
                                                 D14
                                                 D15              AM29C821                                        4                                      3 D1           D1 2
                                                          GND                                                     5 1C                                   4 D2           D2 5
                                                 D16                                                                                  10                 5 D3
                                                 D17                                                              6 1D            2B                    11 D4           D3
                                                 D18                                                                  1Y          2A  9                 13 D5           D4 10
                                                 D19                                                              7   GND         2Y  8                 14 D6           D5 12                     ACK0
                                                 D20                                                                                                                    D6 15                     ACK1
                                                 D21      1   U5             24
                                                 D22      2                  23
                                                 D23      3   OC/VCC         22                          GND              74LS2O
                                                          4   D0 Y0
TAXIchip Integrated Circuits Technical Manual    D24      5   D1 Y1          21                                                                         9 CLK                     U12
                                                 D25      6   D2 Y2          20                                                                         1 CLR                         JMP3
                                                 D26      7
                                                 D27      8   D3   Y3        19                                                                                74LS174
                                                 D28      9   D4   Y4        18
                                                 D29      10  D5   Y5        17                                        U10
                                                 D30      11  D6   Y6        16
                                                 D31          D7             15                                       1A
                                                          12  D8   Y7        14                                       1B
                                                              D9   Y8                                                 1Y
                                                                   Y9        13                                       2Y
                                                              GND                                                     2A
                                                                   CP                                             1   2B              14
                                                                                                                  2   GND             13
                                                                   AM29C821                                       3         VCC       12
                                                          GND                                                     4           4B
                                                                                                                  5
                                                                                                                  6               4A 11
                                                                                                                  7
                                                              U4                                U11                               4Y 10
                                                                                                              GND                     9
                                                          1   OC/VCC         24                 JMP2                              3B  8
                                                          2   D0 Y0          23
                                                          3   D1 Y1          22  4                                                3A
                                                          4   D2 Y2                 4
                                                          5                  21         4                                         3Y
                                                          6                  20              4
                                                          7   D3   Y3                            4                        74LS0O
                                                          8   D4   Y4        19                       4
                                                          9   D5   Y5        18                                   U2        AM7966                                      PWR
                                                          10  D6   Y6        17  4                                                                                               To Coax or Fiber Media
                                                          11  D7             16     4                         28  D15                        ACK    1
                                                              D8   Y7        15                               27  D14                       STRB    2   S2                     S2                 SERIN+
                                                          12  D9   Y8        14                               26  D13                 SEROUT+       3
                                                                   Y9                                         25  D12                 SEROUT-       4
                                                              GND            13                               24  D11                       VCC2    5
                                                                   CP                                         23                                    6
                                                                                                              22  D10                       VCC1    7                                                   SERIN-
                                                                  AM29C821                                    21  GND1                      VCC3    8                                 138
                                                          GND                                                 20  GND2                   RESET/     9
                                                                                                              19  X1                         DMS    10             138
                                                              U3                                              18                                    11                               GND
                                                                                                              17  X2                          CLS   12
                                                          1   OC/VCC         24                                   CLK                     SERIN     13
                                                          2   D0 Y0          23                               16  D18                               14
                                                          3   D1 Y1          22                               15  D17                         C10
                                                          4   D2 Y2                                               D18/C13                      C11
                                                          5                  21                                                         D19/C12
                                                          6   D3   Y3        20
                                                          7   D4   Y4
                                                          8   D5   Y5        19                          GND                                                            PWR
                                                          9   D6   Y6        18
                                                          10  D7             17                                                                                                4          3
                                                          11  D8   Y7        16
                                                              D9   Y8        15
                                                          12       Y9        14
                                                              GND
                                                                   CP        13

                                                                  AM29C821                                                                                                     V       C     UB
                                                          GND                                                                                                                  C       L     DSC
                                                                                                                                                                               C   GK
                                                                                                                                                                                   N

                                                                                                                                                                                   D                                                                              AMD

117                                                                                                                                                                                   2           12330D-63
                                                                                                                                                                                   GND
                                               12330E-53
       AMD  AUTORUN ACK 0 (No Sync Between Data Bytes)
Figure 17             D7

                      D6

            D5

            D4

            D3
            D2
            D1

               D0
            STRB

            TXCLK

            CSTRB
            DSTRB

Figure 18   AUTORUN ACK 1 (One Sync Between Every Four Data Bytes)  12330E-54
                     D7                                                    12330E-55
                     D6
                     D5
                     D4
                     D3
                     D2
                     D1
                     D0

                  STRB
               TXCLK

            CSTRB
            DSTRB

118                TAXIchip Integrated Circuits Technical Manual
Figure 19  Normal Run Mode (Transmission of Syncs Depends on Host)  AMD
                 D7
                 D6                                                    12330E-56

           D5

           D4

           D3
           D2
           D1

              D0
           STRB

           TXCLK

           CSTRB
           DSTRB

                  TAXIchip Integrated Circuits Technical Manual     119
     AMD

          TAXI Technical Information Publication #89-15

          Subject: General Device Information for 125/175 MHz TAXIchips

          This T.I.P. provides general information about the design and manufacturing of the
          125 MHz and 175 MHz TAXIchips. The information is separated into three categories:
          Design, Wafer Fab, and Assembly/Packaging.

          Design:

                                                       Transmitter (TX)   Receiver (RX)

          Product P/N:                                 Am7968-125         Am7969-125
                                                       Am7968-175         Am7969-175

          Die Number:                                  4768               4769

          Chip Dimensions:                             170 x 167 mils2    196 x 187 mils2

          # NPN Transistors:                           3386               4384
          # PNP Transistors:                            14                 24
          # Resistors:
          # Diodes:                                    2504               3556
                                                        87                 76

          Equiv. Gate Count:                             595              720

          I/O Schematics:         See TAXI TIP #89-12

          Supply Currents:        Typical Values (mA), VCC = 5.5 V Process=Nominal, CD 028 package,
                                  Temp. forced with moving air flow (approx. thetaJMA= 20C/W)

                           55C  0C  25C                   70C        125C

          Transmitter: 230        215  203                    187         178

          Receiver:        272    250  237                    212         182

          Wafer Fab:              Fab 2A, San Antonio, TX (formerly Fab 11) Process ID:
          Location:               Bipolar IMOXS2: 402L1156

          Metal One:              TiW (barrier metal): 1800 A nom. thickness AlCu: 1.0% Cu,
                                  8000 A nom. thickness Pitch = 4
          Metal Two:
          Passivation:            AlCu: 1.0% Cu, 15500 A nom. thickness Pitch = 8

                                  Silox/Nitride dual layer.
                                  7500 A nominal thickness Nitride: 6800 A nominal thickness

120                        TAXIchip Integrated Circuits Technical Manual
                                                                           AMD

Assembly/Packaging:  CerDIP (CD 028)                               PLCC (PL 028)
                      LCC (CLT028)
Assembly Location:                                                     Bangkok
Ld. Frame Material:         Manila
Bond Wire:                                                              Copper
Bonding Method:         CD: Alloy 42                                  1.25 mil Au
Die Attach:                1.25 mil
Molding Compound:                                                    Ball Bonding
Lead Finish             Al/Si (1% Si)                             Ag Filled Epoxy
                          Ultrasonic                              Sumitomo 6300H
                          Ag Glass
                              N/A                                      Tin Plate
                                                                      Solder Dip
                     CD 028 Comm.:                                    Solder Dip
                                                                     Solder Plate
                        CD 028 Mil.:
                        CLT028 Mil.:

                           PL 028:

Thermal Impedance:

JA  TX :             CD 0281  CLT0282                             PL 0282
                     41C/W                                       53C/W
    RX:              43C/W   n/a                                 52C/W
                     4C/W    n/a                                 12C/W
JC  TX, RX:                   10C/W

1 socketed
2 surface mounted

                   TAXIchip Integrated Circuits Technical Manual                   121
     AMD

          TAXI Technical Information Publication #89-Nov '89

          Subject: TAXIchip Error Rate Example

          INTRODUCTION
          A method was devised to establish a baseline TAXIchip set error rate. A series of tests
          were conducted at a transmission rate of 125 MHz at room temperature, and various
          power supply voltages. The data collected will be used to determine fiber optic and wire
          interconnect BER (Bit Error Rate) tests to be completed at a later date.

          METHOD
          The test method used the TAXI Transmitters and Receivers to transfer data continu-
          ously for at least one thousand hours per pair with different VCC conditions. To imple-
          ment this test, five TAXI K2 boards were used. Each board includes a TAXI Transmitter
          with a ROM data source, and a Receiver with a ROM data checker to test data integrity
          on every byte. They were set up according to the diagrams in Figure 20, and intercon-
          nected with AC coupled short coax lines.

          In Setup 1, a single power supply with 5 V VCC was attached to TAXI K2 board #1.
          Board #1 ran independently with the SEROUT+/ connected to its SERIN+/ with 50
          coaxial cables.

          Setup 2 had oscillating voltages (4 V to 6 V) connected to the VCC of TAXI K2 boards #2
          and #3. The SEROUT+/ of board #2 were connected to the SERIN+/ of board #3, and
          the SEROUT+/ of board #3 connected to the SERIN+/ of board #2, with 50  coaxial
          cables, forming two test setups with continually varying power supply voltages.

          Setup 3 also uses two power supplies with one set at 4 V and the other at 6 V. These
          two power supplies were connected to TAXI K2 boards #4 and #5. The SEROUT+/- and
          SERIN+/- were connected in the same configuration as boards #2 and #3 in setup 2 with
          50  coaxial cables.

          The power supply voltages used (4 and 6 V) are outside the data sheet specification for
          the TAXIchip set. This test was intended to stress the parts and to simulate extreme
          temperature and operating conditions.

          These five boards were checked regularly, and the error counts were recorded. To verify
          that these boards were still running correctly, they were made to fail intentionally and
          then reset.

          RESULT

          The tests were completed after each board ran more than 1,000 hours. The table below
          summarizes the results.

          Board# Hours Errors Notes

          1     1,606  0

          2     1,623  8*  Errors occurred between 438558 hours

          3     1,082  0

          4     1,607  2*  Errors occurred between 438558 hours

          5     1,082  0

             .

          * One error can cause multiple error counts. These were assumed to be one error event.

122             TAXIchip Integrated Circuits Technical Manual
                                                                                                                                AMD

           Board #4 failed on another occasion after the errors indicated above, but this failure was
           due to a power supply failure. Failure time was subtracted from the total run time, and
           errors were not indicated in the total. Also, boards #2 and #4 ran over 1,000 hours each
           without any error after the only noted error occurrence.

           CONCLUSION
           The fives sets of TAXI Transmitters and Receivers have run a sum total of 7,000 hours
           (3.15 x 1014 bytes) with two error events.

Figure 20  TAXI K2 Board Transmit/Receive Section
                                      VCC
                                                                       VCC
           A        TAXI                           B
             ROM     TX                                             ROM and
                                                             TAXI  Comparator
                                                              TX

                                                                                                                                                            12330E-57

           Note:
           TAXI K2 board includes both TAXI TX and TAXI RX. Each half may be used independently or with other
           boards with matching ROM data patterns. For the test described above, FDDI DDJ ROM patterns were used.

           SETUP 1  VCC Conditions   TAXI RX
           SETUP 2
                      TAXI TX              5
           SETUP 3         5
                                    46 Variable
                    46 Variable    46 Variable
                    46 Variable
                                           6
                           4               4
                           6

                    TAXIchip Integrated Circuits Technical Manual              123
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