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5962-89807012A

器件型号:5962-89807012A
器件类别:热门应用    无线/射频/通信   
厂商名称:Analog Devices Inc.
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器件描述

Modulator / Demodulator AD630SE/883B MOD/ DEMOD IC

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Analog Devices Inc.
产品种类:
Product Category:
Modulator / Demodulator
RoHS:N
类型:
Type:
Modulator/Demodulator
Modulation Format:Balanced
工作电源电压:
Operating Supply Voltage:
5 V to 16.5 V
工作电源电流:
Operating Supply Current:
4 mA
最小工作温度:
Minimum Operating Temperature:
- 55 C
最大工作温度:
Maximum Operating Temperature:
+ 125 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LCC-20
封装:
Packaging:
Tube
系列:
Series:
AD630
商标:
Brand:
Analog Devices
Pd-功率耗散:
Pd - Power Dissipation:
600 mW
产品类型:
Product Type:
Modulator / Demodulator
工厂包装数量:
Factory Pack Quantity:
54
子类别:
Subcategory:
Wireless & RF Integrated Circuits

5962-89807012A器件文档内容

                                                                                                           Balanced Modulator/Demodulator

Data Sheet                                                                                                                                                           AD630

FEATURES                                                                                                             FUNCTIONAL BLOCK DIAGRAM

Recovers signal from 100 dB noise                                                                                           CM OFF   CM OFF  DIFF OFF    DIFF OFF

                                                                                                                              ADJ    ADJ        ADJ      ADJ

2 MHz channel bandwidth

45 V/µs slew rate                                                                                                                         BIAS

Low crosstalk: −120 dB at 1 kHz, −100 dB at 10 kHz                                                             RINA  2.5kΩ

Pin programmable, closed-loop gains of ±1 and ±2                                                                              AMP A

                                                                                                           CH A+                                                     COMP

0.05% closed-loop gain accuracy and match                                                                  CH A–                                                     +VS

100 µV channel offset voltage (AD630)                                                                                                A                         +VS

                                                                                                               RINB  2.5kΩ

350 kHz full power bandwidth                                                                                                  AMP B  B                               VOUT

Chips available                                                                                            CH B+                                         10kΩ  10kΩ

                                                                                                           CH B–                                –V                   RB

APPLICATIONS                                                                                                                                                   5kΩ   RA

Balanced modulation and demodulation                                                                                                                                 RF

Synchronous detection                                                                                                         COMP                                   CHANNEL

Phase detection                                                                                            SEL B                                                     STATUS

                                                                                                                                                                     B/A

Quadrature detection                                                                                       SEL A

Phase sensitive detection                                                                                                                                                                00784-001

Lock in amplification                                                                                                                               –VS

Square wave multiplication                                                                                                                   Figure 1.

GENERAL DESCRIPTION                                                                                        Other features of the AD630 include pin programmable frequency

The AD630 is a high precision balanced modulator/demodulator                                               compensation; optional input bias current compensation resistors,

that combines a flexible commutating architecture with the                                                 common-mode and differential-offset voltage adjustment, and a

accuracy and temperature stability afforded by laser wafer trimmed                                         channel status output that indicates which of the two differential

thin film resistors. A network of on-board applications resistors                                          inputs is active.

provides precision closed-loop gains of ±1 and ±2 with 0.05%                                               PRODUCT HIGHLIGHTS

accuracy (AD630B). These resistors may also be used to accurately                                          1.  The application flexibility of the AD630 makes it the best

configure multiplexer gains of 1, 2, 3, or 4. External feedback                                                choice for applications that require precisely fixed gain,

enables high gain or complex switched feedback topologies.                                                     switched gain, multiplexing, integrating-switching

The AD630 can be thought of as a precision op amp with two                                                     functions, and high speed precision amplification.

independent differential input stages and a precision comparator                                           2.  The 100 dB dynamic range of the AD630 exceeds that of

that is used to select the active front end. The rapid response                                                any hybrid or IC balanced modulator/demodulator and is

time of this comparator coupled with the high slew rate and fast                                               comparable to that of costly signal processing instruments.

settling of the linear amplifiers minimize switching distortion.                                           3.  The op amp format of the AD630 ensures easy implementation

The AD630 is used in precision signal processing and instru-                                                   of high gain or complex switched feedback functions. The

mentation applications that require wide dynamic range. When                                                   application resistors facilitate the implementation of most

used as a synchronous demodulator in a lock-in amplifier                                                       common applications with no additional parts.

configuration, the AD630 can recover a small signal from 100 dB                                            4.  The AD630 can be used as a 2-channel multiplexer with gains

of interfering noise (see the Lock-In Amplifier Applications                                                   of 1, 2, 3, or 4. The channel separation of 100 dB at 10 kHz

section). Although optimized for operation up to 1 kHz, the                                                    approaches the limit achievable with an empty IC package.

circuit is useful at frequencies up to several hundred kilohertz.                                          5.  Laser trimming of the comparator and amplifying channel

                                                                                                               offsets eliminate the need for external nulling in most cases.

Rev. G                                     Document Feedback

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AD630                                                                                                                               Data Sheet

TABLE OF CONTENTS

Features .............................................................................................. 1  Circuit Description .................................................................... 13

Applications....................................................................................... 1      Other Gain Configurations....................................................... 14

Functional Block Diagram .............................................................. 1                  Switched Input Impedance ....................................................... 14

General Description ......................................................................... 1            Frequency Compensation ......................................................... 14

Product Highlights ........................................................................... 1           Offset Voltage Nulling ............................................................... 15

Revision History ............................................................................... 2         Channel Status Output .............................................................. 15

Specifications..................................................................................... 3      Applications Information .............................................................. 16

Absolute Maximum Ratings............................................................ 4                     Balanced Modulator................................................................... 16

Thermal Resistance ...................................................................... 4                Balanced Demodulator.............................................................. 16

Chip Availability ........................................................................... 4            Precision Phase Comparator .................................................... 16

ESD Caution.................................................................................. 4            Precision Rectifier Absolute Value........................................... 16

Pin Configurations and Function Descriptions ........................... 5                                 LVDT Signal Conditioner ......................................................... 17

Typical Performance Characteristics ............................................. 9                        AC Bridge .................................................................................... 17

Test Circuits..................................................................................... 11      Lock-In Amplifier Applications ............................................... 18

Theory of Operation ...................................................................... 12              Outline Dimensions ....................................................................... 19

Two Ways To Look At The AD630 .......................................... 12                                Ordering Guide .......................................................................... 20

How the AD630 Works.............................................................. 12

REVISION HISTORY

12/2016—Rev. F to Rev. G                                                                                   6/2004—Rev. D to Rev. E

Changes to Figure 1.......................................................................... 1            Changes to Ordering Guide .............................................................3

Changes to Figure 31...................................................................... 17              Replaced Figure 12 ............................................................................9

Changes to Figure 35...................................................................... 18              Changes to AC Bridge Section.........................................................9

                                                                                                           Replaced Figure 13 ......................................................................... 10

7/2015—Rev. E to Rev. F                                                                                    Changes to Lock-In Amplifier Applications............................... 10

Updated Format..................................................................Universal                  Updated Outline Dimensions ....................................................... 11

Changes to Features Section, General Description Section,

Product Highlights Section, and Figure 1 ..................................... 1                           6/2001—Rev. C to Rev. D

Added Applications Section ............................................................ 1                  Changes to Specification Table ........................................................2

Changes to Table 3............................................................................ 4           Changes to Thermal Characteristics...............................................3

Added Table 4; Renumbered Sequentially .................................... 5                              Changes to Ordering Guide .............................................................3

Added Figure 4; Renumbered Sequentially and Table 5 ............. 6                                        Changes to Pin Configurations .......................................................3

Added Figure 5 and Table 6............................................................. 7                  Changes to Outline Dimensions .................................................. 11

Added Table 7.................................................................................... 8

Changes to Figure 7, Figure 8, and Figure 9 ................................. 9

Changes to Figure 13, Figure 14, and Figure 15 ......................... 10

Added Test Circuits Section and Figure 16 to Figure 19........... 11

Added Theory of Operation Section ........................................... 12

Change to Figure 24 ....................................................................... 13

Updated Outline Dimensions ....................................................... 19

Changes to Ordering Guide .......................................................... 20

                                                           Rev. G | Page 2 of 20
Data Sheet                                                                                                                                                          AD630

SPECIFICATIONS

At 25°C and ±VS = ±15 V, unless otherwise noted.

Table 1.

                                                      AD630J/AD630A                 AD630K/AD630B                              AD630S

Parameter                                        Min  Typ  Max                 Min                    Typ  Max         Min  Typ                         Max         Unit

GAIN

Open-Loop Gain                                   90   110                      100                    120              90   110                                     dB

±1, ±2 Closed-Loop Gain Error                         0.1                                                  0.05             0.1                                     %

Closed-Loop Gain Match                                0.1                                                  0.05             0.1                                     %

Closed-Loop Gain Drift                                2                                               2                     2                                       ppm/°C

CHANNEL INPUTS

VIN Operational Limit1                                (−VS + 4) to (+VS − 1)        (−VS + 4) to (+VS − 1)                  (−VS + 4) to (+VS − 1)                  V

Input Offset Voltage                                       500                                             100                                          500         µV

TMIN to TMAX                                               800                                             160                                          1000        µV

Input Bias Current                                    100  300                                        100  300              100                         300         nA

Input Offset Current                                  10   50                                         10   50               10                          50          nA

Channel Separation at 10 kHz                          100                                             100                   100                                     dB

COMPARATOR

VIN Operational Limit1                              (−VS + 3) to (+VS − 1.5)      (−VS + 3) to (+VS − 1.5)             (−VS + 3) to (+VS − 1.3)                     V

Switching Window                                           ±1.5                                            ±1.5                                         ±1.5        mV

TMIN to TMAX                                               ±2.0                                            ±2.0                                         ±2.5        mV

Input Bias Current                                    100  300                                        100  300              100                         300         nA

Response Time (−5 mV to +5 mV Step)                   200                                             200                   200                                     ns

Channel Status

ISINK at VOL = −VS + 0.4 V2                      1.6                           1.6                                     1.6                                          mA

Pull-Up Voltage                                            (−VS + 33)                                      (−VS + 33)                                   (−VS + 33)  V

DYNAMIC PERFORMANCE

Unity Gain Bandwidth                                  2                                               2                     2                                       MHz

Slew Rate3                                            45                                              45                    45                                      V/µs

Settling Time to 0.1% (20 V Step)                     3                                               3                     3                                       µs

OPERATING CHARACTERISTICS

Common-Mode Rejection                            85   105                      90                     110              90   110                                     dB

Power Supply Rejection                           90   110                      90                     110              90   110                                     dB

Supply Voltage Range                             ±5        ±16.5               ±5                          ±16.5       ±5                               ±16.5       V

Supply Current                                        4    5                                          4    5                4                           5           mA

OUTPUT VOLTAGE, AT RL = 2 kΩ

TMIN to TMAX                                     ±10                           ±10                                     ±10                                          V

Output Short-Circuit Current                          25                                              25                    25                                      mA

TEMPERATURE RANGES

N Package                                        0         70                  0                           70                                                       °C

D Package                                        −25       +85                 −25                         +85         −55                              +125        °C

1 If one terminal of each differential channel or comparator input is kept within these limits the other terminal may be taken to the positive supply.

2 ISINK at VOL = (−VS + 1 V) is typically 4 mA.

3 Pin 12 open. Slew rate with Pin 12 and Pin 13 shorted is typically 35 V/µs.

                                                                               Rev. G | Page 3 of 20
AD630                                                                                                                                   Data Sheet

ABSOLUTE MAXIMUM RATINGS

Table 2.                                                          CHIP AVAILABILITY

Parameter                                   Rating                The AD630 is available in laser trimmed, passivated chip form.

Supply Voltage                              ±18 V                 Figure 2 shows the AD630 metallization pattern, bonding pads,

Internal Power Dissipation                  600 mW                and dimensions. AD630 chips are available; consult factory for

Output Short-Circuit to Ground              Indefinite            details.

Storage Temperature                                                                                      0.99

                                                                                                         (2.515)

Ceramic Package                             −65°C to +150°C                                  18  17  16  15

Plastic Package                             −55°C to +125°C                              19                                             14

Lead Temperature Range (Soldering, 10 sec)  300°C                                        20

                                                                                         1                                              13

Maximum Junction Temperature                150°C

                                                                                         2

Stresses at or above those listed under Absolute Maximum

Ratings may cause permanent damage to the product. This is a                                                                            0.089

                                                                                                                                        (2.260)

stress rating only; functional operation of the product at these                                                                        12

or any other conditions above those indicated in the operational

section of this specification is not implied. Operation beyond                                                                          11

the maximum operating conditions for extended periods may                                                                               10

affect product reliability.                                                              3                                              9        00784-002

                                                                                             4   5       6        7  8

THERMAL RESISTANCE                                                                           Figure 2. Chip Metallization and Pinout

Table 3. Thermal Resistance                                                                  Dimensions shown in inches and (millimeters)

                                                                                                 Contact factory for latest dimensions

Package Type                    θJC         θJA           Unit    ESD CAUTION

20-Lead PDIP (N-20)             24          61            °C/W

20-Lead SBDIP (D-20)            35          120           °C/W

20-Lead LCC (E-20-4)            35          120           °C/W

20-Lead SOIC_W (RW-20)          38          75            °C/W

                                                                  Rev. G | Page 4 of 20
Data Sheet                                                                                                     AD630

PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS

                                                  RINA             1                  20  CH A–

                                                  CH A+            2                  19  CH B–

                                                  DIFF OFF ADJ     3                  18  CH B+

                                                  DIFF OFF ADJ     4  AD630           17  RINB

                                                  CM OFF ADJ       5  TOP VIEW        16  RA

                                                  CM OFF ADJ       6  (Not to Scale)  15  RF

                                CHANNEL STATUS B/A                 7                  14  RB

                                                  –VS              8                  13  VOUT

                                                  SEL B            9                  12  COMP   00784-030

                                                  SEL A         10                    11  +VS

                                                  Figure 3. 20-Lead SOIC Pin Configuration

Table 4.  20-Lead SOIC Pin Function Descriptions

Pin No.     Mnemonic                              Description

1           RINA                                  2.5 kΩ Resistor to Noninverting Input of Op Amp           A

2           CH A+                                 Noninverting Input of Op Amp A

3           DIFF OFF ADJ                          Differential Offset Adjustment

4           DIFF OFF ADJ                          Differential Offset Adjustment

5           CM OFF ADJ                            Common-Mode Offset Adjustment

6           CM OFF ADJ                            Common-Mode Offset Adjustment

7           CHANNEL STATUS B/A                    B or A Channel Status

8           −VS                                   Negative Supply

9           SEL B                                 B Channel Comparator Input

10          SEL A                                 A Channel Comparator Input

11          +VS                                   Positive Supply

12          COMP                                  Pin to Connect Internal Compensation Capacitor

13          VOUT                                  Output Voltage

14          RB                                    10 kΩ Gain Setting Resistor

15          RF                                    10 kΩ Feedback Resistor

16          RA                                    5 kΩ Feedback Resistor

17          RINB                                  2.5 kΩ Resistor to Noninverting Input of Op Amp           B

18          CH B+                                 Noninverting Input of Op Amp B

19          CH B−                                 Inverting Input of Op Amp B

20          CH A−                                 Inverting Input of Op Amp A

                                                  Rev. G | Page 5 of 20
AD630                                                                                                        Data Sheet

                                                  RINA          1                   20  CH A–

                                                  CH A+         2                   19  CH B–

                                                  DIFF OFF ADJ  3                   18  CH B+

                                                  DIFF OFF ADJ  4   AD630           17  RINB

                                                  CM OFF ADJ    5   TOP VIEW        16  RA

                                                  CM OFF ADJ        (Not to Scale)      RF

                                                                6                   15

                              CHANNEL STATUS B/A                7                   14  RB

                                                  –VS           8                   13  VOUT

                                                  SEL B         9                   12  COMP   00784-031

                                                  SEL A         10                  11  +VS

                                                  Figure 4. 20-Lead PDIP Pin Configuration

Table 5.  20-Lead PDIP Pin Function Descriptions

Pin No.   Mnemonic                                Description

1         RINA                                    2.5 kΩ Resistor to Noninverting Input of Op Amp         A

2         CH A+                                   Noninverting Input of Op Amp A

3         DIFF OFF ADJ                            Differential Offset Adjustment

4         DIFF OFF ADJ                            Differential Offset Adjustment

5         CM OFF ADJ                              Common-Mode Offset Adjustment

6         CM OFF ADJ                              Common-Mode Offset Adjustment

7         CHANNEL STATUS B/A                      B or A Channel Status

8         −VS                                     Negative Supply

9         SEL B                                   B Channel Comparator Input

10        SEL A                                   A Channel Comparator Input

11        +VS                                     Positive Supply

12        COMP                                    Pin to Connect Internal Compensation Capacitor

13        VOUT                                    Output Voltage

14        RB                                      10 kΩ Gain Setting Resistor

15        RF                                      10 kΩ Feedback Resistor

16        RA                                      5 kΩ Feedback Resistor

17        RINB                                    2.5 kΩ Resistor to Noninverting Input of Op Amp         B

18        CH B+                                   Noninverting Input of Op Amp B

19        CH B−                                   Inverting Input of Op Amp B

20        CH A−                                   Inverting Input of Op Amp A

                                                  Rev. G | Page 6 of 20
Data Sheet                                                                                                   AD630

                                                    RINA        1                   20  CH A–

                                                    CH A+       2                   19  CH B–

                                      DIFF OFF ADJ              3                   18  CH B+

                                      DIFF OFF ADJ              4                   17  RINB

                                                    CM OFF ADJ  5   AD630           16  RA

                                                    CM OFF ADJ  6   TOP VIEW        15  RF

                                                                    (Not to Scale)

                                      CHANNEL STATUS B/A        7                   14  RB

                                                    –VS         8                   13  VOUT

                                                    SEL B       9                   12  COMP   00784-003

                                                    SEL A       10                  11  +VS

                                      Figure 5. 20-Lead CERDIP Pin Configuration

Table 6. 20-Lead CERDIP Pin Function  Descriptions

Pin No.     Mnemonic                  Description

1           RINA                      2.5 kΩ Resistor to Noninverting Input of Op Amp                     A

2           CH A+                     Noninverting Input of Op Amp A

3           DIFF OFF ADJ              Differential Offset Adjustment

4           DIFF OFF ADJ              Differential Offset Adjustment

5           CM OFF ADJ                Common-Mode Offset Adjustment

6           CM OFF ADJ                Common-Mode Offset Adjustment

7           CHANNEL STATUS B/A        B or A Channel Status

8           −VS                       Negative Supply

9           SEL B                     B Channel Comparator Input

10          SEL A                     A Channel Comparator Input

11          +VS                       Positive Supply

12          COMP                      Pin to Connect Internal Compensation Capacitor

13          VOUT                      Output Voltage

14          RB                        10 kΩ Gain Setting Resistor

15          RF                        10 kΩ Feedback Resistor

16          RA                        5 kΩ Feedback Resistor

17          RINB                      2.5 kΩ Resistor to Noninverting Input of Op Amp                     B

18          CH B+                     Noninverting Input of Op Amp B

19          CH B−                     Inverting Input of Op Amp B

20          CH A−                     Inverting Input of Op Amp A

                                                    Rev. G | Page 7 of 20
AD630                                                                                                                              Data Sheet

                                                                DIFF  OFF ADJ  CH A+  RIN A  CH A–  CH B–

                                                                      3        2      1      20     19

                                         DIFF OFF ADJ        4                                             18  CH B+

                                         CM OFF ADJ          5                 AD630                       17  RINB

                                         CM OFF ADJ          6                 TOP VIEW                    16  RA

                                         CHANNEL STATUS B/A  7           (Not to Scale)                    15  RF

                                                       –VS   8                                             14  RB

                                                                      9        10     11     12     13               00784-004

                                                                      SEL B    SEL A  +VS    COMP   VOUT

                                         Figure 6. 20-Terminal CLCC Pin Configuration

Table 7.  20-Terminal CLCC Pin Function  Descriptions

Pin No.   Mnemonic                       Description

1         RINA                           2.5 kΩ Resistor to Noninverting Input of Op Amp                                        A

2         CH A+                          Noninverting Input of Op Amp A

3         DIFF OFF ADJ                   Differential Offset Adjustment

4         DIFF OFF ADJ                   Differential Offset Adjustment

5         CM OFF ADJ                     Common-Mode Offset Adjustment

6         CM OFF ADJ                     Common-Mode Offset Adjustment

7         CHANNEL STATUS B/A             B or A Channel Status

8         −VS                            Negative Supply

9         SEL B                          B Channel Comparator Input

10        SEL A                          A Channel Comparator Input

11        +VS                            Positive Supply

12        COMP                           Pin to Connect Internal Compensation Capacitor

13        VOUT                           Output Voltage

14        RB                             10 kΩ Gain Setting Resistor

15        RF                             10 kΩ Feedback Resistor

16        RA                             5 kΩ Feedback Resistor

17        RINB                           2.5 kΩ Resistor to Noninverting Input of Op Amp                                        B

18        CH B+                          Noninverting Input of Op Amp B

19        CH B−                          Inverting Input of Op Amp B

20        CH A−                          Inverting Input of Op Amp A

                                                       Rev. G | Page 8 of 20
Data Sheet                                                                                                                                                                                                                                        AD630

TYPICAL PERFORMANCE CHARACTERISTICS

                     15                                                                                                                                                 120

                            RL = 2kΩ
                            CL = 100pF

                                                                                                                                                 (dB)                   100

OUTPUT VOLTAGE (±V)  10                                                                                                                          COMMON-MODE REJECTION  80

                                                                                                                                                                        60

                     5                                                                                                                                                  40

                                                                                                                                                                        20

                     0                                                                     00784-005                                                                         0                                                                                     00784-008

                         1k                   10k               100k                   1M                                                                                       1            10       100            1k      10k           100k

                                                FREQUENCY (Hz)                                                                                                                                               FREQUENCY (Hz)

                            Figure 7. Output  Voltage vs. Frequency (See  Figure  16)                                                                                                 Figure 10. Common-Mode Rejection vs. Frequency

                     15                                                                                                                                                          60

                            CL = 100pF
                            f = 1kHz

                                                                                                                                                                                 40              UNCOMPENSATED

OUTPUT VOLTAGE (±V)  10                                                                                                                                                          20

                                                                                                                                                                        (V/µs)                                            COMPENSATED

                                                                                                                                                                        dVO        0

                                                                                                                                                                             dt

                                                                                                                                                                                –20

                     5

                                                                                                                                                                                –40

                                                                                                                                                                                –60                                                                     00784-009

                     0                                                                                                                                                               –5      –4  –3   –2     –1      0    1     2       3      4  5

                         1   10            100     1k      10k      100k  1M               00784-006                                                                                                         INPUT VOLTAGE (V)

                                                RESISTIVE LOAD (Ω)

                         Figure 8. Output Voltage vs. Resistive Load (See Figure 16)                                                                                                             Figure 11.  dVO     vs. Input Voltage

                                                                                                                                                                                                                 dt

                     18                                                                                                                          120                                                                                                 0

                            f = 1kHz

                            CL = 100pF

                     15                                                                                                                          100

                                                                                                                                                                                                             UNCOMPENSATED                           45                       OPEN-LOOP PHASE (Degrees)

OUTPUT VOLTAGE (±V)                                                                                                         OPEN-LOOP GAIN (dB)  80

                     10

                                                                                                                                                 60                                                                                                  90

                                                                                                                                                 40                                   COMPENSATED

                     5                                                                                                                                                                                                                               135

                                                                                                                                                 20

                     0                                                                     00784-007                                             0                                                                                                   180                                                 00784-010

                         0              5              10             15               20                                                                               1                10      100         1k      10k     100k          1M     10M

                                              SUPPLY VOLTAGE (±V)                                                                                                                                     FREQUENCY (Hz)

Figure 9. Output Voltage Swing vs. Supply Voltage (See Figure 16)                                                                                                                            Figure 12. Gain and Phase vs. Frequency

                                                                                                      Rev. G | Page  9  of  20
AD630                                                                                                                                            Data Sheet

                  20mV                                                                                                   10V  1mV          5µs

             100                                                                                       ±10V 20kHz  100

             90                                                                                        (Vi)        90

20mV/DIV

       (Vo)

                                                                                                       1mV/DIV

                                                                                                       (B)

20mV/DIV     10                                                                                        10V/DIV     10

       (Vi)  0%                                                                                        (Vo)        0%

                  20mV                     500ns                                                                         10V

                         TOP TRACE: Vo            00784-011                                                              TOP TRACE: Vi

                         BOTTOM TRACE: Vi                                                                                MIDDLE TRACE: SETTLING                       00784-012

                                                                                                                         ERROR (B)

                                                                                                                         BOTTOM TRACE: Vo

Figure 13. Channel-to-Channel Switch-Settling Characteristic                                           Figure 15. Large  Signal Inverting Step Response (See  Figure  19)

                  (See Figure 17)

                  50mV       1mV

50mV/DIV     100

       (Vi)  90

1mV/DIV

       (A)

             10

             0%

100mV/DIV         100mV                    500ns

       (Vo)

                  TOP TRACE: Vi

                  MIDDLE TRACE: SETTLING                      00784-013

                  ERROR (A)

                  BOTTOM TRACE: Vo

Figure 14. Small Signal Noninverting Step Response (See Figure 18)

                                                                         Rev.  G  |  Page  10  of  20
Data Sheet                                                                                                                                                        AD630

TEST CIRCUITS

                                                                                                                                      10kΩ

                                                                                                               14  10kΩ      15   20                      VO

            Vi  5kΩ     5kΩ                                                                             Vi                            CH A      13

                                                                                                        TOP                       2                       BOTTOM

                                                                                                                                            12            TRACE

                                    VO                                                                  TRACE      1kΩ                              10kΩ

                        2kΩ                                                                                                           MIDDLE

                              100pF         00784-105                                                                                 TRACE

                                                                                                                                      (A)

                                                                                                               30pF                                 10kΩ          00784-113

                                                                                                                                  TEKTRONIX

                                                                                                                                      7A13

Figure 16. Test Circuit for Output Voltage vs. Frequecy, Resistive Load,                            Figure 18. Test Circuit  for  Small Signal Noninverting Step Response

and Supply Voltage (See Figure 7, Figure 8, and Figure 9)                                                                         (See Figure 14)

16              15

    5kΩ             2         10kΩ                                                                                                    10kΩ

                    20  CH A                                                                            Vi     14            15   20

                                    13                                                                  TOP                                     13        VO

                    19                                 VO                                               TRACE      10kΩ           2   CH A                BOTTOM

                        CH B        12                                                                                                      12            TRACE

                    18                                                                                                                              10kΩ

    10kΩ                                                                                                                              10kΩ                (B)

                                                                                                                                                          MIDDLE

            14                                                                                                                                            TRACE   00784-112

Vi                  9                                                                                                             HP5082-2811

                    10                                     00784-111

Figure 17. Test Circuit for Channel-to-Channel Switch-Settling                                      Figure 19. Test Circuit  for  Large Signal Noninverting Step Response

            Characteristic (See Figure 13)                                                                                        (See Figure 15)

                                                                          Rev.  G  |  Page  11  of  20
AD630                                                                                                                              Data Sheet

THEORY OF OPERATION

TWO WAYS TO LOOK AT THE AD630                                                                  When Channel B is selected, the RA and RF resistors are

The functional block diagram of the AD630 (see Figure 1)                                       connected for inverting feedback as shown in the inverting gain

shows the pin connections of the internal functions. An                                        configuration diagram in Figure 22. The amplifier has sufficient

alternative architectural diagram is shown in Figure 20. In this                               loop gain to minimize the loading effect of RB at the virtual

diagram, the individual A and B channel preamps, the switch,                                   ground produced by the feedback connection. When the sign of

and the integrator output amplifier are combined in a single op                                the comparator input is reversed, Input B is deselected and Input A

amp. This amplifier has two differential input channels, only                                  is selected. The new equivalent circuit is the noninverting gain

one of which is active at a time.                                                              configuration shown in Figure 23. In this case, RA appears

                                 +VS                                                           across the op amp input terminals, but because the amplifier

                      15             11                                                        drives this difference voltage to zero, the closed-loop gain is

       16                                                  14                                  unaffected.

           RA 5kΩ                                      RB

       1                                           10kΩ                                        The two closed-loop gain magnitudes are equal when RF/RA =

       2   2.5kΩ                                   RF                                          1 + RF/RB, which results from making RA equal to RFRB/(RF +

       20                     A                    10kΩ

                                                           13                                  RB) the parallel equivalent resistance of RF and RB.

       19

       18                     B                                                                The 5 kΩ and the two 10 kΩ resistors on the AD630 chip can be

           2.5kΩ                                           12

       17                                                                                      used to make a gain of 2 as shown in Figure 22 and Figure 23.

                                                           7   CHANNEL STATUS B/A              By paralleling the 10 kΩ resistors to make RF equal to 5 kΩ and

SEL B  9

SEL A  10                                                                                      omitting RB, the circuit can be programmed for a gain of ±1 (as

                                             8                                      00784-014  shown in Figure 28). These and other configurations using the

                                         –VS                                                   on-chip resistors present the inverting inputs with a 2.5 kΩ

                  Figure 20. Architectural Block Diagram                                       source impedance. The more complete AD630 diagrams show

HOW THE AD630 WORKS                                                                            2.5 kΩ resistors available at the noninverting inputs which can

                                                                                               be conveniently used to minimize errors resulting from input

The basic mode of operation of the AD630 may be easier to                                      bias currents.

recognize as two fixed gain stages, which can be inserted into                                                            RF 10kΩ

the signal path under the control of a sensitive voltage comparator.                                            RA

When the circuit is switched between inverting and noninverting                                             Vi  5kΩ

gain, it provides the basic modulation/demodulation function.                                                         RB           VO = –                   RF
                                                                                                                                                            RA Vi
The AD630 is unique in that it includes laser wafer trimmed                                                     10kΩ                                                   00784-016

thin-film feedback resistors on the monolithic chip. The

configuration shown in Figure 21 yields a gain of ±2 and can                                                    Figure 22. Inverting Gain Configuration

be easily changed to ±1 by shifting RB from its ground connection

to the output.                                                                                              Vi                                              RF

                                                                                                                RA                 VO = (1+                     )  Vi

The comparator selects one of the two input stages to complete                                                  5kΩ                                         RB

an operational feedback connection around the AD630. The

deselected input is off and has a negligible effect on operation.                                                         RF

                          RA                                                                                    RB                                                     00784-017

                  16  5kΩ        15                                                                             10kΩ      10kΩ

           Vi

                                         2                     RF                                               Figure 23. Noninverting Gain Configuration

                                                A              10kΩ

                                         20

                                         19                    13    VO

                          RB             18     B

                          10kΩ

                          14

                                         9                               00784-015

                                         10

                  Figure 21. AD630 Symmetric Gain (±2)

                                                                                    Rev. G | Page 12 of 20
Data Sheet                                                                                                                                     AD630

CIRCUIT DESCRIPTION                                                                     Another feature of the input structure is that it enhances the

The simplified schematic of the AD630 is shown in Figure 24. It                         slew rate of the circuit. The current output of the active stage

has been subdivided into three major sections, the comparator,                          follows a quasihyperbolic sine relationship to the differential

the two input stages, and the output integrator. The comparator                         input voltage. This means that the greater the input voltage, the

consists of a front end made up of Q52 and Q53, a flip-flop load                        harder this stage drives the output integrator, and the faster the

formed by Q3 and Q4, and two current steering switching cells                           output signal moves. This feature helps ensure rapid, symmetric

Q28, Q29 and Q30, Q31. This structure is designed so that a                             settling when switching between inverting and noninverting

differential input voltage greater than 1.5 mV in magnitude                             closed loop configurations.

applied to the comparator inputs completely selects one of the                          The output section of the AD630 includes a current mirror load

switching cells. The sign of this input voltage determines which                        (Q24 and Q25), an integrator voltage gain stage (Q32), and a

of the two switching cells is selected.                                                 complementary output buffer (Q44 and Q74). The outputs of

The collectors of each switching cell connect to an input                               both transconductance stages are connected in parallel to the

transconductance stage. The selected cell conveys bias currents                         current mirror. Because the deselected input stage produces no

i22 and i23 to the input stage it controls, causing it to become                        output current and presents a high impedance at its outputs, there

active. The deselected cell blocks the bias to its input stage,                         is no conflict. The current mirror translates the differential

which, as a consequence, remains off.                                                   output current from the active input transconductance

The structure of the transconductance stages is such that it                            amplifier into single-ended form for the output integrator.

presents a high impedance at its input terminals and draws no                           The complementary output driver then buffers the integrator

bias current when deselected. The deselected input does not                             output to produce a low impedance output.

interfere with the operation of the selected input ensuring

maximum channel separation.

                                                       CH A–                  CH A+     CH B–             CH B+

                                                            20                     2    19                18

                                         +VS  11

                                                                  Q33    Q34                Q35     Q36

                                                       i55                                                i73

                                         SEL A                                                                       Q44

                                              10  Q52  Q53      Q62           Q65       Q67          Q70             13   VOUT

                                              9                                                                      Q74

                                         SEL B                                                            C121

                                                                         Q30                                         12

                                                                                   Q31                   C122        COMP

                                                                Q28                                             Q32

                                                                         Q29

                                                                                        Q24          Q25

                                                  Q3   Q4        i22          i23

                                         –VS  8

                                                                 3            4                  5        6                     00784-018

                                                                DIFF          DIFF             CM         CM

                                                                OFF ADJ  OFF ADJ            OFF ADJ  OFF ADJ

                                                                Figure 24. AD630 Simplified Schematic

                                                                         Rev. G | Page 13 of 20
AD630                                                                                                                     Data Sheet

OTHER GAIN CONFIGURATIONS                                                 SWITCHED INPUT IMPEDANCE

Many applications require switched gains other than the ±1 and            The noninverting mode of operation is a high input impedance

±2, which the self-contained applications resistors provide. The          configuration while the inverting mode is a low input impedance

AD630 can be readily programmed with three external resistors             configuration. This means that the input impedance of the

over a wide range of positive and negative gain by selecting and          circuit undergoes an abrupt change as the gain is switched

RB and RF to give the noninverting gain 1 + RF/RB and subsequent          under control of the comparator. If the gain is switched when

RA to give the desired inverting gain. Note that when the                 the input signal is not zero, as it is in many practical cases, a

inverting magnitude equals the noninverting magnitude, the                transient is delivered to the circuitry driving the AD630. In

value of RA is found to be RBRF/(RB + RF). That is, RA equals             most applications, this requires the AD630 circuit to be driven

the parallel combination of RB and RF to match positive and               by a low impedance source, which remains stiff at high frequencies.

negative gain.                                                            This is generally a wideband buffer amplifier.

The feedback synthesis of the AD630 may also include reactive             FREQUENCY COMPENSATION

impedance. The gain magnitudes match at all frequencies if the            The AD630 combines the convenience of internal frequency

A impedance is made to equal the parallel combination of the              compensation with the flexibility of external compensation by

B and F impedances. The same considerations apply to the                  means of an optional self-contained compensation capacitor.

AD630 as to conventional op amp feedback circuits. Virtually              In gain of ±2 applications, the noise gain that must be addressed

any function that can be realized with simple noninverting L              for stability purposes is actually 4. In this circumstance, the

network feedback can be used with the AD630. A common                     phase margin of the loop is on the order of 60° without the

arrangement is shown in Figure 25. The low frequency gain of              optional compensation. This condition provides the maximum

this circuit is 10. The response has a pole (−3 dB) at a frequency        bandwidth and slew rate for closed loop gains of |2| and above.

f ≃ 1/(2 π 100 kΩ × C) and a zero (3 dB from the high frequency

asymptote) at about 10 times this frequency. The 2 kΩ resistor            When the AD630 is used as a multiplexer, or in other

in series with each capacitor mitigates the loading effect on             configurations where one or both inputs are connected for

circuitry driving this circuit, eliminates stability problems, and        unity gain feedback, the phase margin is reduced to less than

has a minor effect on the pole-zero locations.                            20°. This may be acceptable in applications where fast slewing

As a result of the reactive feedback, the high frequency                  is a first priority, but the transient response is not optimum. For

components of the switched input signal are transmitted at                these applications, the self-contained compensation capacitor

unity gain while the low frequency components are amplified.              may be added by connecting Pin 12 to Pin 13. This connection

This arrangement is useful in demodulators and lock-in amplifiers.        reduces the closed-loop bandwidth somewhat and improves the

It increases the circuit dynamic range when the modulation or             phase margin.

interference is substantially larger than the desired signal              For intermediate conditions, such as a gain of ±1 where the loop

amplitude. The output signal contains the desired signal multiplied       attenuation is 2, determine the use of the compensation by whether

by the low frequency gain (which may be several hundred for               bandwidth or settling response must be optimized. Also, use

large feedback ratios) with the switching signal and interference         optional compensation when the AD630 is driving capacitive

superimposed at unity gain.                                               loads or whenever conservative frequency compensation is

       C        2kΩ      2kΩ       C                                      desired.

                10kΩ     100kΩ

Vi

                         2

                         20     A      13

                         19                          VO

                         18     B  12

                11.11kΩ

                                           7         CHANNEL

       SEL B    9                                    STATUS

       SEL A    10                                   B/A       00784-019

                                           8    –VS

                Figure 25. AD630 with External Feedback

                                                                          Rev. G | Page 14 of 20
Data Sheet                                                                                                                                             AD630

OFFSET VOLTAGE NULLING                                                                                                    +5V

The offset voltages of both input stages and the comparator                                                       1MΩ     100kΩ

have been pretrimmed so that external trimming is only required                                                           100kΩ

in the most demanding applications. The offset adjustment of                                                   9          7

the two input channels is accomplished by means of a differential                                    10

and common-mode scheme. This facilitates fine adjustment of                                                               8

                                                                                                           100Ω                –15V    00784-020

system errors in switched gain applications. With the system

input tied to 0 V, and a switching or carrier waveform applied

to the comparator, a low level square wave appears at the output.                                    Figure 26. Comparator Hysteresis

The differential offset adjustment potentiometers can be used      The channel status output may be interfaced with TTL inputs

to null the amplitude of this square wave (Pin 3 and Pin 4).       as shown in Figure 27. This circuit provides appropriate level

The common-mode offset adjustment can be used to zero the          shifting from the open-collector AD630 channel status output

residual dc output voltage (Pin 5 and Pin 6). Implement these      to TTL inputs.

functions using 10 kΩ trim potentiometers with wipers                                                                                             +5V

connected directly to Pin 8 as shown in Figure 28 and

Figure 29.                                                                                               +15V             22kΩ

                                                                                                                  6.8kΩ

CHANNEL STATUS OUTPUT                                                                      AD630  100kΩ                   IN914s

The channel status output, Pin 7, is an open collector output                                     7               2N2222               TTL INPUT

referenced to −VS that can be used to indicate which of the two

input channels is active. The output is active (pulled low) when                                  8

Channel A is selected. This output can also be used to supply                                        –15V                                              00784-021

positive feedback around the comparator. This produces

hysteresis which serves to increase noise immunity. Figure 26                                     Figure 27. Channel Status—TTL Interface

shows an example of how hysteresis may be implemented. Note

that the feedback signal is applied to the inverting (−) terminal

of the comparator to achieve positive feedback. This is because

the open collector channel status output inverts the output

sense of the internal comparator.

                                                                   Rev. G | Page 15 of 20
AD630                                                                                                                           Data Sheet

APPLICATIONS INFORMATION

BALANCED MODULATOR                                                                                          5V        5V  20µs

Perhaps the most commonly used configuration of the AD630                                                                       MODULATION

is the balanced modulator. The application resistors provide                                                                    INPUT

precise symmetric gains of ±1 and ±2. The ±1 arrangement

is shown in Figure 28 and the ±2 arrangement is shown in                                                                        CARRIER

                                                                                                                                INPUT

Figure 29. These cases differ only in the connection of the

10 kΩ feedback resistor (Pin 14) and the compensation                                                                           OUTPUT

capacitor (Pin 12). Note the use of the 2.5 kΩ bias current                                                                     SIGNAL

compensation resistors in these examples. These resistors                                                   10V                                                       00784-024

perform the identical function in the ±1 gain case. Figure 30

demonstrates the performance of the AD630 when used to                                                    Figure 30. Gain-of-Two Balanced Modulator Sample Waveforms

modulate a 100 kHz square wave carrier with a 10 kHz sinusoid.                                  BALANCED DEMODULATOR

The result is the double sideband suppressed carrier waveform.                                  The balanced modulator topology described in the Balanced

These balanced modulator topologies accept two inputs, a                                        Modulator section also acts as a balanced demodulator if a

signal (or modulation) input applied to the amplifying channels                                 double sideband suppressed carrier waveform is applied to

and a reference (or carrier) input applied to the comparator.                                   the signal input and the carrier signal is applied to the reference

                10kΩ                      10kΩ                                                  input. The output under these circumstances is the baseband

                          CM                          DIFF                                      modulation signal. Higher order carrier components that can

                          OFF ADJ                     OFF ADJ

                       6               5           4             3                              be removed with a low-pass filter are also present. Other names

MODULATION  1   2.5kΩ                                                                           for this function are synchronous demodulation and phase-

INPUT                  AMP A                                        12

            2                 A                                     11    +VS                   sensitive detection.

            20

                2.5kΩ         B                                     13                          PRECISION PHASE COMPARATOR

            17         AMP B                       10kΩ     10kΩ          MODULATED

            18                            –V                        14    OUTPUT                The balanced modulator topologies of Figure 28 and Figure 29

                                                                    15    SIGNAL

            19                            AD630             5kΩ     16                          can also be used as precision phase comparators. In this case,

CARRIER                COMP                                                                     an ac waveform of a particular frequency is applied to the signal
INPUT
            9                                                          7

            10                                                                                  input and a waveform of the same frequency is applied to the

                                          8                                                     reference input. The dc level of the output (obtained by low-

                                              –VS                                    00784-022  pass filtering) is proportional to the signal amplitude and phase

Figure 28. AD630 Configured as a Gain-of-One Balanced Modulator                                 difference between the input signals. If the signal amplitude is

                                                                                                held constant, the output can be used as a direct indication of

                10kΩ      CM              10kΩ     DIFF                                         the phase. When these input signals are 90° out of phase, they

                          OFF  ADJ                 OFF ADJ                                      are said to be in quadrature and the AD630 dc output is zero.

                       6            5           4           3

MODULATION  1   2.5kΩ                                                                           PRECISION RECTIFIER ABSOLUTE VALUE

INPUT                  AMP A                                     12

            2             A                                      11       +VS                   If the input signal is used as its own reference in the balanced

            20

                2.5kΩ     B                                      13                             modulator topologies, the AD630 acts as a precision rectifier.

            17         AMP B                       10kΩ  10kΩ             MODULATED

            18                            –V                     14       OUTPUT                The high frequency performance is superior to that which can

                                                                 15       SIGNAL                be achieved with diode feedback and op amps. There are no diode

            19                         AD630                5kΩ  16

CARRIER                COMP                                                                     drops that the op amp must leap over with the commutating

INPUT       9                                                       7

            10                                                                                  amplifier.

                                          8

                                              –VS                                    00784-023

Figure 29. AD630 Configured as a Gain-of-Two Balanced Modulator

                                                                                  Rev. G | Page 16 of 20
Data Sheet                                                                                                                                                                 AD630

LVDT SIGNAL CONDITIONER                                                                    AC BRIDGE

Many transducers function by modulating an ac carrier. A                                   Bridge circuits that use dc excitation are often plagued by

linear variable differential transformer (LVDT) is a transducer                            errors caused by thermocouple effects, 1/f noise, dc drifts in the

of this type. The amplitude of the output signal corresponds to                            electronics, and line noise pick-up. One way to get around these

core displacement. Figure 31 shows an accurate synchronous                                 problems is to excite the bridge with an ac waveform, amplify

demodulation system, which can be used to produce a dc                                     the bridge output with an ac amplifier, and synchronously

voltage that corresponds to the LVDT core position. The                                    demodulate the resulting signal. The ac phase and amplitude

inherent precision and temperature stability of the AD630                                  information from the bridge is recovered as a dc signal at the

reduce demodulator drift to a second-order effect.                                         output of the synchronous demodulator. The low frequency

               E1000    AD711                                                              system noise, dc drifts, and demodulator noise all get mixed to
            SCHAEVITZ
               LVDT     FOLLOWER                AD630                                      the carrier frequency and can be removed by means of a low-
            A
                                   B 5kΩ  ±2 DEMODULATOR
                               16
                                                                                           pass filter. Dynamic response of the bridge must be traded off
                                          15       10kΩ

                               1   2.5kΩ                                                   against the amount of attenuation required to adequately suppress

2.5kHz                                    20    A                                          these residual carrier components in the selection of the filter.

2V p-p                                                     C  13  100kΩ

SINUSOIDAL                     14  10kΩ   19                             D

EXCITATION                     17               B      12                                  Figure 33 is an example of an ac bridge system with the AD630

                                                                         1µF

                                   2.5kΩ                                                   used as a synchronous demodulator. The bridge is excited by a

                                                                                           1 V 400 Hz excitation. Trace A in Figure 32 is the amplified bridge

               PHASE           9                                                           signal. Trace B is the output of the synchronous demodulator

               SHIFTER         10                                        00784-025         and Trace C is the filtered dc system output.

               Figure 31. LVDT Signal Conditioner                                                                       [              T                  ]

                                                                                                                                                                500µs/DIV

                                                                                                                                       B. 200mV/DIV

                                                                                                     3                                 T

                                                                                                        C. 200mV/DIV                           A. 200mV/DIV

                                                                                                                                                                           00784-027

                                                                                                             Figure 32. AC Bridge Waveforms (1 V Excitation)

               1V                                                                                           +15V

               400Hz

                        350Ω              350Ω

                                                       +IN                                       9           11

                                                                                    A          SEL B        +VS

                        350Ω              350Ω                AD8221                       RA

                                                49.9Ω                                  16           AD630AR

                                                                         REF                                                B  4.99kΩ  4.99kΩ  4.99kΩ        C

                                                                                       17  RINB                  VOUT   13

                                                       –IN                             19  CH B–                               2µF        2µF        2µF

                                                                                                             COMP       12

                                                                                       20  CH A–

                                                                                       15  RF  RINA   SEL A  –VS    RB

                                                                                                 1      10       8  14

                                                                                                             –15V                                               00784-026

                                                                  Figure 33. AC        Bridge System

                                                                         Rev. G | Page 17 of 20
AD630                                                                                                                                        Data Sheet

LOCK-IN AMPLIFIER APPLICATIONS                                                                  The test signal is produced by modulating a 400 Hz carrier with

Lock-in amplification is a technique used to separate a small,                                  a 0.1 Hz sine wave. The signals produced, for example, by chopped

narrow-band signal from interfering noise. The lock-in amplifier                                radiation (that is, IR, optical) detectors may have similar low

acts as a detector and narrow-band filter combined. Very small                                  frequency components. A sinusoidal modulation is used for

signals can be detected in the presence of large amounts of                                     clarity of illustration. This signal is produced by a circuit similar

uncorrelated noise when the frequency and phase of the desired                                  to Figure 28 and is shown in the upper trace of Figure 34. It is

signal are known.                                                                               attenuated 100,000 times normalized to the output, B, of the

                                                                                                summing amplifier. A noise signal that might represent, for

The lock-in amplifier is basically a synchronous demodulator                                    example, background and detector noise in the chopped radiation

followed by a low-pass filter. An important measure of                                          case, is added to the modulated signal by the summing amplifier.

performance in a lock-in amplifier is the dynamic range of its                                  This signal is simply band limited, clipped white noise. Figure 34

demodulator. The schematic diagram of a demonstration circuit                                   shows the sum of attenuated signal plus noise in the center

which exhibits the dynamic range of an AD630 as it might be                                     trace. This combined signal is demodulated synchronously

used in a lock-in amplifier is shown in Figure 35. Figure 34 is an                              using phase information derived from the modulator, and the

oscilloscope photo demonstrating the large dynamic range of                                     result is low-pass filtered using a 2-pole simple filter which also

the AD630. The photo shows the recovery of a signal modulated at                                provides a gain of 100 to the output. This recovered signal is the

400 Hz from a noise signal approximately 100,000 times larger.                                  lower trace of Figure 34.

        5V           5V            5s                                                           The combined modulated signal and interfering noise used for

100                                    MODULATED SIGNAL (A)                                     this illustration is similar to the signals often requiring a lock-in

    90                                 (UNATTENUATED)                                           amplifier for detection. The precision input performance of the

                                       ATTENUATED SIGNAL                                        AD630 provides more than 100 dB of signal range and its

                                       PLUS NOISE (B)                                           dynamic response permits it to be used with carrier frequencies

                                                                                                more than two orders of magnitude higher than in this example.

    10                                                                                          A more sophisticated low-pass output filter aids in rejecting

0%                                     OUTPUT                           00784-029

                     5mV                                                                        wider bandwidth interference.

            Figure 34. Lock-In Amplifier Waveforms

                                                                        RF         +VS

                                                                    15             11                                   STAR

            CLIPPED                                 RA RA  Ω                                               RB 10kΩ  RB  GROUND

        BAND LIMITED                   16

            WHITE NOISE                             RINA

                                       1                                           AD630        RF

                          AD711                     2.5kΩ                                       10kΩ
                                                    CH A+
                                       2                         +

                                       20           CH A–        –

                                                                                                              VOUT      R       100R   100R     OUTPUT

                                       19           CH B–        –                                                              C

        ATTENUATOR                                  CH B+
            (100dB)
                                       18                        +                                         C  COMP                           C

                                                    2.5kΩ

                                       17           RINB

                                                                                                              CHANNEL           AD711

                          STAR                      SELA                                                   STATUS B

                          GROUND       10                     +

            0.1Hz                                   SELB      –
        MODULATED
            400Hz                      9

            CARRIER       CARRIER
                          PHASE
                          REFERENCE
                                                                                                                                                        00784-028
                                                                                                      –VS

                                                                 Figure            35. Lock-In  Amplifier

                                                                    Rev. G | Page 18 of 20
Data Sheet                                                                                                                            AD630

OUTLINE DIMENSIONS

                              0.005 (0.13) MIN                0.080 (2.03) MAX

                                           20                      11       0.300 (7.62)

                              PIN 1        1                       10       0.280 (7.11)

                                               1.060 (28.92)                                   0.320 (8.13)

                          0.200 (5.08)         0.990 (25.15)                    0.060 (1.52)   0.300 (7.62)

                              MAX                                               0.015 (0.38)

                                                                                0.150
                                                                                (3.81)
                          0.200 (5.08)                                          MIN

                          0.125 (3.18)                0.100   0.070 (1.78)  SEATING             0.015 (0.38)

                                        0.023 (0.58)  (2.54)  0.030 (0.76)  PLANE               0.008 (0.20)

                                        0.014 (0.36)  BSC

                              CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS

                              (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR

                              REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

                          Figure 36. 20-Lead Side-Brazed Ceramic Dual In-Line Package [SBDIP]

                                                                   (D-20)

                                           Dimensions shown in inches and (millimeters)

                              1.060 (26.92)

                              1.030 (26.16)

                              0.980 (24.89)

                          20                          11      0.280 (7.11)

                                                              0.250 (6.35)

                          1                           10      0.240 (6.10)

                                                                                               0.325 (8.26)

                             0.100 (2.54)                                                      0.310 (7.87)

                              BSC                                                              0.300 (7.62)

                                                                                0.060 (1.52)                  0.195 (4.95)
                                                                                          MAX
            0.210 (5.33)                                                                                      0.130 (3.30)
            MAX
                                                                                                              0.115 (2.92)
                                                                   0.015
            0.150 (3.81)                                           (0.38)
                                                                            0.015 (0.38)
            0.130 (3.30)                                           MIN          GAUGE

            0.115 (2.92)                                           SEATING           PLANE                    0.014 (0.36)

                                                                   PLANE                                      0.010 (0.25)

            0.022 (0.56)                                                                       0.430 (10.92)  0.008 (0.20)

            0.018 (0.46)                                      0.005 (0.13)                      MAX
                                                              MIN
            0.014 (0.36)
                          0.070 (1.78)

                          0.060 (1.52)

                          0.045 (1.14)

                                           COMPLIANT TO JEDEC STANDARDS MS-001

                          CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS

                          (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR                                             070706-A

                          REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

                          CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS.

                                        Figure 37. 20-Lead Plastic Dual In-Line Package [PDIP]

                                                              Narrow Body

                                                                   (N-20)

                                           Dimensions shown in inches and (millimeters)

                                                          Rev. G | Page 19 of 20
AD630                                                                                                                                                               Data Sheet

                                                                          0.075 (1.91)                             0.200 (5.08)
                                                                                                                   REF
                                                 0.100 (2.54)                       REF
                                                                                                                   0.100 (2.54) REF
                                                 0.064 (1.63)             0.095 (2.41)
                                                                                                                         0.015 (0.38)
                                                                          0.075 (1.90)                                   MIN
                                                                                                                  3
                                                                                              19

                                                                                                   18  20      4         0.028 (0.71)

                                            0.358 (9.09)  0.358           0.011 (0.28)                     1             0.022 (0.56)

                                            0.342 (8.69)  (9.09)                                       BOTTOM
                                                                MAX       0.007 (0.18)
                                             SQ                 SQ                                     VIEW              0.050 (1.27)
                                                                                    R TYP
                                                                                                   14          8         BSC
                                                                          0.075 (1.91)
                                                                                    REF       13                   9

                                                 0.088 (2.24)             0.055 (1.40)                                   45° TYP

                                                 0.054 (1.37)             0.045 (1.14)                     0.150 (3.81)
                                                                                                              BSC

                                             CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS                               022106-A
                                             (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR
                                             REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

                                                          Figure 38. 20-Terminal Ceramic Leadless Chip Carrier [LCC]

                                                                                    (E-20-1)

                                                                Dimensions shown in inches and (millimeters)

                                                          13.00 (0.5118)

                                                          12.60 (0.4961)

                                                 20                       11

                                                                                    7.60 (0.2992)

                                                                                    7.40 (0.2913)

                                                 1                        10               10.65 (0.4193)

                                                                                           10.00 (0.3937)

                                                                                                                                  0.75 (0.0295)  45°

                                                                                    2.65 (0.1043)                                 0.25 (0.0098)

                            0.30 (0.0118)                                           2.35 (0.0925)              8°

                            0.10 (0.0039)                                                                      0°

                            COPLANARITY                   1.27       0.51 (0.0201)  SEATING                                            1.27 (0.0500)
                            0.10
                                                 (0.0500)                           PLANE              0.33 (0.0130)
                                                                     0.31 (0.0122)                                                     0.40 (0.0157)
                                                          BSC                                          0.20 (0.0079)

                                                                COMPLIANT TO JEDEC STANDARDS MS-013-AC                                                06-07-2006-A

                                             CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS

                                             (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR

                                             REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN.

                                                 Figure 39. 20-Lead Standard Small Outline Package [SOIC_W]

                                                                                    Wide Body

                                                                                    (RW-20)

                                                                Dimensions shown in millimeters and (inches)

ORDERING GUIDE

Model1                      Temperature Range             Package Description                                                                                       Package Option

AD630JNZ                    0°C to 70°C                   20-Lead Plastic Dual In-Line Package [PDIP]                                                               N-20

AD630KNZ                    0°C to 70°C                   20-Lead Plastic Dual In-Line Package [PDIP]                                                               N-20

AD630ARZ                    −25°C to +85°C                20-Lead Standard Small Outline Package [SOIC_W]                                                           RW-20

AD630ARZ-RL                 −25°C to +85°C                20-Lead Standard Small Outline Package [SOIC_W], 13" Tape and                               Reel          RW-20

AD630ADZ                    −25°C to +85°C                20-Lead Side-Brazed Ceramic Dual In-Line Package [SBDIP]                                                  D-20

AD630BDZ                    −25°C to +85°C                20-Lead Side-Brazed Ceramic Dual In-Line Package [SBDIP]                                                  D-20

AD630SD                     −55°C to +125°C               20-Lead Side-Brazed Ceramic Dual In-Line Package [SBDIP]                                                  D-20

AD630SD/883B                −55°C to +125°C               20-Lead Side-Brazed Ceramic Dual In-Line Package [SBDIP]                                                  D-20

5962-8980701RA              −55°C to +125°C               20-Lead Side-Brazed Ceramic Dual In-Line Package [SBDIP]                                                  D-20

AD630SE/883B                −55°C to +125°C               20-Terminal Ceramic Leadless Chip Carrier [LCC]                                                           E-20-1

5962-89807012A              −55°C to +125°C               20-Terminal Ceramic Leadless Chip Carrier [LCC]                                                           E-20-1

AD630SCHIPS                 −55°C to +125°C               Chip

1 Z = RoHS Compliant Part.

©2015–2016 Analog Devices, Inc. All rights reserved. Trademarks and

registered trademarks are the property of their respective owners.

                                             D00784-0-12/16(G)

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