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595CD000299DGR

器件型号:595CD000299DGR
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

VCXO Oscillators VCXO; Diff/SE; Single Freq; 10-810 MHz

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
VCXO Oscillators
系列:
Series:
Si595
封装:
Packaging:
Box
商标:
Brand:
Silicon Labs
产品类型:
Product Type:
VCXO Oscillators
子类别:
Subcategory:
Oscillators

595CD000299DGR器件文档内容

                                                                                                          Si595

                                                                                                          REVISION D

VO L TA G E - C O N T R O L L E D                                 CRYSTAL               OSCILLATOR        (VCXO)

10 TO 810 MHZ

Features

  Available with any-rate output                     Available CMOS, LVPECL,                            Si5602

   frequencies from 10 to 810 MHz                      LVDS, and CML outputs

  3rd generation DSPLL® with                         3.3, 2.5, and 1.8 V supply options

   superior jitter performance                        Industry standard 5x7 and

  Internal fixed fundamental mode                     3.2x5 mm packages

   crystal frequency ensures high                     Pb-free/RoHS-compliant

   reliability and low aging                          –40 to +85 ºC operating range

Applications                                                                                      Ordering Information:

  SONET/SDH (OC-3/12/48)                      FTTx                                                   See page 8.

  Networking                                  Clock recovery and jitter cleanup PLLs

  SD/HD SDI/3G SDI video                      FPGA/ASIC clock generation

Description                                                                                       Pin Assignments:

                                                                                                       See page 7.

The Si595 VCXO utilizes Silicon Laboratories’ advanced DSPLL® circuitry to

provide a low-jitter clock at high frequencies. The Si595 is available with                            (Top View)

any-rate output frequency from 10 to 810 MHz. Unlike traditional VCXOs,

where a different crystal is required for each output frequency, the Si595                        VC   1          6  VDD

uses one fixed crystal to provide a wide range of output frequencies. This IC-

based   approach       allows     the  crystal         resonator  to   provide  exceptional       OE   2          5

frequency   stability   and       reliability.  In     addition,  DSPLL      clock  synthesis                        CLK–

provides supply noise rejection, simplifying the task of generating low-jitter                    GND  3          4

clocks  in  noisy  environments.       The          Si595  IC-based    VCXO         is  factory-                     CLK+

configurable for a wide variety of user specifications including frequency,

supply voltage, output format, tuning slope, and absolute pull range (APR).

Specific configurations are factory programmed at time of shipment, thereby

eliminating the long lead times associated with custom oscillators.

Functional Block Diagram

                   VDD                                     CLK–        CLK+

                        Fixed             Any-rate

                       Frequency       10–810 MHz
                                          DSPLL®
                        XO

                                       Clock Synthesis

                                  ADC

                   Vc                           OE                GND

Rev. 1.3 12/17                                  Copyright © 2017 by Silicon Laboratories                                   Si595
Si595

1.  Electrical Specifications

Table 1. Recommended Operating Conditions

        Parameter                  Symbol        Test Condition                     Min             Typ    Max              Units

Supply Voltage1                    VDD                     3.3 V option             2.97            3.3    3.63

                                                           2.5 V option             2.25            2.5    2.75                  V

                                                           1.8 V option             1.71            1.8    1.89

Supply Current                     IDD           Output enabled

                                                           LVPECL                   —               120    135

                                                           CML                      —               110    120                   mA

                                                           LVDS                     —               100    110

                                                           CMOS                     —               90     100

                                                 Tristate mode                      —               60               75

Output Enable (OE)2                                        VIH           0.75 x VDD                 —                —           V

                                                           VIL                      —               —      0.5

Operating Temperature Range        TA                                               –40             —                85          °C

Notes:

    1.  Selectable parameter specified by part number. See 3. "Ordering Information" on page 8 for further details.

    2.  OE pin includes an internal 17 k pullup resistor to VDD for output enable active high or a 17 k pull-down resistor to

        GND for output enable active low. See 3. "Ordering Information" on page 8.

Table 2. VC Control Voltage Input

        Parameter                  Symbol        Test Condition                     Min             Typ    Max              Units

Control Voltage Tuning Slope1,2,3  KV            10 to 90% of VDD                   —               45               —      ppm/V

                                                                                                    95

                                                                                                    125

                                                                                                    185

                                                                                                    380

Control Voltage Linearity4         LVC                     BSL                      –5              ±1     +5                    %

                                                           Incremental              –10             ±5     +10

Modulation Bandwidth               BW                                               9.3             10.0   10.7                  kHz

VC Input Impedance                 ZVC                                              500             —                —           k

VC Input Capacitance               CVC                                              —               50               —           pF

Nominal Control Voltage            VCNOM                   @ fO                     —               VDD/2            —           V

Control Voltage Tuning Range       VC                                               0                      VDD                   V

Notes:

    1.  Positive slope; selectable option by part number. See 3. "Ordering Information" on page 8.

    2.  For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

    3.  KV variation is ±10% of typical values.

    4.  BSL determined from deviation from best straight line fit with VC ranging from 10 to 90% of VDD. Incremental slope

        determined with VC ranging from 10 to 90% of VDD.

2                                                          Rev. 1.3
                                                                                                                      Si595

Table 3. CLK± Output Frequency Characteristics

        Parameter             Symbol                    Test Condition              Min       Typ                Max     Units

Nominal Frequency1,2,3                 fO             LVDS/CML/LVPECL                10       —                  810     MHz

                                                        CMOS                         10       —                  160

Temperature Stability1,4                              TA = –40 to +85 ºC            –20       —                  +20     ppm

                                                                                    –50       —                  +50

Absolute Pull Range1,4                 APR                                          ±10       —                  ±370    ppm

Power up Time5                         tOSC                                           —       —                  10      ms

Notes:

1.      See Section 3. "Ordering Information" on page 8 for further details.

2.      Specified at time of order by part number.

3.      Nominal output frequency set by VCNOM = VDD/2.

4.      Selectable parameter specified by part number.

5.      Time from power up or tristate mode to fO.

Table 4. CLK± Output Levels and Symmetry

        Parameter             Symbol                  Test Condition            Min           Typ                Max     Units

LVPECL Output Option1                  VO               mid-level               VDD – 1.42    —              VDD – 1.25  V

                                       VOD              swing (diff)            1.1           —                  1.9     VPP

                                       VSE          swing (single-ended)        0.55          —                  0.95    VPP

LVDS Output Option2                    VO               mid-level               1.125         1.20               1.275   V

                                       VOD              swing (diff)            0.5           0.7                0.9     VPP

                                       VO      2.5/3.3 V option mid-level       —             VDD – 1.30         —       V

CML Output Option2                                  1.8 V option mid-level      —             VDD – 0.36         —

                                       VOD     2.5/3.3 V option swing (diff)    1.10          1.50               1.90    VPP

                                                    1.8 V option swing (diff)   0.35          0.425              0.50

CMOS Output Option3                    VOH                                      0.8 x VDD     —                  VDD     V

                                       VOL                                      —             —                  0.4

Rise/Fall time (20/80%)                tR, tF       LVPECL/LVDS/CML             —             —                  350     ps

                                                    CMOS with CL = 15 pF        —             2                  —       ns

Symmetry (duty cycle)                  SYM     LVPECL:  VDD – 1.3 V (diff)

                                               LVDS:    1.25 V (diff)           45            —                  55      %

                                               CMOS:    VDD/2

Notes:

1.      50  to VDD – 2.0 V.

2.      Rterm = 100  (differential).

3.      CL = 15 pF. Sinking or sourcing 12     mA for VDD =3.3 V, 6 mA for VDD  =2.5 V, 3 mA  for VDD = 1.8  V.

                                                        Rev. 1.3                                                                3
Si595

Table 5. CLK± Output Phase Jitter

         Parameter            Symbol             Test Condition            Min  Typ         Max                            Units

Phase Jitter (RMS)1,2              J            Kv = 45 ppm/V                                                               ps

for FOUT of 50 MHz < FOUT                        12 kHz to 20 MHz          —    0.5         —

810 MHz                                          Kv = 95 ppm/V

                                                 12 kHz to 20 MHz          —    0.5         —

                                                 Kv = 125 ppm/V

                                                 12 kHz to 20 MHz          —    0.5         —

                                                 Kv = 185 ppm/V

                                                 12 kHz to 20 MHz          —    0.5         —

                                                 Kv = 380 ppm/V

                                                 12 kHz to 20 MHz          —    0.7         —

Notes:

   1.   Refer to AN256 for further information.

   2.   For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

Table 6. CLK± Output Period Jitter

         Parameter            Symbol             Test Condition            Min  Typ         Max                            Units

Period Jitter*                JPER               RMS                       —    3           —                                ps

                                                 Peak-to-Peak              —    35          —

*Note:  Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to AN279 for further information.

Table 7. CLK± Output   Phase  Noise (Typical)

   Offset Frequency           74.25 MHz                         148.5 MHz       155.52 MHz                            Units

                              185 ppm/V                         185 ppm/V       95 ppm/V

                              LVPECL                             LVPECL         LVPECL

         100 Hz               –77                                –68            –77

         1 kHz                –101                               –95            –101

         10 kHz               –121                               –116           –119

        100 kHz               –134                               –128           –127             dBc/Hz

         1 MHz                –149                               –144           –144

        10 MHz                –151                               –147           –147

        20 MHz                –150                               –148           –148

4                                                Rev. 1.3
                                                                                                   Si595

Table 8. Environmental Compliance         and  Package  Information

                      Parameter                                          Conditions/Test Method

Mechanical Shock                                                         MIL-STD-883, Method 2002

Mechanical Vibration                                                     MIL-STD-883, Method 2007

Solderability                                                            MIL-STD-883, Method 2003

Gross and Fine Leak                                                      MIL-STD-883, Method 1014

Resistance to Solder Heat                                                MIL-STD-883, Method 2036

Contact Pads                                                             Gold over Nickel

Table 9. Thermal Characteristics

(Typical values TA = 25 ºC, VDD = 3.3 V)

                Parameter                 Symbol        Test Condition   Min        Typ     Max          Unit

5x7mm, Thermal Resistance Junction to          JA            Still Air  —          84.6         —       °C/W

Ambient

5x7mm, Thermal Resistance Junction to          JC            Still Air  —          38.8         —       °C/W

Case

3.2x5mm, Thermal Resistance Junction to        JA            Still Air  —          31.1         —       °C/W

Ambient

3.2x5mm, Thermal Resistance Junction to        JC            Still Air  —          13.3         —       °C/W

Case

Ambient Temperature                            TA                        –40          —          85         °C

Junction Temperature                           TJ                        —            —     125             °C

Table 10. Absolute Maximum Ratings1

                      Parameter                               Symbol          Rating                 Units

Maximum Operating Temperature                                 TAMAX           85                     ºC

Supply Voltage                                                VDD        –0.5 to +3.8                V

Input Voltage                                                 VI         –0.5 to VDD + 0.3

Storage Temperature                                           TS         –55 to +125                 ºC

ESD Sensitivity (HBM, per JESD22-A114)                        ESD             2500                   V

Soldering Temperature (Pb-free profile)2                      TPEAK           260                    ºC

                                                    Rev. 1.3                                                    5
Si595

Table 10. Absolute Maximum Ratings1

        Parameter                                                  Symbol           Rating                       Units

Soldering Temperature Time @ TPEAK (Pb-free profile)2              tP               20–40                        seconds

Notes:

   1.   Stresses beyond those listed in Absolute Maximum Ratings may cause permanent damage to the device. Functional

        operation or specification compliance is not implied at these conditions. Exposure to maximum rating conditions for

        extended periods may affect device reliability.

   2.   The device is compliant with JEDEC J-STD-020C. Refer to Si5xx Packaging FAQ available for download from

        www.silabs.com/VCXO for further information, including soldering profiles.

6                                                        Rev. 1.3
                                                                                                                      Si595

2.  Pin Descriptions

                                                      (Top View)

                         VC                        1              6    VDD

                         OE                        2              5    CLK–

                         GND                       3              4    CLK+

                         Table 11. Si595 Pin Descriptions

    Pin  Name            Type                                                Function

    1    VC              Analog Input                 Control Voltage

    2    OE*             Input                        Output Enable

    3    GND             Ground                       Electrical and Case Ground

    4    CLK+            Output                       Oscillator Output

    5    CLK–            Output                       Complementary Output

         (N/C for CMOS)                               (N/C for CMOS, do not make external connection)

    6    VDD             Power                        Power Supply Voltage

*Note:   OE pin includes a 17 k resistor to VDD for OE active high option or 17 k to GND for OE active low option.

         See 3. "Ordering Information" on page 8.

                                                      Rev. 1.3                                                               7
Si595

3.    Ordering Information

The Si595 supports a variety of options including frequency, temperature stability, tuning slope, output format, and

VDD.      Specific  device     configurations    are    programmed  into     the         Si595      at  time     of  shipment.      Configurations            are

specified using the Part Number Configuration chart shown below. Silicon Labs provides a web browser-based part

number configuration utility to simplify this process. To access this tool refer to www.silabs.com/oscillators and click

“Customize” in the product table. The Si595 VCXO series is supplied in industry-standard, RoHS compliant, lead-

free, 6-pad, 5 x 7 mm and 3.2 x 5 mm package. Tape and reel packaging is an ordering option.

                            595               X         X          XXXMXXX               D                    G             R

                                                                                                                                    R = Tape & Reel

                         595 VCXO                                                                                                   Blank = Trays

                         Product Family                                                                                     Operating Temp Range (°C)

                                                                                                                               G    –40 to +85 °C

                                                                                                                            Device Revision Letter

                                                                                             Frequency (e.g., 148M500 is 148.5 MHz)

                                                                            Available frequency range is 10 to 810 MHz. The position of “M” shifts

                                                                            to denote higher or lower frequencies. If the frequency of interest

                                                                            requires greater than 6 digit resolution, a six digit code will be

                                                                            assigned for the specific frequency.

                    1st Option Code                                                                 2nd Option Code

      VDD  Output Format    Output   Enable   Polarity                                   Temperature          Tuning Slope          Minimum APR

   A  3.3  LVPECL                    High                                                Stability            Kv                    (±ppm) for VDD @

   B  3.3  LVDS                      High                  Code    Package               ± ppm (max)          ppm/V (typ)   3.3 V   2.5 V              1.8 V

   C  3.3  CMOS                      High                  A       5x7 mm                20                   380              370  275                200

   D  3.3  CML                       High                  B       5x7 mm                20                   185              160  110                80

   E  2.5  LVPECL                    High                  C       5x7 mm                50                   185              130  80                 50

   F  2.5  LVDS                      High                  D       5x7 mm                20                   125              100  75                 40

   G  2.5  CMOS                      High                  E       5x7 mm                20                   95               65   50                 25

   H  2.5  CML                       High                  F       5x7 mm                50                   125              70   45                 10

   J  1.8  CMOS                      High                  G       5x7 mm                50                      95            35   20                 N/A

   K  1.8  CML                       High                  H       5x7 mm                20                   45               15   N/A                N/A

   M  3.3  LVPECL                        Low               J       3.2x5 mm              20                   380              370  275                200

   N  3.3  LVDS                          Low               K       3.2x5 mm              20                   185              160  110                80

   P  3.3  CMOS                          Low               M       3.2x5 mm              50                   185              130  80                 50

   Q  3.3  CML                           Low               P       3.2x5 mm              20                   125              100  75                 40

   R  2.5  LVPECL                        Low               Q       3.2x5 mm              20                   95               65   50                 25

   S  2.5  LVDS                          Low               R       3.2x5 mm              50                   125              70   45                 10

   T  2.5  CMOS                          Low               S       3.2x5 mm              50                      95            35   20                 N/A

   U  2.5  CML                           Low               T       3.2x5 mm              20                   45               15   N/A                N/A

   V  1.8  CMOS                          Low               Notes:

   W  1.8  CML                           Low               1. For best jitter and phase noise performance, always choose the smallest Kv that meets

   Note:                                                      the application’s minimum APR requirements. Lower Kv options minimize noise

   CMOS available to 160 MHz.                                 coupling and jitter in real-world PLL designs.     See AN266 for more information.

                                                           2. APR is the ability of a VCXO to track a signal over the product lifetime. A VCXO with an

                                                              APR of ±100 ppm is able to lock to a clock with a ±100 ppm stability over 15 years over

                                                              all operating conditions.

                                                           3. Nominal Pull range (±) = 0.5 x VDD x tuning slope.

                                                           4. Minimum APR values noted above include worst case values for all parameters.

   Example Part Number:  595AE148M500DGR is a 5 x 7 mm VCXO in a 6 pad package. The nominal frequency is 148.5 MHz, with a 3.3 V supply,

   LVPECL output, and Output Enable active high polarity. Temperature stability is specified as ±20 ppm and the tuning slope is 95 ppm/V. The part is

   specified for a –40 to +85 C° ambient temperature range operation and is shipped in tape and reel format.

                                                 Figure 1. Part Number Convention

8                                                                  Rev. 1.3
                                                                                                      Si595

4.  Package Outline Diagram: 5 x 7 mm, 6-pin

Figure 2 illustrates the package details for the 5 x 7 mm Si595. Table 12 lists the values  for  the  dimensions shown

in the illustration.

                                  Figure 2. Si595 Outline Diagram

                      Table 12. Package Diagram Dimensions (mm)

                      Dimension                Min             Nom   Max

                             A                 1.50            1.65  1.80

                             b                 1.30            1.40  1.50

                             c                 0.50            0.60  0.70

                             D                       5.00 BSC

                             D1                4.30            4.40  4.50

                             e                       2.54 BSC.

                             E                       7.00 BSC.

                             E1                6.10            6.20  6.30

                             H                 0.55            0.65  0.75

                             L                 1.17            1.27  1.37

                             L1                0.05            0.10  0.15

                             p                 1.80            —     2.60

                             R                       0.70 REF

                             aaa                               0.15

                             bbb                               0.15

                             ccc                               0.10

                             ddd                               0.10

                             eee                               0.05

                      Note:

                      1.     All dimensions shown are in millimeters (mm) unless

                             otherwise noted.

                      2.     Dimensioning and Tolerancing per ANSI Y14.5M-1994

                                                     Rev. 1.3                                                9
Si595

5.  PCB Land Pattern: 5 x 7 mm, 6-pin

Figure 3 illustrates the 6-pin PCB land pattern for the 5 x 7 mm Si595. Table 13 lists the values for         the  dimensions

shown in the illustration.

                                      Figure 3. Si595 PCB Land Pattern

                            Table 13. PCB Land Pattern Dimensions (mm)

                                      Dimension                                            (mm)

                                      C1                                                   4.20

                                      E                                                    2.54

                                      X1                                                   1.55

                                      Y1                                                   1.95

       Notes:

       General

       1.                   All dimensions shown are in millimeters (mm) unless otherwise noted.

       2.                   Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

       3.                   This Land Pattern Design is based on the IPC-7351 guidelines.

       4.                   All dimensions shown are at Maximum Material Condition (MMC). Least Material

                            Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

       Solder Mask Design

       1.                   All metal pads are to be non-solder mask defined (NSMD). Clearance between

                            the solder mask and the metal pad is to be 60 µm minimum, all the way around

                            the pad.

       Stencil Design

       1.                   A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls

                            should be used to assure good solder paste release.

       2.                   The stencil thickness should be 0.125 mm (5 mils).

       3.                   The ratio of stencil aperture to land pad size should be 1:1.

       Card Assembly

       1.                   A No-Clean, Type-3 solder paste is recommended.

       2.                   The recommended card reflow profile is per the JEDEC/IPC J-STD-020

                            specification for Small Body Components.

10                                               Rev. 1.3
                                                                                                 Si595

6.  Package Outline Drawing: 3.2 x 5 mm, 6-pin

Figure 4 illustrates the package details for the 3.2 x 5 mm Si595. Table 14 lists the  values for the dimensions

shown in the illustration.

                                  Figure 4. Si595 Outline Diagram

                            Table 14. Package Diagram Dimensions                 (mm)

Dimension   Min             Nom       Max                   Dimension            Min   Nom       Max

        A   1.02            1.17      1.32                  E1                         2.85 BSC

        A1  0.99            1.10      1.21                  E2                         1.91 BSC

        A2                  0.5 BSC                                           L  0.35  0.45      0.55

        A3                  0.30 BSC                        L2                   0.05  0.10      0.15

        b   0.54            0.64      0.74                  R1                         0.10 REF

        B1  0.35            0.45      0.55                  aaa                        0.15

        D                   5.00 BSC                        bbb                        0.15

        D1                  4.65 BSC                        ccc                        0.08

        D2                  3.38 BSC                        ddd                        0.10

        e                   1.27 BSC                        eee                        0.05

        E                   3.20 BSC

Notes:

    1.  All dimensions shown are in millimeters (mm) unless otherwise noted.

    2.  Dimensioning and Tolerancing per ANSI Y14.5M-1994.

                                            Rev. 1.3                                                   11
Si595

7.  PCB Land Pattern: 3.2 x 5 mm, 6-pin

Figure 5  illustrates  the  6-pin  PCB  land   pattern       for  the  3.2 x 5 mm     Si595.  Table 15  lists  the      values  for  the

dimensions shown in the illustration.

                                        Figure 5. Si595 PCB Land Pattern

                                   Table 15. PCB Land Pattern Dimensions (mm)

                            Dimension                                                    (mm)

                                   C1                                                    2.91

                                   E                                                     1.27

                                   X1                                                    0.80

                                   Y1                                                    1.10

          Notes:

          General

          1.           All dimensions shown are in millimeters (mm) unless otherwise noted.

          2.           Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

          3.           This Land Pattern Design is based on the IPC-7351 guidelines.

          4.           All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition

                       (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

          Solder Mask Design

          1.           All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder

                       mask and the metal pad is to be 60 µm minimum, all the way around the pad.

          Stencil Design

          1.           A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used

                       to assure good solder paste release.

          2.           The stencil thickness should be 0.125 mm (5 mils).

          3.           The ratio of stencil aperture to land pad size should be 1:1.

          Card Assembly

          1.           A No-Clean, Type-3 solder paste is recommended.

          2.           The recommended card reflow profile is per the JEDEC/IPC J-STD-020C specification for

                       Small Body Components.

12                                                           Rev. 1.3
                                                                                                          Si595

8.  Si5xx Mark Specification: 5 x 7 mm

Figure 6 illustrates the mark specification for the 5 x 7 mm Si595. Table 16 lists the line information.

                        Figure 6. Mark Specification

                        Table 16. Si595 Top Mark Description

    Line  Position                                      Description

    1     1–10          “SiLabs”+ Part Family Number, 595 (First 3 characters in part number)

    2     1–10          Si595: Option1+Option2+Freq(7)+Temp

                        Si595 w/ 8-digit resolution: Option1+Option2+ConfigNum(6)+Temp

    3     Trace Code

          Position 1    Pin 1 orientation mark (dot)

          Position 2    Product Revision (D)

          Position 3–6  Tiny Trace Code (4 alphanumeric characters per assembly release instructions)

          Position 7    Year (least significant year digit), to be assigned by assembly site (ex: 2009 = 9)

          Position 8–9  Calendar Work Week number (1–53), to be assigned by assembly site

          Position 10   “+” to indicate Pb-Free and RoHS-compliant

                                              Rev. 1.3                                                       13
Si595

9.  Si5xx Mark Specification:

3.2 x 5 mm

Figure 7  illustrates  the  mark  specification  for    the

3.2 x 5 mm Si595. Table 17 lists the line information.

                                                                  Figure 7. Mark Specification

                                  Table 17. Si595 Top Mark Description

    Line    Position                                              Description

    1                  1–5        “Si”+ Part Family Number, 595 (First 3 characters in part number)

                       6–8        Crystal trace code (3 alphanumeric characters assigned by assembly site)

    2                  1–9        Si595: Option1+Option2+Freq(7)

                                  Si595 w/ 8-digit resolution: Option1+Option2+ConfigNum(6)

    3     Trace Code

            Position 1            Pin 1 orientation mark (dot)

            Position 2            Product Revision (D)

            Position 3–5          Tiny Trace Code (3 alphanumeric characters per assembly release instructions)

            Position 6–7          Year (last two digits of year), to be assigned by assembly site (ex: 2017 = 17)

            Position 8–9          Calendar Work Week number (1–53), to be assigned by assembly site

14                                                      Rev. 1.3
                                                                                                     Si595

REVISION HISTORY

Revision 1.3

December, 2017

  Added 3.2 x 5 mm package.

Revision 1.2

  Added Table 9, “Thermal Characteristics,” on page 5.

Revision 1.1

  Swapped D and E values in Table 12 on page 9.

Revision 1.0

  Updated 2.5 V/3.3 V and 1.8 V CML output level specifications in Table 4 on page 3.

  Updated Si595 device to support frequencies up to 810 MHz for LVPECL, LVDS, and CML outputs.

  Separated 1.8 V, 2.5 V/3.3 V supply voltage. specifications for CML output in Table 3 on page 5.

  Updated Note 1 of Table 5 on page 4 to refer to AN256.

  Updated Table 8 on page 5 to include the "Moisture Sensitivity Level" and "Contact Pads" rows.

  Updated Figure 3 and Table 16 on page 13 to reflect     specific marking information.

Revision 0.2

  Updated Table 5, “CLK± Output Phase Jitter,” on page 4.

   Updated typical phase jitter from 0.6 to 0.7 ps for kV = 380 ppm/V.

                                                        Rev. 1.3                                     15
Mouser Electronics

Authorized Distributor

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Silicon Laboratories:

595AG000244DG   595AG148M500DG  595CD148M500DG  595CC10M0000DG  595CD44M7360DG

595CD35M3280DG  595BC500M000DG  595CB156M700DG  595CB12M2890DG  595DH270M000DG

595CH11M2896DG  595CH22M5792DG  595CH80M0000DG  595CF10M0000DG  595KC155M520DG

595CD74M2500DG  595FC270M000DG  595AC10M0000DG  595CC125M000DG  595CH146M000DG

595CB12M2880DG  595CA12M2880DG  595CG160M000DG  595EG160M000DG  595JA10M0000DG

595MD432M975DG  595AF248M832DG  595CH144M488DG  595AG74M2500DG  595CG67M5000DG

595CG61M4400DG  595CH43M1000DG  595DE270M000DG  595CG38M7853DG  595MG10M0000DG

595BE70M6560DG  595JE10M0000DG  595MD224M000DG  595AF155M520DG  595AG24M5760DG

595MD161M575DG  595MD161M525DG  595AD10M0000DG

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