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591KD000274DG

器件型号:591KD000274DG
器件类别:无源元件   
厂商名称:Silicon Laboratories Inc
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器件描述

SINGLE FREQUENCY XO, OE PIN 1

参数
产品属性属性值
类型:XO(标准)
频率:274kHz
功能:启用/禁用
输出:CML
电压 - 电源:1.8V
频率稳定度:±7ppm
绝对牵引范围(APR):-
工作温度:-40°C ~ 85°C
电流 - 电源(最大值):110mA
等级:-
安装类型:表面贴装
封装/外壳:6-SMD,无引线
大小/尺寸:0.276" 长 x 0.197" 宽(7.00mm x 5.00mm)
高度 - 安装(最大值):0.071"(1.80mm)
电流 - 电源(禁用)(最大值):75mA

591KD000274DG器件文档内容

                                                                                                Si590/591

1 ps MAX JITTER CRYSTAL OSCILLATOR (XO)
(10 MHZ TO 810 MHZ)

Features

Available with any-frequency output  Available CMOS, LVPECL,                                   Si5602

frequencies from 10 to 810 MHz    LVDS, and CML outputs

3rd generation DSPLL with superior  3.3, 2.5, and 1.8 V supply options
jitter performance: 1 ps max jitter  Industry-standard 5 x 7 mm
Better frequency stability than SAW- package and pinout
                                   Pb-free/RoHS-compliant
based oscillators
Internal fundamental mode crystal  40 to +85 C operating
                                  temperature range
ensures high reliability

Applications                                                                                    Ordering Information:
                                                                                                       See page 7.

SONET/SDH (OC-3/12/48)            Test and measurement                                         Pin Assignments:
Networking                        Storage                                                          See page 6.
SD/HD SDI/3G SDI video            FPGA/ASIC clock generation
                                                                                                     (Top View)
Description

The Si590/591 XO utilizes Silicon Laboratories' advanced DSPLL circuitry                       NC 1    6 VDD
to provide a low jitter clock at high frequencies. The Si590/591 supports any
frequency from 10 to 810 MHz. Unlike a traditional XO, where a unique                           OE 2    5 CLK
crystal is required for each output frequency, the Si590/591 uses one fixed
crystal to provide a wide range of output frequencies. This IC based                            GND 3   4 CLK+
approach allows the crystal resonator to provide exceptional frequency
stability and reliability. In addition, DSPLL clock synthesis provides superior                 Si590 (LVDS/LVPECL/CML)
supply noise rejection, simplifying the task of generating low jitter clocks in
noisy environments typically found in communication systems. The                                  OE 1  6 VDD
Si590/591 IC based XO is factory configurable for a wide variety of user                          NC 2  5 NC
specifications including frequency, supply voltage, output format, and                          GND 3   4 CLK
stability. Specific configurations are factory programmed at time of shipment,
thereby eliminating long lead times associated with custom oscillators.

Functional Block Diagram

               VDD                            CLK CLK+

               17 k *                                                                           Si590 (CMOS)

                                  Any-rate

                       Fixed      10810 MHz                                                      OE 1  6 VDD
                                                                                                  NC 2  5 CLK
OE                     Frequency  DSPLL                                                        GND 3   4 CLK+

                          XO      Clock

                                  Synthesis

               17 k*

                    *Note: Output Enable High/Low Options Available See Ordering Information  Si591 (LVDS/LVPECL/CML)

    GND

Rev. 1.0 8/11                     Copyright 2011 by Silicon Laboratories                                    Si590/591
Si590/591

1. Electrical Specifications

Table 1. Recommended Operating Conditions

Parameter                    Symbol Test Condition                          Min         Typ      Max Units

Supply Voltage1              VDD                  3.3 V option              2.97        3.3      3.63

                                                  2.5 V option              2.25        2.5      2.75  V

                                                  1.8 V option              1.71        1.8      1.89

Supply Current                   IDD              Output enabled

                                                  LVPECL                    --          110      125

                                                  CML                       --          100      110   mA
                                                  LVDS
                                                                            --          90       100

                                                  CMOS                      --          80       90

                                                  Tristate mode             --          60       75

Output Enable (OE)2                               VIH                       0.75 x VDD  --       --
                                                                                                               V
                                                  VIL                       --          --       0.5

Operating Temperature Range      TA                                         40         --       85    C

Notes:

   1. Selectable parameter specified by part number. See Section 3. "Ordering Information" on page 7 for further details.

   2. OE pin includes an internal 17 k pullup resistor to VDD for output enable active high or a 17 k pull-down resistor to
       GND for output enable active low. See 3. "Ordering Information" on page 7.

Table 2. CLK Output Frequency Characteristics

Parameter                    Symbol               Test Condition                  Min Typ Max Units

Nominal Frequency1,2         fO                   LVPECL/LVDS/CML                 10         --  810   MHz

                                                  CMOS                            10         --  160

Initial Accuracy             fi                   Measured at +25 C at time of   --    1.5     --    ppm
                                                                shipping

Total Stability                                   Note 3, second option code "D" --          --  20 ppm

                                                  Note 3, second option code "C" --          --  30 ppm

                                                  Note 4, second option code "B" --          --  50 ppm

                                                  Note 4, second option code "A" --          -- 100 ppm

Temperature Stability                             second option code "D"          --         --  7    ppm

                                                  second option code "C"          --         --  20 ppm

                                                  second option code "B"          --         --  25 ppm

                                                  second option code "A"          --         --  50 ppm

Powerup Time5                tOSC                                                 --         --  10    ms

Notes:

   1. See Section 3. "Ordering Information" on page 7 for further details.

   2. Specified at time of order by part number.

   3. Includes initial accuracy, temperature, shock, vibration, power supply and load drift, and 10 years aging at 40 C. See

        3. "Ordering Information" on page 7.

   4. Includes initial accuracy, temperature, shock, vibration, power supply and load drift, and 15 years aging at 70 C. See

        3. "Ordering Information" on page 7.

   5. Time from powerup or tristate mode to fO.

2                                                 Rev. 1.0
                                                                                    Si590/591

Table 3. CLK Output Levels and Symmetry

Parameter                Symbol         Test Condition               Min     Typ                           Max Units
LVPECL Output Option1                       mid-level            VDD 1.42   --
                            VO             swing (diff)                       --         VDD 1.25 V
LVDS Output Option2        VOD                                        1.1     --
                           VSE       swing (single-ended)            0.55    1.20                          1.9    VPP
                            VO              mid-level
                                                                    1.125                                  0.95   VPP

                                                                                                           1.275  V

                             VOD        swing (diff)             0.5         0.7                           0.9    VPP

                             VO      2.5/3.3 V option mid-level   --         VDD 1.30                    --     V

CML Output Option2                   1.8 V option mid-level       --         VDD 0.36                    --

                             VOD     2.5/3.3 V option swing (diff) 1.10      1.50                          1.90   VPP
                                                                             0.425
                                     1.8 V option swing (diff)   0.35                                      0.50

CMOS Output Option3          VOH                                 0.8 x VDD   --                            VDD    V

                             VOL                                  --         --                            0.4

Rise/Fall time (20/80%)      tR, tF  LVPECL/LVDS/CML              --         --                            350    ps

                                     CMOS with CL = 15 pF         --         2                             --     ns

Symmetry (duty cycle)        SYM LVPECL: VDD 1.3 V (diff)

                                     LVDS: 1.25 V (diff)          45         --                            55     %

                                     CMOS: VDD/2

Notes:

    1. 50  to VDD 2.0 V.
    2. Rterm = 100  (differential).
    3. CL = 15 pF. Sinking or sourcing 12 mA for VDD = 3.3 V, 6 mA for VDD = 2.5 V, 3 mA for VDD = 1.8 V.

Table 4. CLK Output Phase Jitter

Parameter                            Symbol       Test Condition             Min Typ Max Units

Phase Jitter (RMS)1                  J            12 kHz to 20 MHz           -- 0.5 1.0 ps
for 50 MHz < FOUT < 810 MHz
(LVPECL/LVDS/CML)                    J       12 kHz to 20 MHz,               -- 0.4 0.7 ps

Phase Jitter (RMS)1                          155.52 MHz output frequency
(LVPECL/LVDS/CML)

Phase Jitter (RMS)2                  J            12 kHz to 20 MHz           -- 0.6 1.0 ps

for 50 MHz < FOUT < 160 MHz
(CMOS)

Notes:
    1. Refer to AN256 for further information.
    2. Single-ended CMOS output phase jitter measured using 33  series termination into 50  phase noise test equipment.
         3.3 V supply voltage option only.

                                             Rev. 1.0                                                                    3
Si590/591

Table 5. CLK Output Period Jitter

Parameter                   Symbol            Test Condition       Min  Typ   Max Units

Period Jitter*              JPER                   RMS             --   --    3              ps
                                              Peak-to-Peak
                                                                   --   --    35

*Note: Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to AN279 for further information.

\

Table 6. Environmental Compliance and Package Information

Parameter                                                           Conditions/Test Method
Mechanical Shock                                                   MIL-STD-883, Method 2002
Mechanical Vibration                                               MIL-STD-883, Method 2007
Solderability                                                      MIL-STD-883, Method 2003
Gross and Fine Leak                                                MIL-STD-883, Method 1014
Resistance to Solder Heat                                          MIL-STD-883, Method 2036
Moisture Sensitivity Level
Contact Pads                                                             J-STD-020, MSL1
                                                                          Gold over Nickel

Table 7. Thermal Characteristics

(Typical values TA = 25 C, VDD = 3.3 V)

Parameter                                 Symbol Test Condition Min     Typ   Max Unit
                                                                        84.6
Thermal Resistance Junction to Ambient    JA            Still Air  --   38.8  -- C/W
                                                                         --
Thermal Resistance Junction to Case       JC            Still Air  --    --   -- C/W

Ambient Temperature                       TA                       40        85             C

Junction Temperature                      TJ                       --         125            C

4                                             Rev. 1.0
                                                                       Si590/591

Table 8. Absolute Maximum Ratings1

Parameter                                              Symbol  Rating             Units

Maximum Operating Temperature                          TAMAX   85                 C

Supply Voltage, 1.8 V Option                           VDD     0.5 to +1.9       V

Supply Voltage, 2.5/3.3 V Option                       VDD     0.5 to +3.8       V

Input Voltage (any input pin)                          VI      0.5 to VDD + 0.3  V

Storage Temperature                                    TS      55 to +125        C

ESD Sensitivity (HBM, per JESD22-A114)                 ESD     2500               V

Soldering Temperature (Pb-free profile)2               TPEAK    260                  C
Soldering Temperature Time @ TPEAK (Pb-free profile)2    tP    2040              seconds

Notes:
    1. Stresses beyond those listed in Absolute Maximum Ratings may cause permanent damage to the device. Functional
         operation or specification compliance is not implied at these conditions. Exposure to maximum rating conditions for
         extended periods may affect device reliability.
    2. The device is compliant with JEDEC J-STD-020C. Refer to Si5xx Packaging FAQ available for download at
         www.silabs.com/VCXO for further information, including soldering profiles.

                                        Rev. 1.0                                                                              5
Si590/591

2. Pin Descriptions

                                                  (Top View)

   NC 1        6 VDD           OE 1                           6 VDD  OE 1                              6 VDD

   OE 2        5 CLK          NC 2                           5 NC   NC 2                              5 CLK

GND 3          4 CLK+          GND 3                          4 CLK  GND 3                             4 CLK+

                Si590                             Si590                        Si591
      LVDS/LVPECL/CML                             CMOS               LVDS/LVPECL/CML

                               Table 9. Pinout for Si590 Series

Pin Symbol             LVDS/LVPECL/CML Function                      CMOS Function

   1     OE*                   No connection                         Output enable
               Make no external connection to this pin

   2     OE*                   Output enable                                         No connection
                                                                     Make no external connection to this pin

   3     GND           Electrical and Case Ground                    Electrical and Case Ground

   4     CLK+                  Oscillator Output                     Oscillator Output

   5     CLK          Complementary Output                                          No connection
                                                                     Make no external connection to this pin

   6     VDD                Power Supply Voltage                     Power Supply Voltage

*Note: OE pin includes an internal 17 k pullup resistor to VDD for output enable active high or a 17 k pulldown resistor to
         GND for output enable active low. See 3. "Ordering Information" on page 7.

                               Table 10. Pinout for Si591 Series

   Pin                 Symbol                                 LVDS/LVPECL/CML Function

      1                OE*                                           Output enable

      2                  No connection                                        No connection
         Make no external connection to this pin              Make no external connection to this pin

      3                GND                                    Electrical and Case Ground

      4                CLK+                                          Oscillator Output

      5                CLK                                          Complementary output

      6                VDD                                           Power Supply Voltage

*Note: OE pin includes an internal 17 k pullup resistor to VDD for output enable active high or a 17 k pulldown resistor to
         GND for output enable active low. See 3. "Ordering Information" on page 7.

6                                                 Rev. 1.0
                                                                    Si590/591

3. Ordering Information

The Si590/591 XO supports a variety of options including frequency, temperature stability, output format, and VDD.
Specific device configurations are programmed into the Si590/591 at time of shipment. Configurations can be
specified using the Part Number Configuration chart below. Silicon Laboratories provides a web browser-based
part number configuration utility to simplify this process. Refer to www.silabs.com/VCXOPartNumber to access this
tool and for further ordering instructions. The Si590 and Si591 XO series are supplied in an industry-standard,
RoHS compliant, 6-pad, 5 x 7 mm package. The Si591 Series supports an alternate OE pinout (pin #1) for
LVPECL, LVDS, and CML output formats. See Tables 9 and 10 for the pinout differences between the Si590 and
Si591 series.

            59x              X        X   XXXMXXX   D  G                        R

590 or 591 XO                                                                         Tape & Reel Packaging
Product Family                                                                              Blank = Trays

                                                                                Operating Temp Range (C)

                                                                                   G  40 to +85C

            1st Option Code                                                                      Part Revision Letter

VDD Output Format Output Enable Polarity                         Frequency (e.g., 148M352 is 148.352 MHz)
                                                Available frequency range is 10 to 810 MHz. The position of "M" shifts
A 3.3 LVPECL                    High
                                                   to denote higher or lower frequencies. If the frequency of interest
B 3.3 LVDS                      High                 requires greater than 6 digit resolution, a six digit code will be
                                                                      assigned for the specific frequency.
C 3.3 CMOS                      High

D 3.3 CML                       High

E 2.5 LVPECL                    High

F 2.5 LVDS                      High

G 2.5 CMOS                      High

H 2.5 CML                       High                   2nd Option Code

J 1.8 CMOS                      High

K 1.8 CML                       High      Code  Total Stablility (ppm, max, )  Temperature Stablility (ppm, max, )
                                            A                    100                                   50
M 3.3 LVPECL                    Low         B                     50                                   25
                                            C                     30                                   20
N 3.3 LVDS                      Low         D                     20                                    7

P 3.3 CMOS                      Low

Q 3.3 CML                       Low

R 2.5 LVPECL                    Low

S 2.5 LVDS                      Low

T 2.5 CMOS                      Low

U 2.5 CML                       Low

V 1.8 CMOS                      Low

W 1.8 CML                       Low

Note:
CMOS available to 160 MHz.

Example P/N: 590BB148M352DGR is a 5 x 7 XO in a 6 pad package. The frequency is 148.352 MHz, with a 3.3 V supply, LVDS output, and
Output Enable active high polarity. Overall stability is specifed as 50 ppm. The device is specified for 40 to +85 C ambient temperature
range operation and is shipped in tape and reel format.

                                          Figure 1. Part Number Convention

                                          Rev. 1.0                                                                                           7
Si590/591

4. Outline Diagram and Suggested Pad Layout

Figure 2 illustrates the package details for the Si590/591. Table 11 lists the values for the dimensions shown in the
illustration.

      Figure 2. Si590/591 Outline Diagram

   Table 11. Package Diagram Dimensions (mm)

   Dimension  Min             Nom   Max

   A          1.50            1.65  1.80

   b          1.30            1.40  1.50

   c          0.50            0.60  0.70

   D                5.00 BSC

   D1         4.30            4.40  4.50

   e                2.54 BSC

   E                7.00 BSC

   E1         6.10            6.20  6.30

   H          0.55            0.65  0.75

   L          1.17            1.27  1.37

   p          1.80            --    2.60

   R                0.70 REF

   aaa                        0.15

   bbb                        0.15

   ccc                        0.10

   ddd                        0.10

   eee                        0.50

8                   Rev. 1.0
                                                                    Si590/591

5. 6-Pin PCB Land Pattern

Figure 3 illustrates the 6-pin PCB land pattern for the Si590/591. Table 12 lists the values for the dimensions shown
in the illustration.

    Figure 3. Si590/591 PCB Land Pattern

.

                                    Table 12. PCB Land Pattern Dimensions (mm)

Dimension  Min                 Max

D2                   5.08 REF

e                    2.54 BSC

E2                   4.15 REF

GD         0.84                --

GE         2.00                --

VD                   8.20 REF

VE                   7.30 REF

X                    1.70 TYP

Y                    2.15 REF

ZD         --                  6.78

ZE         --                  6.30

Notes:
    1. Dimensioning and tolerancing per the ANSI Y14.5M-1994 specification.
    2. Land pattern design based on IPC-7351 guidelines.
    3. All dimensions shown are at maximum material condition (MMC).
    4. Controlling dimension is in millimeters (mm).

           Rev. 1.0                                                             9
Si590/591

6. Si590/Si591 Top Marking

Figure 4 illustrates the mark specification for the Si590/Si591. Table 13 lists the line information.

                          Figure 4. Top Mark Specification

                          Table 13. Si59x Top Mark Description

    Line       Position                                                 Description
      1           110    "SiLabs"+ Part Family Number, 59x (First 3 characters in part number where x = 0
      2                   indicates a 590 device and x = 1 indicates a 591 device)
                  110    Si590, Si591: Option1 + Option2 + Freq(7) + Temp
      3                   Si590/Si591 w/ 8-digit resolution: Option1 + Option2 + ConfigNum(6) + Temp
          Trace Code
              Position 1  Pin 1 orientation mark (dot)
              Position 2  Product Revision (D)

          Position 36    Tiny Trace Code (4 alphanumeric characters per assembly release instructions)
           Position 7     Year (least significant year digit), to be assigned by assembly site (ex: 2009 = 9)
                          Calendar Work Week number (153), to be assigned by assembly site
          Position 89    "+" to indicate Pb-Free and RoHS-compliant
          Position 10

10                        Rev. 1.0
                                                         Si590/591

DOCUMENT CHANGE LIST

Revision 0.2 to Revision 0.25

Total Stability Maximum changed to 30 in Table 2
    on page 2.

Total Stability Maximum changed to 30 in Figure 1
    on page 7.

Revision 0.25 to Revision 0.3

Updated Table 4 on page 3 by adding the
    155.51 MHz "Phase Jitter (RMS)
    (LVPECL/LVDS/CML)" row.

Updated and clarified Table 6 on page 4 to correct
    typos and include the "Moisture Sensitivity Level"
    and "Contact Pads" rows.

Corrected BSC value in rows D and E in Table 11 on
    page 8.

Revision 0.3 to Revision 0.4

Added 7 ppm temperature stability ordering option
    in Table 4 on page 3 and Figure 1 on page 7.

Revision 0.4 to Revision 1.0

Updated 2.5 V/3.3 V and 1.8 V CML output level
    specifications in Table 3 on page 3.

Updated Si590/591 devices to support frequencies
    up to 810 MHz for LVPECL, LVDS, and CML
    outputs.

Separated 1.8 V, 2.5 V/3.3 V supply voltage.
    specifications for CML output in Table 3 on page 3.

Updated Note 1 of Table 4 on page 3 to refer to
    AN256.

Updated Table 4 on page 3.
    Updated phase jitter specification.

Updated Table 6 on page 4 to include the "Moisture
    Sensitivity Level" and "Contact Pads" rows.

Updated Figure 3 and Table 13 on page 10 to reflect
    specific marking information.

Added Table 7, "Thermal Characteristics," on
    page 4.

Rearranged sections to conform to new quality
    standard.

Rev. 1.0                                                 11
Si590/591

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400 West Cesar Chavez
Austin, TX 78701
Tel: 1+(512) 416-8500
Fax: 1+(512) 416-9669
Toll Free: 1+(877) 444-3032
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  the use of information included herein. Additionally, Silicon Laboratories assumes no responsibility for the functioning of undescribed features
  or parameters. Silicon Laboratories reserves the right to make changes without further notice. Silicon Laboratories makes no warranty, rep-
  resentation or guarantee regarding the suitability of its products for any particular purpose, nor does Silicon Laboratories assume any liability
  arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation conse-
  quential or incidental damages. Silicon Laboratories products are not designed, intended, or authorized for use in applications intended to
  support or sustain life, or for any other application in which the failure of the Silicon Laboratories product could create a situation where per-
  sonal injury or death may occur. Should Buyer purchase or use Silicon Laboratories products for any such unintended or unauthorized ap-
  plication, Buyer shall indemnify and hold Silicon Laboratories harmless against all claims and damages.

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12  Rev. 1.0
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590AA200M000DG 590CA16M0000DG 591FB125M000DG 590BB120M000DG 590CD24M5760DG
590BD10M0000DG 590CC100M000DG 590AC290M122DG 590CA32M9560DG 590BC16M9344DG
590CA113M000DG 590CA27M5000DG 590PA40M0000DG 590CC32M8200DG 591SC75M0000DG
590CA12M0000DG 590CC26M0000DG 590AC100M000DG 590CA50M0000DG 590DA435M350DG
591BD250M000DG 591BB100M000DG 591BB212M500DG
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