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570ABC000118DGR

器件型号:570ABC000118DGR
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

Programmable Oscillators Any, I2C Programmable XO

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
Programmable Oscillators
频率:
Frequency:
10 MHz to 280 MHz
频率稳定性:
Frequency Stability:
31.5 PPM
负载电容:
Load Capacitance:
15 pF
工作电源电压:
Operating Supply Voltage:
3.3 V
电源电压-最小:
Supply Voltage - Min:
2.97 V
电源电压-最大:
Supply Voltage - Max:
3.63 V
Output Format:LVPECL
产品:
Product:
XO
端接类型:
Termination Style:
SMD/SMT
封装 / 箱体:
Package / Case:
5 mm x 7 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
长度:
Length:
7 mm
宽度:
Width:
5 mm
高度:
Height:
1.65 mm
系列:
Series:
Si570
封装:
Packaging:
Box
电流额定值:
Current Rating:
120 mA
类型:
Type:
I2C Programmable
商标:
Brand:
Silicon Labs
占空比 - 最大:
Duty Cycle - Max:
55 %
安装风格:
Mounting Style:
SMD/SMT
产品类型:
Product Type:
Programmable Oscillators
子类别:
Subcategory:
Oscillators

570ABC000118DGR器件文档内容

                                                                                                       Si570/Si571

10      MHZ                TO       1.4      GHZ              I 2C      PROGRAMMABLE                        XO/VCXO

Features

  Any programmable output                                   Internal fixed crystal frequency

   frequencies from 10 to 945 MHz and                         ensures high reliability and low                 Si5602

   select frequencies to 1.4 GHz                              aging

  I2C serial interface                                      Available LVPECL, CMOS,

  3rd generation DSPLL® with superior                        LVDS, and CML outputs

   jitter performance                                        Industry-standard 5x7 mm

  3x better frequency stability than                         package

   SAW-based oscillators                                     Pb-free/RoHS-compliant

                                                             1.8, 2.5, or 3.3 V supply

Applications                                                                                           Ordering Information:

  SONET/SDH                                                 High performance                              See page 32.

  xDSL                                                       instrumentation

  10 GbE LAN/WAN                                            Low-jitter clock generation

  ATE                                                       Optical modules                               Pin Assignments:

                                                             Clock and data recovery                       See page 31.

Description

                                                                                         DSPLL®                (Top View)

The  Si570        XO/Si571        VCXO   utilizes  Silicon    Laboratories’  advanced                          SDA

circuitry to provide a low-jitter clock at any frequency. The Si570/Si571 are user-

programmable to any output frequency from 10 to 945 MHz and select frequencies                                 7

to 1400 MHz with <1 ppb resolution. The device is programmed via an I2C serial                         NC   1          6      VDD

interface. Unlike traditional XO/VCXOs where a different crystal is required for

each output frequency, the Si57x uses one fixed-frequency crystal and a DSPLL                          OE   2          5      CLK–

clock synthesis IC to provide any-frequency operation. This IC-based approach

allows  the       crystal  resonator     to  provide    exceptional     frequency    stability  and

reliability.  In    addition,     DSPLL  clock     synthesis  provides     superior  supply     noise  GND  3          4      CLK+

rejection, simplifying the task of generating low-jitter clocks in noisy environments                          8

typically found in communication systems.

Functional Block Diagram                                                                                       SCL

                                                                                                               Si570

                    VDD                                              CLK-    CLK+

                                                                                                               SDA

                                                                                                               7

     OE                                                                                                VC   1          6      VDD

                           Fixed             10-1400 MHz

                         Frequency           DSPLLClock

     SDA                   XO                Synthesis                                  SCL            OE   2          5      CLK–

                    Si571 only

                                                                                                       GND  3          4      CLK+

                                    ADC                                                                        8

                                                                                                               SCL

                                                                     GND                                       Si571

                    VC

Rev. 1.5      4/14                                 Copyright  ©      2014 by   Silicon  Laboratories                       Si570/Si571
Si570/Si571

2            Rev. 1.5
                                                                                                                         S   i  570/Si571

TABLE    OF  CONTENTS

Section                                                                                                                                                    Page

1. Detailed Block Diagrams . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . .4

2. Electrical Specifications  .................                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . .5

3. Functional Description     ..................                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 15

3.1. Programming a New Output Frequency                            .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 15

3.2. Si570 Programming Procedure . . . . . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 19

3.3. Si570 Troubleshooting FAQ  ..........                            .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 21

3.4. I2C Interface        ......................                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 22

4. Serial Port Registers   ....................                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 23

5. Si570 (XO) Pin Descriptions  ..............                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 30

6. Si571 (VCXO) Pin Descriptions . . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 31

7. Ordering Information . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 32

8. Si57x Mark Specification . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 33

9. Outline Diagram and Suggested Pad Layout                           .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 34

10. 8-Pin PCB Land Pattern . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 35

Document Change List       ....................                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 36

Contact Information . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  .  .  .  .  .  . 37

                                Rev. 1.5                                                                                                                            3
S   i570/S    i571

1.  Detailed  Block Diagrams

                                                                        VDD  GND

                                          fXTAL

                           +       M      DCO            ÷HS_DIV  ÷N1             CLKOUT+

                                                 fosc                             CLKOUT–

                           RFREQ

                    Frequency

                    Control

    OE              Control

    SDA             Interface

    SCL

                    NVM       RAM

                           Figure     1.  Si570 Detailed Block Diagram

                                                                        VDD  GND

                                          fXTAL

              ADC          +       M      DCO            ÷HS_DIV  ÷N1             CLKOUT+

    VC

                    VCADC                        fosc                             CLKOUT–

                           RFREQ

                    Frequency

                    Control

    OE              Control

    SDA             Interface

    SCL

                    NVM       RAM

                           Figure     2.  Si571 Detailed Block Diagram

4                                              Rev. 1.5
                                                                                                     Si570/Si571

2.  Electrical Specifications

Table 1. Recommended Operating Conditions

Parameter                          Symbol        Test Condition                        Min           Typ      Max              Unit

                                                           3.3 V option                2.97          3.3      3.63

Supply Voltage1                    VDD                     2.5 V option                2.25          2.5      2.75             V

                                                           1.8 V option                1.71          1.8      1.89

                                                 Output enabled

                                                            LVPECL                     —             120      130

Supply Current                     IDD                      CML                        —             108      117              mA

                                                            LVDS                       —             99       108

                                                            CMOS                       —             90       98

                                                 TriState mode                         —             60       75

Output Enable (OE)2,                                        VIH          0.75 x VDD                  —        —

Serial Data (SDA),                                          VIL                        —             —        0.5              V

Serial Clock (SCL)

Operating Temperature Range        TA                                                  –40           —        85               ºC

Notes:

    1.  Selectable parameter specified by part number. See Section "7. Ordering Information"  on page     32  for further  details.

    2.  OE pin includes a 17 k pullup resistor to VDD. See “7.Ordering Information”.

Table 2. VC Control Voltage Input (Si571)

Parameter                          Symbol        Test Condition                        Min           Typ      Max              Unit

                                                                                                     33

                                                                                                     45

Control Voltage Tuning Slope1,2,3  KV            VC 10 to 90% of VDD                   —             90       —            ppm/V

                                                                                                     135

                                                                                                     180

                                                                                                     356

Control Voltage Linearity4         LVC                      BSL                        –5            ±1       +5               %

                                                           Incremental                 –10           ±5       +10

Modulation Bandwidth               BW                                                  9.3    10.0            10.7             kHz

VC Input Impedance                 ZVC                                                 500           —        —                k

Nominal Control Voltage5           VCNOM                    @ fO                       —      VDD/2           —                V

Control Voltage Tuning Range       VC                                                  0                      VDD              V

Notes:

    1.  Positive slope; selectable option by part number. See "7. Ordering Information" on page 32.

    2.  For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

    3.  KV variation is ±10% of typical values.

    4.  BSL determined from deviation from best straight line fit with VC ranging from 10 to 90% of VDD. Incremental slope is

        determined with VC ranging from 10 to 90% of VDD.

    5.  Nominal output frequency set by VCNOM = 1/2 x VDD.

                                                            Rev. 1.5                                                                 5
Si570/Si571

Table 3. CLK± Output Frequency Characteristics

Parameter                              Symbol           Test Condition                 Min   Typ  Max     Unit

Programmable Frequency                                  LVPECL/LVDS/CML                10    —    1417.5

Range1,2                               fO                                                                 MHz

                                                        CMOS                           10    —    160

                                                                                       –7    —    7

Temperature Stability1,3                                TA = –40 to +85 ºC             –20   —    +20     ppm

                                                                                       –50   —    +50

                                                                                       –100  —    +100

Initial Accuracy                                                                       —     1.5  —       ppm

                                                    Frequency drift over first year    —     —    ±3      ppm

Aging                                  fa

                                                    Frequency drift over 20-year life  —     —    ±10     ppm

                                                        Temp stability = ±7 ppm        —     —    ±20     ppm

Total Stability                                         Temp stability = ±20 ppm       —     —    ±31.5   ppm

                                                        Temp stability = ±50 ppm       —     —    ±61.5   ppm

Absolute Pull Range1,3                 APR                                             ±12   —    ±375    ppm

Power up Time4                         tOSC                                            —     —    10      ms

Notes:

   1.   See Section "7. Ordering Information" on page 32 for further details.

   2.   Specified at time of order by part number. Three speed grades available:

        Grade A covers 10 to 945 MHz, 970 to 1134 MHz, and 1213 to 1417.5 MHz.

        Grade B covers 10 to 810 MHz.

        Grade C covers 10 to 280 MHz.

   3.   Selectable parameter specified by part number.

   4.   Time from power up or tristate mode to fO.

6                                                       Rev. 1.5
                                                                                          Si570/Si571

Table 4. CLK± Output     Levels and            Symmetry

Parameter                Symbol                       Test Condition          Min         Typ         Max         Unit

                                       VO               mid-level             VDD – 1.42  —           VDD – 1.25  V

LVPECL Output Option1                  VOD              swing (diff)          1.1         —           1.9         VPP

                                       VSE     swing (single-ended)           0.55        —           0.95        VPP

                                       VO               mid-level             1.125       1.20        1.275       V

LVDS Output Option2                                     swing (diff)

                                       VOD                                    0.5         0.7         0.9         VPP

                                               2.5/3.3 V option mid-level     —           VDD – 1.30  —           V

                                       VO      1.8 V option mid-level         —           VDD – 0.36  —           V

CML Output Option2                             2.5/3.3 V option swing (diff)  1.10        1.50        1.90        VPP

                                       VOD     1.8 V option swing (diff)      0.35        0.425       0.50        VPP

CMOS Output Option3                    VOH            IOH = 32 mA             0.8 x VDD   —           VDD         V

                                       VOL            IOL = 32 mA             —           —           0.4         V

                                               LVPECL/LVDS/CML                —           —           350         ps

Rise/Fall time (20/80%)                tR, tF  CMOS with CL = 15 pF           —           1           —           ns

                                               LVPECL:   VDD – 1.3 V (diff)

Symmetry (duty cycle)                  SYM     LVDS:     1.25 V (diff)        45          —           55          %

                                               CMOS:     VDD/2

Notes:

1.      Rterm = 50  to VDD – 2.0 V.

2.      Rterm = 100  (differential).

3.      CL = 15 pF

                                                         Rev. 1.5                                                       7
Si570/Si571

Table 5. CLK± Output Phase Jitter (Si570)

Parameter                          Symbol        Test Condition              Min  Typ   Max   Unit

Phase Jitter (RMS)1                J            12 kHz to 20 MHz (OC-48)    —    0.25  0.40  ps

for FOUT > 500 MHz                               50 kHz to 80 MHz (OC-192)   —    0.26  0.37

Phase Jitter (RMS)1                J            12 kHz to 20 MHz (OC-48)    —    0.36  0.50  ps

for FOUT of 125 to 500 MHz                       50 kHz to 80 MHz (OC-192)2  —    0.34  0.42

Phase Jitter (RMS)                 J            12 kHz to 20 MHz (OC-48)2   —    0.62  —     ps

for FOUT of 10 to 160 MHz                        50 kHz to 20 MHz2           —    0.61  —

CMOS Output Only

Notes:

   1.   Refer to AN256 for further information.

   2.   Max offset frequencies:

        80 MHz for FOUT > 250 MHz

        20 MHz for 50 MHz < FOUT <250 MHz

        2 MHz for 10 MHz < FOUT <50 MHz.

8                                                Rev. 1.5
                                                                                                    Si570/Si571

Table 6. CLK± Output Phase Jitter (Si571)

Parameter                        Symbol    Test Condition                          Min              Typ   Max                Unit

Phase Jitter (RMS)1,2,3            J     Kv = 33 ppm/V                                                                      ps

for FOUT > 500 MHz                         12 kHz to 20 MHz (OC-48)                —                0.26  —

                                           50 kHz to 80 MHz (OC-192)               —                0.26  —

                                          Kv = 45 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.27  —

                                           50 kHz to 80 MHz (OC-192)               —                0.26  —

                                          Kv = 90 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.32  —

                                           50 kHz to 80 MHz (OC-192)               —                0.26  —

                                          Kv = 135 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.40  —

                                           50 kHz to 80 MHz (OC-192)               —                0.27  —

                                          Kv = 180 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.49  —

                                           50 kHz to 80 MHz (OC-192)               —                0.28  —

                                          Kv = 356 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.87  —

                                           50 kHz to 80 MHz (OC-192)               —                0.33  —

Notes:

1.      Differential Modes: LVPECL/LVDS/CML. Refer to AN255, AN256, and AN266 for further information.

2.      For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (kV), Stability, and Absolute Pull Range (APR)” for more information.

3.      See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

4.      Single ended mode: CMOS. Refer to the following application notes for further information:

        “AN255: Replacing 622 MHz VCSO Devices with the Si55x VCXO”

        “AN256: Integrated Phase Noise”

        “AN266: VCXO Tuning Slope (kV), Stability, and Absolute Pull Range (APR)”

5.      Max offset frequencies:

        80 MHz for FOUT > 250 MHz

        20 MHz for 50 MHz < FOUT <250 MHz

        2 MHz for 10 MHz < FOUT <50 MHz.

                                           Rev. 1.5                                                                                9
Si570/Si571

Table 6. CLK± Output Phase Jitter (Si571) (Continued)

Parameter                        Symbol    Test Condition                          Min              Typ   Max                Unit

Phase Jitter (RMS)2,4,5            J     Kv = 33 ppm/V                                                                      ps

for FOUT 10 to 160 MHz                     12 kHz to 20 MHz (OC-48)                —                0.63  —

CMOS Output Only                           50 kHz to 20 MHz                        —                0.62  —

                                          Kv = 45 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.63  —

                                           50 kHz to 20 MHz                        —                0.62  —

                                          Kv = 90 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.67  —

                                           50 kHz to 20 MHz                        —                0.66  —

                                          Kv = 135 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.74  —

                                           50 kHz to 20 MHz                        —                0.72  —

                                          Kv = 180 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.83  —

                                           50 kHz to 20 MHz                        —                0.8   —

                                          Kv = 356 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                1.26  —

                                           50 kHz to 20 MHz                        —                1.2   —

Notes:

    1.  Differential Modes: LVPECL/LVDS/CML. Refer to AN255, AN256, and AN266 for further information.

    2.  For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (kV), Stability, and Absolute Pull Range (APR)” for more information.

    3.  See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

    4.  Single ended mode: CMOS. Refer to the following application notes for further information:

        “AN255: Replacing 622 MHz VCSO Devices with the Si55x VCXO”

        “AN256: Integrated Phase Noise”

        “AN266: VCXO Tuning Slope (kV), Stability, and Absolute Pull Range (APR)”

    5.  Max offset frequencies:

        80 MHz for FOUT > 250 MHz

        20 MHz for 50 MHz < FOUT <250 MHz

        2 MHz for 10 MHz < FOUT <50 MHz.

10                                         Rev. 1.5
                                                                                                    Si570/Si571

Table 6. CLK± Output Phase Jitter (Si571) (Continued)

Parameter                        Symbol             Test Condition                 Min              Typ   Max                Unit

Phase Jitter (RMS)1,2,3,5          J     Kv = 33 ppm/V                                                                      ps

for FOUT of 125 to                         12 kHz to 20 MHz (OC-48)                —                0.37  —

500 MHz                                    50 kHz to 80 MHz (OC-192)               —                0.33  —

                                          Kv = 45 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.37  —

                                           50 kHz to 80 MHz (OC-192)               —                0.33  —

                                          Kv = 90 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.43  —

                                           50 kHz to 80 MHz (OC-192)               —                0.34  —

                                          Kv = 135 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.50  —

                                           50 kHz to 80 MHz (OC-192)               —                0.34  —

                                          Kv = 180 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                0.59  —

                                           50 kHz to 80 MHz (OC-192)               —                0.35  —

                                          Kv = 356 ppm/V

                                           12 kHz to 20 MHz (OC-48)                —                1.00  —

                                           50 kHz to 80 MHz (OC-192)               —                0.39  —

Notes:

1.      Differential Modes: LVPECL/LVDS/CML. Refer to AN255, AN256, and AN266 for further information.

2.      For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (kV), Stability, and Absolute Pull Range (APR)” for more information.

3.      See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

4.      Single ended mode: CMOS. Refer to the following application notes for further information:

        “AN255: Replacing 622 MHz VCSO Devices with the Si55x VCXO”

        “AN256: Integrated Phase Noise”

        “AN266: VCXO Tuning Slope (kV), Stability, and Absolute Pull Range (APR)”

5.      Max offset frequencies:

        80 MHz for FOUT > 250 MHz

        20 MHz for 50 MHz < FOUT <250 MHz

        2 MHz for 10 MHz < FOUT <50 MHz.

Table 7. CLK± Output Period Jitter

Parameter                        Symbol             Test Condition                 Min              Typ   Max                Unit

                                                    RMS                            —                2     —

Period Jitter*                   JPER                                                                                        ps

                                                    Peak-to-Peak                   —                14    —

*Note:  Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to “AN279: Estimating Period Jitter

        from Phase Noise” for further information.

                                                    Rev. 1.5                                                                     11
Si570/Si571

Table 8. Typical CLK±       Output  Phase Noise         (Si570)

Offset Frequency (f)                120.00 MHz                   156.25 MHz       622.08 MHz                Unit

                                    LVDS                                LVPECL    LVPECL

100 Hz                              –112                                –105      –97

1 kHz                               –122                                –122      –107

10 kHz                              –132                                –128      –116

100 kHz                             –137                                –135      –121                      dBc/Hz

1 MHz                               –144                                –144      –134

10 MHz                              –150                                –147      –146

100 MHz                             n/a                                 n/a       –148

Table 9. Typical CLK±       Output  Phase Noise         (Si571)

Offset Frequency (f)                74.25 MHz                    491.52 MHz       622.08 MHz                Unit

                                    90 ppm/V                            45 ppm/V  135 ppm/V

                                    LVPECL                              LVPECL    LVPECL

100 Hz                              –87                                 –75       –65

1 kHz                               –114                                –100      –90

10 kHz                              –132                                –116      –109

100 kHz                             –142                                –124      –121                      dBc/Hz

1 MHz                               –148                                –135      –134

10 MHz                              –150                                –146      –146

100 MHz                                           n/a                   –147      –147

Table 10. Environmental Compliance

(The Si570/571 meets the following qualification  test  requirements.)

Parameter                                                                         Conditions/Test Method

Mechanical Shock                                                                  MIL-STD-883, Method 2002

Mechanical Vibration                                                              MIL-STD-883, Method 2007

Solderability                                                                     MIL-STD-883, Method 2003

Gross and Fine Leak                                                               MIL-STD-883, Method 1014

Resistance to Solder Heat                                                         MIL-STD-883, Method 2036

Moisture Sensitivity Level                                                        J-STD-020, MSL1

Contact Pads                                                                      Gold over Nickel

12                                                      Rev. 1.5
                                                                                            Si570/Si571

Table 11. Programming Constraints and Timing

(VDD = 3.3 V ±10%, TA = –40 to 85 ºC)

Parameter                              Symbol    Test Condition             Min          Typ         Max         Unit

                                                 HS_DIV x N1 > =   6        10           —           945         MHz

                                                      HS_DIV = 5            970          —           1134        MHz

Output Frequency Range                    CKOF           N1 = 1

                                                      HS_DIV = 4            1.2125       —           1.4175      GHz

                                                         N1 = 1

Frequency Reprogramming                   MRES   fxtal = 114.285 MHz        —            0.09        —           ppb

Resolution

Internal Oscillator Frequency             fOSC                              4850         —           5670        MHz

Internal Crystal Frequency                fXTAL  Maximum variation is       —          114.285       —           MHz

Accuracy                                              ±2000 ppm

Delta Frequency for                              From center frequency      –3500        —           +3500       ppm

Continuous Output

Unfreeze to NewFreq                                                         —            —           10          ms

Timeout

Settling Time for Small                          <±3500 ppm from            —            —           100         µs

Frequency Change                                 center frequency

Settling Time for Large                          >±3500 ppm from            —            —           10          ms

Frequency Change                                 center frequency after

                                                 setting NewFreq bit

Table 12. Thermal Characteristics

(Typical values TA = 25 ºC, VDD = 3.3 V)

            Parameter                            Symbol  Test Condition            Min         Typ         Max   Unit

Thermal Resistance Junction to Ambient           JA             Still Air          —          84.6          —   °C/W

Thermal Resistance Junction to Case              JC             Still Air          —          38.8          —   °C/W

Ambient Temperature                              TA                                 –40         —            85      °C

Junction Temperature                             TJ                                 —           —           125      °C

                                                      Rev. 1.5                                                           13
Si570/Si571

Table 13. Absolute Maximum Ratings1,2

Parameter                                                             Symbol             Rating             Unit

Supply Voltage, 1.8 V Option                                          VDD                –0.5 to +1.9       V

Supply Voltage, 2.5/3.3 V Option                                      VDD                –0.5 to +3.8       V

Input Voltage                                                         VI                 –0.5 to VDD + 0.3  V

Storage Temperature                                                   TS                 –55 to +125        ºC

ESD Sensitivity (HBM, per JESD22-A114)                                ESD                >2000              V

Soldering Temperature (Lead-free Profile)                             TPEAK              260                ºC

Soldering Temperature Time @ TPEAK (Lead-free Profile)                tP                 20–40              seconds

Notes:

    1.  Stresses beyond the absolute maximum ratings may cause permanent damage to the device. Functional   operation  or

        specification compliance is not implied at these conditions.

    2.  The device is compliant with JEDEC J-STD-020. Refer to packaging FAQ available for download at

        www.siliconlabs.com/VCXO for further information, including soldering profiles.

14                                         Rev. 1.5
                                                                                                                                                                                  Si570/Si571

3.    Functional Description                                                                                                                   As shown in Figure 3, the device allows reprogramming

                                                                                                                                               of the DCO frequency up to ±3500 ppm from the center

The   Si570      XO     and  the     Si571                             VCXO        are                                        low-jitter       frequency     configuration       without     interruption                          to    the

oscillators      ideally   suited                                 for  applications                                           requiring        output     clock.  Changes     greater        than  the    ±3500 ppm

programmable            frequencies.                                   The  Si57x                                             can      be      window will cause the device to recalibrate its internal

programmed to generate virtually any output clock in                                                                                           tuning circuitry, forcing the output clock to momentarily

the   range      of     10 MHz       to                                1.4 GHz.    Output                                              jitter  stop and start at any arbitrary point during a clock cycle.

performance         complies     with                             and       exceeds                                           the  strict      This  re-calibration  process      establishes      a      new                      center

requirements        of  high-speed                                communication                                               systems          frequency and can take up to 10 ms. Circuitry receiving

including    OC-192/STM-64                                        and  10 Gigabit                                             Ethernet         a clock from the Si57x device that is sensitive to glitches

(10 GbE).                                                                                                                                      or   runt   pulses    may    have   to        be    reset  once                           the

The   Si57x      consists    of  a   digitally-controlled                                                                     oscillator       recalibration process is complete.

(DCO) based on Silicon Laboratories' third-generation                                                                                          3.1.1. Reconfiguring the Output Clock for a Small

DSPLL technology, which is driven by an internal fixed-                                                                                        Change in Frequency

frequency crystal reference.                                                                                                                   For   output  changes       less  than        ±3500 ppm                             from  the

The   device's      default   output                              frequency      is  set                                           at  the     center frequency configuration, the DCO frequency is

factory and can be reprogrammed through the two-wire                                                                                           the   only    value   that   needs            reprogramming.                        Since

I2C serial port. Once the device is powered down, it will                                                                                      fDCO = fXTAL x RFREQ, and that fXTAL is fixed, changing

return to its factory-set default output frequency.                                                                                            the DCO frequency is as simple as reconfiguring the

While the Si570 outputs a fixed frequency, the Si571                                                                                           RFREQ value as outlined below:

has   a   pullable      output    frequency                                 using    the                                      voltage          1.   Using the serial port, read the current RFREQ value

control input pin. This makes the Si571 an ideal choice                                                                                             (addresses 7–12 for all Si571 devices and Si570

for high-performance, low-jitter, phase-locked loops.                                                                                               devices with 20 ppm and 50 ppm temperature

3.1.  Programming a New Output                                                                                                                      stability; or addresses 13–18 for Si570 devices with

Frequency                                                                                                                                           7 ppm temperature stability).

                                                                                                                                               2.   Calculate the new value of RFREQ given the change

The      output      frequency       (fout)                            is   determined                                                 by           in frequency.

programming          the   DCO       frequency                              (fDCO)                                            and      the

device's     output     dividers     (HS_DIV,                               N1).     The                                           output                                                        ---f--o---u---t-_--n---e---w----

frequency is calculated using the following equation:                                                                                                     RFREQnew   =     RFREQcurrent         fout_current

           fout  =  ---------------f--D---C----O----------------  =    f--X----T---A----L--------R-----F----R-----E----Q---                   3.   Using the serial port, write the new RFREQ value

                    Output Dividers                                    HSDIV  N1                                                                   (addresses 7–12 for all Si571 devices and Si570

The DCO frequency is adjustable in the range of 4.85 to                                                                                             devices with 20 ppm and 50 ppm temperature

5.67 GHz by setting the high-resolution 38-bit fractional                                                                                           stability; or addresses 13–18 for Si570 devices with

multiplier (RFREQ). The DCO frequency is the product                                                                                                7 ppm temperature stability).

of   the   internal     fixed-frequency                                crystal       (fXTAL)                                           and     Example:

RFREQ.                                                                                                                                         An    Si570   generating    a     148.35 MHz        clock                           must  be

The   38-bit     resolution      of                               RFREQ     allows      the                                        DCO         reconfigured "on-the-fly" to generate a 148.5 MHz clock.

frequency to have a programmable frequency resolution                                                                                          This represents a change of +1011.122 ppm, which is

of 0.09 ppb.                                                                                                                                   well within the ±3500 ppm window.

                                                                                     Center

                                                                                     Frequency

                                                                                   Configuration                                               small frequency changes can be made

                                                                                                                                                   “on-the-fly” without interruption to the

                                                                                                                                                             output clock

     4.85 GHz                                                               -3500 ppm                                              +3500 ppm                                                       5.67 GHz

                                                                            Figure 3. DCO Frequency Range

                                                                                                                                       Rev. 1.5                                                                                          15
Si570/Si571

A typical frequency configuration for this example:

RFREQcurrent = 0x2EBB04CE0                                                                                                       fXTAL     =  -F---o---u---t--------H-----S----D-----I--V----------N-----1-
                                                                                                                                                   RFREQ
Fout_current = 148.35 MHz
                                                                                                            Once      fXTAL  has        been    determined,                             new                         values  for
Fout_new = 148.50 MHz
                                                                                                            RFREQ, HSDIV, and N1 are calculated to generate a

Calculate RFREQnew to change                    the     output    frequency                                 new   output     frequency         (fout_new).   New                                               values  can  be

from 148.35 MHz to 148.5 MHz:                                                                               calculated     manually        or  with     the  Si57x-EVB                                              software,

                                                                                                            which provides a user-friendly application to help find

        RFREQnew           =  0x2EBB04CE0          1----4---8----.-5----0-----M-----H----z-                the optimum values.

                                                    148.35 MHz                                              The   first    step  in     manually     calculating                                               the  frequency

          = 0x2EC71D666                                                                                     configuration        is  to    determine    new     frequency                                              divider

                                                                                                            values (HSDIV, N1). Given the desired output frequency

Note:   Performing calculations with RFREQ requires a mini-                                                 (fout_new), find the frequency divider values that will

        mum of 38-bit arithmetic precision.                                                                 keep the DCO oscillation frequency in the range of 4.85

Even relatively small changes in output frequency may                                                       to 5.67 GHz.

require writing more than 1 RFREQ register. Such multi-

register   RFREQ          writes     can    impact      the  output                               clock                  fDCO_new    =   fout_new  HSDIVnew  N1new

frequency       on      a     register-by-register           basis                            during

updating.                                                                                                   Valid values of HSDIV are 4, 5, 6, 7, 9 or 11. N1 can be

Interim    changes        to    the  output     clock    during                               RFREQ         selected as 1 or any even number up to 128 (i.e. 1, 2, 4,

writes     can      be    prevented       by     using       the                              following     6, 8, 10 … 128). To help minimize the device's power

procedure:                                                                                                  consumption, the divider values should be selected to

1.   Freeze the “M” value (Set Register 135 bit 5 = 1).                                                     keep      the  DCO's         oscillation    frequency                                              as      low  as

                                                                                                            possible. The lowest value of N1 with the highest value

2.   Write the new frequency configuration (RFREQ).                                                         of HS_DIV also results in the best power savings.

3.   Unfreeze the “M” value (Set Register 135 bit 5 = 0)                                                    Once HS_DIV and N1 have been determined, the next

3.1.2.   Reconfiguring            the    Output      Clock        for                         Large         step is to calculate the reference frequency multiplier

Changes in Output Frequency                                                                                 (RFREQ).

For    output   frequency       changes       outside     of    ±3500 ppm

from the center frequency, it is likely that both the DCO                                                                            RFREQnew        =  f--D----C---O----_--n---e---w-

frequency       and       the   output      dividers         need                             to      be                                                fXTAL

reprogrammed. Note that changing the DCO frequency                                                          RFREQ is programmable as a 38-bit binary fractional

outside of the ±3500 ppm window will cause the output                                                       frequency multiplier with the first 10 most significant bits

to momentarily stop and restart at any arbitrary point in                                                   (MSBs) representing the integer portion of the multiplier,

a   clock    cycle.     Devices      sensitive      to  glitches                              or  runt      and the 28 least significant bits (LSBs) representing the

pulses     may     have    to   be   reset    once      reconfiguration                               is    fractional portion.

complete.

The     process      for   reconfiguring        the     output    frequency                                 Before    entering       a   fractional     number                          into                   the     RFREQ

outside of a ±3500 ppm window first requires reading                                                        register, it must be converted to a 38-bit integer using a

the    current     RFREQ,       HSDIV,        and    N1      values.                              Next,     bitwise left shift operation by 28 bits, which effectively

calculate fXTAL for the device. Note that, due to slight                                                    multiplies RFREQ by 228.

variations     of   the    internal    crystal   frequency        from                            one       Example:

device     to  another,       each   device     may     have      a                           different     RFREQ = 46.043042064d

RFREQ value or possibly even different HSDIV or N1                                                          Multiply RFREQ by 228 = 12359584992.1

values     to  maintain       the    same     output    frequency.                                It  is    Discard the fractional portion = 12359584992

necessary       to  calculate        fXTAL  for     each     device.                          Third,

write   the    new      values     back   to    the     device    using                           the       Convert to hexadecimal = 02E0B04CE0h

appropriate        registers    (addresses          7–12     for  all                         Si571         In   the  example           above,     the  multiplication                                              operation

devices    and      Si570     devices     with   20 ppm       and                             50 ppm        requires 38-bit precision. If 38-bit arithmetic precision is

temperature         stability;  or   addresses          13–18     for                         Si570         not   available,         then     the  fractional                           portion                        can  be

devices with 7 ppm temperature stability) sequencing as                                                     separated from the integer and shifted to the left by 28-

described       in   “3.1.2.1.Writing         the       New       Frequency                                 bits. The result is concatenated with the integer portion

Configuration”.

16                                                                                                    Rev.  1.5
                                                                                                                                   Si570/Si571

to form a full 38-bit word. An example of this operation is shown in Figure 4.

                                                   46.043042064

                                                                                                          Multiply the fractional portion by 228

                                                                                                          .043042064 x 228 = 11554016.077

            Convert  integer portion to a 10-bit binary number                                               Truncate the remaining fractional portion

                            46 = 00 0010 1110b                                                                         = 11554016

                                                                Convert to a 28-bit binary number (pad 0s on the left)

                                                                                                       0000 1011 0000 0100 1100 1110 0000

                                                   Concatenate the two results

                               00 0010 1110 0000 1011 0000 0100 1100 1110 0000b

                                                   Convert to Hex

                                                   02E0B04CE0h

                   Figure 4. Example of RFREQ Decimal to Hexadecimal Conversion

3.1.2.1.  Writing the New Frequency Configuration

Once the new values for RFREQ, HSDIV, and N1 are determined, they can be written directly into the device from

the serial port using the following procedure:

1.  Freeze the DCO (bit 4 of Register 137)

2.  Write the new frequency configuration (RFREQ, HSDIV, and N1) to addresses 7–12 for all Si571 devices and

    Si570 devices with 20 ppm and 50 ppm temperature stability; or addresses 13–18 for Si570 devices with 7 ppm

    temperature stability.

3.  Unfreeze the DCO and assert the NewFreq bit (bit 6 of Register 135) within the maximum Unfreeze to NewFreq

    Timeout specified in Table 11, “Programming Constraints and Timing,” on page 13.

The process of freezing and unfreezing the DCO will cause the output clock to momentarily stop and start at any

arbitrary point during a clock cycle. This process can take up to 10 ms. Circuitry that is sensitive to glitches or runt

pulses may have to be reset after the new frequency configuration is written.

Example:

An Si570 generating 156.25 MHz must be re-configured to generate a 161.1328125 MHz clock                                                                (156.25  MHz  x  66/

64). This frequency change is greater than ±3500 ppm.

fout = 156.25 MHz

Read the current values for RFREQ, HS_DIV, N1:

RFREQcurrent = 0x2BC011EB8h = 11744124600d, 11744124600d x 228 = 43.7502734363d

HS_DIV = 4

N1 = 8

Calculate fXTAL, fDCO_current

                               fDCO_current     =  fout  HSDV  N1                                       =  5.000000000 GHz

                               fXTAL            =  -----f--D----C---O----_--c---u--r--r-e---n---t----  =  114.285 MHz
                                                   RFREQcurrent

                                                                Rev. 1.5                                                                                                 17
Si570/Si571

Given  fout_new = 161.1328125 MHz,  choose  output  dividers                        that  will  keep  fDCO  within  the  range  of  4.85  to

5.67 GHz. In this case, keeping the same output dividers will still keep fDCO within its                    range   limits:

             fDCO_new               =  fout_new  HSDVnew  N1new

             = 161.1328125 MHz  4  8 = 5.156250000 GHz

Calculate the new value of RFREQ given the new DCO frequency:

                                    RFREQnew  =  f--D----C---O----_--n---e---w-  =  45.11746948
                                                    fXTAL

                                    = 0x2D1E127AD

18                                                  Rev. 1.5
                                                                                               Si570/Si571

3.2.  Si570 Programming Procedure

This following example was generated using Si514/70/71/98/99 Programmable Oscillator Software V4.0.1 found

under the Tools tab at the following web page.

http://www.siliconlabs.com/products/clocksoscillators/oscillators/Pages/i2c-oscillator.aspx

On that same web page, the AN334 Si57x I2C XO/VCXO ANSI C Reference Design contains example C code for

calculating register settings on the fly.

1.  Read start-up frequency configuration (RFREQ, HS_DIV, and N1) from the device after power-up or register

    reset.

      Registers                  for  the    Current       Configuration

            Register                Data

                  7                   0x01

                  8                   0xC2

                  9                   0xBC

                10                    0x01

                11                    0x1E

                12                    0xB8

            RFREQ          =     0x2BC011EB8

                           =     0x2BC011EB8       /     (2^28)     =     43.75027344

            HS_DIV         =     0x0  =   4

            N1             =     0x7  =   8

2.  Calculate the actual nominal crystal frequency where f0 is the start-up output frequency.

            fxtal       =     (  f0   x   HS_DIV      x  N1   )  /     RFREQ

                        =     (156.250000000             MHz  x  4     x  8)  /  43.750273436

                        =     114.285000000           MHz

3.  Choose the new output frequency (f1).

            Output         Frequency         (f1)     =  161.132812000           MHz

4.  Choose the output dividers for the new frequency configuration (HS_DIV and N1) by ensuring the DCO

    oscillation frequency (fdco) is between 4.85 GHz and 5.67 GHz where fdco = f1 x HS_DIV x N1. See the Divider

    Combinations tab for more options.

            HS_DIV         =     0x0  =   4

            N1             =     0x7  =   8

            fdco     =     f1    x    HS_DIV  x    N1

                     =     161.132812000           MHz     x  4  x     8

                     =     5.156249984        GHz

                                                                 Rev. 1.5                                         19
S   i570/Si571

5.  Calculate the new crystal frequency multiplication ratio (RFREQ) as RFREQ =  fdco / fxtal

    RFREQ  =   fdco  /  fxtal

           =   5.156249984      GHz  /  114.285000000                  MHz

           =   45.11746934

           =   45.11746934      x  (2^28)  =  0x2D1E12788

6.  Freeze the DCO by setting Freeze DCO = 1 (bit 4 of register 137).

7.  Write the new frequency configuration (RFREQ, HS_DIV, and N1)

    Registers  for   the   New     Configuration

    Register    Data

    7                0x01

    8                0xC2

    9                0xD1

    10               0xE1

    11               0x27

    12               0x88

8.  Unfreeze the DCO by setting Freeze DCO = 0 and assert the NewFreq bit (bit   6 of register  135)  within  10  ms.

20                                         Rev. 1.5
                                                                                                Si570/Si571

3.3.  Si570 Troubleshooting FAQ

1. Is the I2C bus working correctly and using the correct I2C address?

Probing the device I2C pins with an oscilloscope can sometimes reveal signal integrity problems. Si570/Si571 I2C

communication is normally very robust, so if other devices on the I2C bus are communicating successfully, then the

Si570/Si571 should also work.

You can confirm the specific I2C address expected by an Si570/Si571 device by using the part number lookup

utility available on the Silicon Laboratories web site.

http://www.silabs.com/custom-timing

2. Is the correct register bank being written based on device stability?

Si570/Si571 devices use different configuration registers for 7 ppm temperature stability devices than they do for

20 ppm   or  50 ppm  temperature  stability   devices.     The  temperature  stability  of  a   Si570/Si571  device      can  be

confirmed using the part number lookup utility available on the Silicon Laboratories web site or by referencing the

2nd ordering option code in the part number.

http://www.silabs.com/custom-timing

2nd Ordering Option Code:

A : 50 ppm temperature stability, 61.5 ppm total stability => Configuration Registers 7-12

B : 20 ppm temperature stability, 31.5 ppm total stability => Configuration Registers 7-12

C : 7 ppm temperature stability, 20 ppm total stability => Configuration Registers 13-18

3. Is the part-to-part variation in FXTAL included in calculations?

It is required that one determine the internal crystal frequency for each individual part before calculating a new

output frequency. The procedure for determining the internal crystal frequency from the register values of a device

is described elsewhere in this data sheet. See Section 3.2.

FXTAL    =   (FOUT   x  HSDIV     x  N1)     /   RFREQ     <=   note  that   RFREQ          used  here     is  the

register     value      divided      by  2^28

It is a common error to calculate the internal crystal frequency for one device and then use that same crystal

frequency for all later devices. This will lead to offset errors in the output frequency accuracy from part-to-part. The

internal crystal frequency must be calculated for each individual device.

4. Is the Unfreeze to NewFreq timeout spec being exceeded?

The   Si570/Si571  requires  the  DCO    to  be  'frozen'  when  changing    register   values  and  then    'unfrozen'  and  a

calibration initiated by writing the 'NewFreq' bit to restart it properly. If the 'unfreeze' and 'NewFreq' writes are

delayed by 10 ms or more, the internal state machine can timeout and cause the configuration to revert to default

values.

This 'unfreeze' and 'NewFreq' timing requirement is not usually a problem since the writes are done back-to-back,

but if there is an interrupt or other system delay that may cause this 10 ms timing to be exceeded, it should be

considered as a possible source of issues reprogramming the Si570/Si571.

                                                           Rev. 1.5                                                           21
Si570/Si571

3.4.   I2C Interface

The    control  interface  to  the  Si570  is  an  I2C-compatible  2-wire  bus  for  bidirectional   communication.  The   bus

consists of a bidirectional serial data line (SDA) and a serial clock input (SCL). Both lines must be connected to the

positive supply via an external pullup. Fast mode operation is supported for transfer rates up to 400 kbps as

specified in the I2C-Bus Specification standard.

Figure 5 shows the command format for both read and write access. Data is always sent MSB. Data length is 1

byte. Read and write commands support 1 or more data bytes as illustrated. The master must send a Not

Acknowledge and a Stop after the last read data byte to terminate the read command. The timing specifications

and timing diagram for the I2C bus can be found in the I2C-Bus Specification standard (fast mode operation). The

device I2C address is specified in the part number.

    S  Slave Address           0  A  Byte Address    A  Data       A       Data         A     P

                                                     Write Command

                                  (Optional 2nd data byte and acknowledge illustrated)

    S  Slave Address           0  A  Byte Address    A  S  Slave Address             1     A     Data     A  Data    N     P

                                                   Read Command

    (Optional data byte        and acknowledge before the last data byte and not acknowledge                 illustrated)

                From master to slave                 From slave to master

    A  –  Acknowledge (SDA LOW)

    N  –  Not Acknowledge (SDA HIGH).

          Required after the last data byte to signal the end of the read comand                 to  the  slave.

    S  –  START condition

    P  –  STOP condition

                                               Figure 5. I2C Command Format

22                                                      Rev. 1.5
                                                                           Si570/Si571

4.  Serial Port Registers

Note:    Any register not listed here is reserved and must not be written. All bits are R/W unless otherwise noted.

Register  Name            Bit 7    Bit 6      Bit 5     Bit 4   Bit 3      Bit 2                                     Bit 1  Bit 0

    7     High Speed/            HS_DIV[2:0]                               N1[6:2]

          N1 Dividers

    8     Reference        N1[1:0]                              RFREQ[37:32]

          Frequency

    9     Reference                                     RFREQ[31:24]

          Frequency

    10    Reference                                     RFREQ[23:16]

          Frequency

    11    Reference                                     RFREQ[15:8]

          Frequency

    12    Reference                                     RFREQ[7:0]

          Frequency

    13    High Speed/     HS_DIV_7PPM[2:0]                               N1_7PPM[6:2]

          N1 Dividers

    14    Reference       N1_7PPM[1:0]                          RFREQ_7PPM[37:32]

          Frequency

    15    Reference                                     RFREQ_7PPM[31:24]

          Frequency

    16    Reference                                     RFREQ_7PPM[23:16]

          Frequency

    17    Reference                                     RFREQ_7PPM[15:8]

          Frequency

    18    Reference                                     RFREQ_7PPM[7:0]

          Frequency

    135   Reset/Freeze/   RST_REG  NewFreq    Freeze M  Freeze                                                              RECALL

          Memory Control                                VCADC

    137   Freeze DCO                                    Freeze

                                                        DCO

                                              Rev. 1.5                                                                             23
Si570/Si571

Register 7. High Speed/N1 Dividers

    Bit  D7            D6            D5         D4        D3                D2       D1                      D0

Name                  HS_DIV[2:0]                                           N1[6:2]

Type                   R/W                                                  R/W

Bit      Name                                             Function

7:5      HS_DIV[2:0]   DCO High Speed Divider.

                       Sets value for high speed divider that takes the DCO output fOSC as its clock input.

                       000 = 4

                       001 = 5

                       010 = 6

                       011 = 7

                       100 = Not used.

                       101 = 9

                       110 = Not used.

                       111 = 11

4:0      N1[6:2]       CLKOUT Output Divider.

                       Sets value for CLKOUT output divider. Allowed values are [1] and [2, 4, 6, ..., 27]. Illegal

                       odd divider values will be rounded up to the nearest even value. The value for the N1 reg-

                       ister can be calculated by taking the divider ratio minus one. For example, to divide by 10,

                       write 0001001 (9 decimal) to the N1 registers.

                       0000000 = 1

                       1111111 = 27

Register 8. Reference Frequency

    Bit  D7            D6            D5         D4        D3                D2       D1                      D0

Name         N1[1:0]                                      RFREQ[37:32]

Type              R/W                                                  R/W

Bit      Name                                             Function

7:6      N1[1:0]       CLKOUT Output Divider.

                       Sets value for CLKOUT output divider. Allowed values are [1, 2, 4, 6, ..., 27]. Illegal odd

                       divider values will be rounded up to the nearest even value. The value for the N1 regis-

                       ter can be calculated by taking the divider ratio minus one. For example, to divide by

                       10, write 0001001 (9 decimal) to the N1 registers.

                       0000000 = 1

                       1111111 = 27

5:0      RFREQ[37:32]  Reference Frequency.

                       Frequency control input to DCO.

24                                              Rev. 1.5
                                                                                Si570/Si571

Register 9. Reference Frequency

Bit       D7             D6         D5                 D4         D3        D2  D1  D0

Name                                                   RFREQ[31:24]

Type                                                         R/W

Bit       Name                                                    Function

7:0       RFREQ[31:24]   Reference Frequency.

                         Frequency control input to DCO.

Register  10. Reference  Frequency

Bit       D7             D6         D5                 D4         D3        D2  D1  D0

Name                                                   RFREQ[23:16]

Type                                                         R/W

Bit       Name                                                    Function

7:0       RFREQ[23:16]   Reference  Frequency.

                         Frequency  control input  to DCO.

Register  11. Reference  Frequency

Bit       D7             D6         D5                 D4         D3        D2  D1  D0

Name                                                   RFREQ[15:8]

Type                                                         R/W

Bit       Name                                                    Function

7:0       RFREQ[15:8]    Reference  Frequency.

                         Frequency  control input  to  DCO.

                                                       Rev. 1.5                         25
Si570/Si571

Register  12. Reference  Frequency

    Bit   D7               D6        D5                 D4              D3          D2           D1                    D0

Name                                                    RFREQ[7:0]

Type                                                          R/W

Bit       Name                                                     Function

7:0       RFREQ[7:0]     Reference   Frequency.

                         Frequency   control input  to  DCO.

Register 13. High Speed/N1 Dividers

    Bit   D7               D6        D5                 D4              D3          D2           D1                    D0

Name          HS_DIV_7PPM[2:0]                                                 N1_7PPM[6:2]

Type                     R/W                                                        R/W

Bit       Name                                                          Function

7:5      HS_DIV_7PPM[2:0]  DCO High Speed Divider.

                           Sets value for high speed divider      that  takes  the  DCO  output  fOSC  as  its  clock  input.

                           000 = 4

                           001 = 5

                           010 = 6

                           011 = 7

                           100 = Not used.

                           101 = 9

                           110 = Not used.

                           111 = 11

4:0       N1_7PPM[6:2]     CLKOUT Output Divider.

                           Sets value for CLKOUT output divider. Allowed values are [1] and [2, 4, 6, ..., 27]. Ille-

                           gal odd divider values will be rounded up to the nearest even value. The value for the

                           N1 register can be calculated by taking the divider ratio minus one. For example, to

                           divide by 10, write 0001001 (9 decimal) to the N1 registers.

                           0000000 = 1

                           1111111 = 27

Register 14. Reference Frequency

    Bit   D7               D6        D5                 D4              D3          D2           D1                    D0

Name      N1_7PPM[1:0]                                             RFREQ_7PPM[37:32]

Type            R/W                                                            R/W

26                                                      Rev. 1.5
                                                                                       Si570/Si571

Bit   Name                                                Function

7:6   N1_7PPM[1:0]       CLKOUT Output Divider.

                         Sets value for CLKOUT output divider. Allowed values are [1, 2, 4, 6, ..., 27]. Illegal

                         odd divider values will be rounded up to the nearest even value. The value for the

                         N1 register can be calculated by taking the divider ratio minus one. For example, to

                         divide by 10, write 0001001 (9 decimal) to the N1 registers.

                         0000000 = 1

                         1111111 = 27

5:0   RFREQ_7PPM[37:32]  Reference Frequency.

                         Frequency control input to DCO.

Register 15. Reference Frequency

Bit   D7            D6            D5   D4                 D3        D2                 D1  D0

Name                                   RFREQ_7PPM[31:24]

Type                                             R/W

Bit   Name                                                Function

7:0   RFREQ_7PPM[31:24]  Reference Frequency.

                         Frequency control input to DCO.

Register 16. Reference Frequency

Bit   D7            D6            D5   D4                 D3        D2                 D1  D0

Name                                   RFREQ_7PPM[23:16]

Type                                             R/W

Bit   Name                                                Function

7:0   RFREQ_7PPM[23:16]  Reference Frequency.

                         Frequency control input to DCO.

Register 17. Reference Frequency

Bit   D7            D6            D5   D4                 D3        D2                 D1  D0

Name                                   RFREQ_7PPM[15:8]

Type                                             R/W

                                       Rev. 1.5                                                                   27
Si570/Si571

Bit      Name                                                  Function

7:0      RFREQ_7PPM[15:8]     Reference Frequency.

                              Frequency control input to DCO.

Register 18. Reference Frequency

    Bit  D7               D6      D5                D4         D3        D2  D1  D0

Name                                             RFREQ_7PPM[7:0]

Type                                                    R/W

Bit      Name                                                  Function

7:0      RFREQ_7PPM[7:0]   Reference Frequency.

                           Frequency control input to DCO.

28                                                  Rev. 1.5
                                                                                                 Si570/Si571

Register 135. Reset/Freeze/Memory Control

Bit   D7                    D6     D5                   D4                 D3         D2         D1                      D0

Name  RST_REG   NewFreq            Freeze M             Freeze VCADC                  N/A                   RECALL

Type  R/W                   R/W    R/W                  R/W                           R/W                             R/W

Reset settings = 00xx xx00

Bit   Name                                                             Function

7     RST_REG               Internal Reset.

                            0 = Normal operation.

                            1 = Reset of all internal logic. Output tristated during reset.

                            Upon completion of internal logic reset, RST_REG is internally reset to zero.

                            Note:  Asserting RST_REG will interrupt the I2C state machine. It is not the recommended

                                   approach for starting from initial conditions.

6     NewFreq               New Frequency Applied.

                            Alerts the DSPLL that a new frequency configuration has been applied. This bit will

                            clear itself when the new frequency is applied.

5     Freeze M              Freezes the M Control Word.

                            Prevents interim frequency changes when writing RFREQ registers.

4     Freeze                Freezes the VC ADC Output Word.

      VCADC                 May be used to hold the nominal output frequency of an Si571.

3:1        N/A              Always Zero.

0     RECALL                Recall NVM into RAM.

                            0 = No operation.

                            1 = Write NVM bits into RAM. Bit is internally reset following completion of operation.

                            Note:  Asserting RECALL reloads the NVM contents in to the operating registers without

                                   interrupting the I2C state machine. It is the recommended approach for starting from

                                   initial conditions.

Register 137. Freeze DCO

Bit   D7                    D6     D5                   D4             D3             D2         D1                      D0

Name                                                    Freeze

                                                        DCO

Type                                                    R/W

Reset settings = 00xx xx00

Bit   Name                                                             Function

7:5   Reserved

4     Freeze DCO            Freeze DCO.

                            Freezes the DSPLL  so       the frequency  configuration  can    be  modified.

3:0   Reserved

                                                        Rev. 1.5                                                             29
Si570/Si571

5.  Si570 (XO) Pin Descriptions

                                                      (Top View)

                                                      SDA

                                                      7

                                    NC             1              6           VDD

                                    OE             2              5           CLK–

                                    GND            3              4           CLK+

                                                      8

                                                      SCL

                                    Table 14. Si570 Pin Descriptions

    Pin             Name            Type                                            Function

    1               NC              N/A               No Connect. Make no external connection    to  this  pin.

    2               OE              Input             Output Enable:

                                                      See "7. Ordering Information" on page 32.

    3               GND             Ground            Electrical and Case Ground.

    4               CLK+            Output            Oscillator Output.

    5               CLK–            Output            Complementary Output.

               (NC  for CMOS*)      (N/A for CMOS*)   (NC for CMOS*).

    6               VDD             Power             Power Supply Voltage.

    7               SDA             Bidirectional     I2C Serial Data.

                                    Open Drain

    8               SCL             Input             I2C Serial Clock.

*Note:   CMOS  output option only:  make no external connection to this pin.

30                                                    Rev. 1.5
                                                                                    Si570/Si571

6.  Si571 (VCXO) Pin Descriptions

                                                      (Top View)

                                                      SDA

                                                      7

                                    VC             1              6           VDD

                                    OE             2              5           CLK–

                                    GND            3              4           CLK+

                                                      8

                                                      SCL

                                    Table 15. Si571 Pin Descriptions

    Pin             Name            Type                                            Function

    1               VC              Analog Input      Control Voltage

    2               OE              Input             Output Enable:

                                                      See "7. Ordering Information" on page   32.

    3               GND             Ground            Electrical and Case Ground

    4               CLK+            Output            Oscillator Output

    5               CLK–            Output            Complementary Output.

               (NC  for CMOS*)      (N/A for CMOS*)   (NC for CMOS*).

    6               VDD             Power             Power Supply Voltage

    7               SDA             Bidirectional     I2C Serial Data

                                    Open Drain

    8               SCL             Input             I2C Serial Clock

*Note:   CMOS  output option only:  make no external connection to this pin.

                                                      Rev. 1.5                                     31
Si570/Si571

7.  Ordering Information

The Si570/Si571 supports a wide variety of options including frequency range, start-up frequency, temperature

stability, tuning slope, output format, and VDD. Specific device configurations are programmed into the Si570/Si571

at time of shipment. Configurations are specified using the Part Number Configuration chart shown below. Silicon

Labs  provides  a     web      browser-based             part  number           configuration             utility  to        simplify       this   process.         Refer  to

www.siliconlabs.com/VCXOPartNumber to access this tool and for further ordering instructions. The Si570/Si571

XO/VCXO series is supplied in an industry-standard, RoHS compliant, 8-pad, 5 x 7 mm package. Tape and reel

packaging is an ordering option.

                      57x                      X         X            X       XXX XXX                D        G               R

                                                                                                                                    R = Tape & Reel

                                                                                                                                    Blank = Trays

                570 Programmable                                                                                              Operating Temp Range (°C)

                XO Product Family                                                                                                G          –40 to +85 °C

                571 Programmable                                                                                             Device Revision Letter

                VCXO Product Family

                                                                                Six-Digit Start-up Frequency/I2C Address Designator

                                                                                The Si57x supports a user-defined start-up frequency within the following

                                                                                bands of frequencies: 10–945 MHz, 970–1134 MHz, and 1213–1417 MHz.

                      1st Option Code                                           The start-up frequency must be in the same frequency range as that

                                                                                specified by the Frequency Grade 3rd option code.

         VDD    Output Format  Output  Enable  Polarity                         The Si57x supports a user-defined I2C 7-bit address. Each unique start-up

      A  3.3    LVPECL                 High                                     frequency/I2C address combination is assigned a six-digit numerical code.

      B  3.3    LVDS                   High                                     This code can be requested during the part number request process.         Refer

      C  3.3    CMOS                   High                                     to www.silabs.com/VCXOPartNumber to request an Si57x part number.

      D  3.3    CML                    High

      E  2.5    LVPECL                 High                    3rd Option Code

      F  2.5    LVDS                   High                    Frequency Grade

      G  2.5    CMOS                   High

      H  2.5    CML                    High                    Code           Frequency Range Supported (MHz)

      J  1.8    CMOS                   High                        A          10-945, 970-1134, 1213-1417.5

      K  1.8    CML                    High                        B          10-810

      M  3.3    LVPECL                 Low                         C          10-280 (CMOS available to 160 MHz)

      N  3.3    LVDS                   Low

      P  3.3    CMOS                   Low

      Q  3.3    CML                    Low                                                                   2nd Option Code

      R  2.5    LVPECL                 Low                            Code    Temperature Stability (ppm, max, ±)      Total Stablility (ppm, max, ±)

      S  2.5    LVDS                   Low                  Si570        A                      50                                  61.5

      T  2.5    CMOS                   Low                               B                      20                                  31.5

      U  2.5    CML                    Low                               C                      7                                   20

      V  1.8    CMOS                   Low                                                                2nd Option Code

      W  1.8    CML                    Low

      Note:                                                                   Temperature       Tuning Slope                  Minimum APR

      CMOS available to 160 MHz.                                                Stability            Kv                      (±ppm) for VDD @

                                                                      Code    ± ppm (max)       ppm/V (typ)        3.3 V            2.5 V         1.8 V

                                                                      A         100                  180           100              75            25

                                                                      B         100                  90            30               Note 6        Note 6

                                                                      C         50                   180           150              125           75

                                                                      D         50                   90            80               30            25

                                                                      E         20                   45            25               Note 6        Note 6

                                                                      F         50                   135           100              75            50

                                                                      G         20                   356           375              300           235

                                                                      H         20                   180           185              145           105

                                                                      J         20                   135           130              104           70

                                                            Si571     K         100                  356           295              220           155

                                                                      M         20                   33            12               Note 6        Note 6

                                                                      Notes:

                                                                      1. For best jitter and phase noise performance, always choose the smallest Kv that meets

                                                                         the application’s minimum APR requirements. Unlike SAW-based solutions which

                                                                         require higher higher Kv values to account for their higher temperature dependence,

                                                                         the Si55x series provides lower Kv options to minimize noise coupling and jitter in real-

                                                                         world PLL designs.     See AN255 and AN266 for more information.

                                                                      2. APR is the ability of a VCXO to track a signal over the product lifetime. A VCXO with an

                                                                         APR of ±25 ppm is able to lock to a clock with a ±25 ppm stability over 15 years over all

                                                                         operating conditions.

                                                                      3. Nominal Pull range (±) = 0.5 x VDD x tuning slope.

                                                                      4. Nominal Absolute Pull Range (±APR)   = Pull range – stability – lifetime aging

                                                                                                         = 0.5 x VDD x tuning slope – stability – 10 ppm

                                                                      5. Minimum APR values noted above include worst case values for all parameters.

                                                                      6. Combination not available.

                                                  Figure 6. Part Number Convention

32                                                                          Rev. 1.5
                                                                                                 Si570/Si571

8.  Si57x Mark Specification

Figure 7 illustrates the mark specification for the Si57x. Table 16 lists the line information.

                              Figure 7. Mark Specification

                        Table 16. Si57x Top Mark Description

    Line  Position                                      Description

    1     1–10          “SiLabs”+ Part Family Number, 57x (First 3 characters in part number where x = 0

                        indicates a 570 device and x = 1 indicates a 571 device)

    2     1–10          Si570, Si571: Option1 + Option2 + Option3 + ConfigNum(6) + Temp

    3     Trace Code

          Position 1    Pin 1 orientation mark (dot)

          Position 2    Product Revision (D)

          Position 3–6  Tiny Trace Code (4 alphanumeric characters per assembly release instructions)

          Position 7    Year (least significant year digit), to be assigned by assembly site (ex: 2007 = 7)

          Position 8–9  Calendar Work Week number (1–53), to be assigned by assembly site

          Position 10   “+” to indicate Pb-Free and RoHS-compliant

                                              Rev. 1.5                                                       33
Si570/Si571

9.  Outline Diagram and Suggested Pad Layout

Figure 8 illustrates the package details for the Si570/Si571. Table 17 lists the values for the  dimensions  shown  in

the illustration.

                               Figure 8. Si570/Si571 Outline Diagram

                          Table 17. Package Diagram Dimensions (mm)

                   Dimension   Min             Nom                            Max

                          A    1.50            1.65                           1.80

                          b    1.30            1.40                           1.50

                          b1   0.90            1.00                           1.10

                          c    0.50            0.60                           0.70

                          c1   0.30            —                              0.60

                          D                    5.00 BSC

                          D1   4.30            4.40                           4.50

                          e                    2.54 BSC

                          E                    7.00 BSC

                          E1   6.10            6.20                           6.30

                          H    0.55            0.65                           0.75

                          L    1.17            1.27                           1.37

                          L1   1.07            1.17                           1.27

                          p    1.80            —                              2.60

                          R                    0.70 REF

                          aaa  —               —                              0.15

                          bbb  —               —                              0.15

                          ccc  —               —                              0.10

                          ddd  —               —                              0.10

                          eee  —               —                              0.05

                   Note:

                   1.     All dimensions shown are in millimeters (mm) unless otherwise noted.

                   2.     Dimensioning and Tolerancing per ANSI Y14.5M-1994.

34                                   Rev. 1.5
                                                                                           Si570/Si571

10.  8-Pin PCB Land Pattern

Figure 9 illustrates the 8-pin PCB land pattern for the Si570/Si571. Table 18 lists the values for the dimensions

shown in the illustration.

                                   Figure 9. Si570/Si571 PCB Land Pattern

                            Table 18. PCB Land Pattern Dimensions (mm)

                            Dimension              Min                            Max

                                   D2                    5.08 REF

                                   D3                    5.705 REF

                                   e                     2.54 BSC

                                   E2                    4.20 REF

                                   GD              0.84                           —

                                   GE              2.00                           —

                                   VD                    8.20 REF

                                   VE                    7.30 REF

                                   X1                    1.70 TYP

                                   X2                    1.545 TYP

                                   Y1                    2.15 REF

                                   Y2                        1.3 REF

                                   ZD              —                              6.78

                                   ZE              —                              6.30

                            Note:

                            1.     Dimensioning and tolerancing per the ANSI Y14.5M-1994

                                   specification.

                            2.     Land pattern design follows IPC-7351 guidelines.

                            3.     All dimensions shown are at maximum material condition

                                   (MMC).

                            4.     Controlling dimension is in millimeters (mm).

                                                   Rev. 1.5                                                        35
Si570/Si571

DOCUMENT CHANGE LIST                                                  Added text to "3. Functional Description" on page 15,

                                                                       paragraph 1, to state that the total output jitter

Revision 1.0 to Revision 1.1                                           complies to and exceeds strict requirements of

   Restored programming constraint information on                     various high-speed communication systems.

    page 15 and in Table 12, page 12.                        Revision 1.3 to Revision 1.4

   Clarified NC (No Connect) pin designations in Tables              Added Table 12, “Thermal Characteristics,” on

    13–14 on pages 22–23.                                              page 13.

Revision 1.1 to Revision 1.2                                 Revision 1.4 to Revision 1.5

   Replaced “Unfreeze to Newfreq Delay” with the                     Added Section 3.2 and 3.3.

    clearer terminology “Unfreeze to Newfreq Timeout”

    on page 15 and in Table 11 on page 13.

   Added Freeze M procedure on page 14 for

    preventing output clock changes during small

    frequency change multi-register RFREQ writes.

   Added Freeze M, Freeze VCADC, and RST_REG

    versus RECALL information to Register 135

    references in "4. Serial Port Registers" on pages 17

    and 20.

   Added Si570 20 ppm Total Stability Ordering Option

    to Figure 6 on page 32.

   Updated Figure 8 and Table 17 on page 34 to

    include production test sidepads. This change is for

    reference only as the sidepads are raised above the

    seating plane and do not impact PCB layout.

   Corrected errors in Table 10 on page 12.

Revision 1.2 to Revision 1.3

   Updated Table 3 on page 6 to include 7 ppm

    temperature stability and 20 ppm to stability

    parameters. Also changed aging test condition

    (frequency drift over life) from 15 years to 20 years.

   Updated 2.5 V/3.3 V and 1.8 V CML output level

    specification for Table 4 on page 7.

   Added footnotes clarifying max offset frequency test

    conditions in Table 5 on page 8.

   Updated ESD HBM sensitivity rating and the JEDEC

    standard in Note 2 in Table 13 on page 14.

   Updated Table 10 on page 12 to include "Moisture

    Sensitivity Level" and "Contact Pads" rows.

   Added Si570 7 ppm Total Stability Ordering Option to

    Figure 6 on page 32.

   Updated Figure 7 and Table 16 on page 33 to reflect

    specific marking information.     Previously, Figure 7

    was generic.

   Clarified "3.1.2. Reconfiguring the Output Clock for

    Large Changes in Output Frequency" on page 16

    and added new registers 13-18 in "4. Serial Port

    Registers" on page 23 for the Si570 7 ppm

    temperature stability / 20 ppm total stability ordering

    option.

36                                                           Rev. 1.5
ClockBuilder Pro

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            Timing Portfolio                                        SW/HW  Quality                                                                   Support and Community

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571MDB000105DG  571AJA000192DG  571CHC000219DG  570TAC000285DG  570AAB000126DG

570BBB000141DG  570CAC000110DG  570ABC000110DG  571NMB000107DG  570AAA000121DG

570CAC000215DG  570ABA000164DG  570BBA000141DG  570MBA000265DG  570BBA000115DG

571BHA000107DG  570CBC000267DG  570PAC000107DG  570AAC000121DG  570ABB000121DG

570BAC000121DG  570DAC000107DG  571ECB000107DG  571ECA000107DG  571DCB000106DG

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