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550BG25M0000DG

器件型号:550BG25M0000DG
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

VCXO Oscillators VCXO; Diff/SE; Single Freq; 10-1417 MHz

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
VCXO Oscillators
系列:
Series:
Si550
封装:
Packaging:
Tray
商标:
Brand:
Silicon Labs
产品类型:
Product Type:
VCXO Oscillators
子类别:
Subcategory:
Oscillators

550BG25M0000DG器件文档内容

                                                                                                             Si550

                                                                                                             REVISION D

VO L TA G E - C O N T R O L L E D                                  CRYSTAL                 OSCILLATOR        (VCXO)

10 MHZ TO 1.4 GHZ

Features

  Available with any frequency from                  Internal fixed crystal frequency                      Si5602

   10 to 945 MHz and select                            ensures high reliability and low

   frequencies to 1.4 GHz                              aging

  3rd generation DSPLL® with                         Available CMOS, LVPECL,

   superior jitter performance (0.5 ps)                LVDS, and CML outputs

  3x better temperature stability than               3.3, 2.5, and 1.8 V supply options

   SAW-based oscillators                              Industry-standard 5 x 7 mm

  Excellent PSRR performance                          package and pinout

                                                      Pb-free/RoHS-compliant                        Ordering Information:

Applications                                                                                              See page 10.

  SONET/SDH                                          Low-jitter clock generation

  xDSL                                               Optical modules                               Pin Assignments:

  10 GbE LAN/WAN                                     Clock and data recovery                            See page 9.

Description

The Si550 VCXO utilizes Silicon Laboratories’ advanced DSPLL® circuitry to                                   (Top View)

provide  a   low-jitter    clock  at  high  frequencies.           The  Si550       supports  any

frequency from 10 to 945 MHz and select frequencies to 1417 MHz. Unlike                              VC   1          6   VDD

traditional  VCXOs,      where    a   different   crystal      is  required    for  each   output

frequency, the Si550 uses one fixed crystal to provide a wide range of output                        OE   2          5   CLK–

frequencies. This IC-based approach allows the crystal resonator to provide

exceptional    frequency   stability      and    reliability.      In  addition,    DSPLL     clock  GND  3          4   CLK+

synthesis provides superior supply noise rejection, simplifying the task of

generating     low-jitter  clocks     in  noisy        environments        typically  found   in

communication systems. The Si550 IC-based VCXO is factory-configurable

for a wide variety of user specifications, including frequency, supply voltage,

output format, tuning slope, and temperature stability. Specific configurations

are factory programmed at time of shipment, thereby eliminating the long

lead times associated with custom oscillators.

Functional Block Diagram

                                                                   VDD

                                      Any-Frequency

               Fixed                 10 MHz–1.4 GHz                                 CLK+

               Frequency                  DSPLL®

                   XO                                                               CLK–

                                      Clock Synthesis

         Vc                ADC

               OE                                                  GND

Rev. 1.1 4/13                                    Copyright         © 2013  by  Silicon Laboratories                            Si550
Si550

1.  Electrical Specifications

Table 1. Recommended Operating Conditions

        Parameter                  Symbol         Test Condition         Min                         Typ              Max       Units

Supply Voltage1                    VDD                     3.3 V option  2.97                        3.3              3.63      V

                                                           2.5 V option  2.25                        2.5              2.75      V

                                                           1.8 V option  1.71                        1.8              1.89      V

Supply Current                     IDD            Output enabled

                                                           LVPECL        —                           120              130

                                                           CML           —                           108              117       mA

                                                           LVDS          —                           99               108

                                                           CMOS          —                           90               98

                                                  tristate mode          —                           60               75        mA

Output Enable (OE)2                                        VIH           0.75 x VDD                  —                —         V

                                                           VIL           —                           —                0.5       V

Operating Temperature Range        TA                                    –40                         —                85        °C

Notes:

    1.  Selectable parameter specified by part number. See 3. "Ordering  Information" on page        10 for  further  details.

    2.  OE pin includes a 17 k resistor to VDD.

Table 2. VC Control Voltage Input

        Parameter                  Symbol         Test Condition         Min                         Typ              Max       Units

Control Voltage Tuning Slope1,2,3  KV             10 to 90% of VDD       —                           33               —

                                                                         —                           45               —

                                                                         —                           90               —         ppm/V

                                                                         —                           135              —

                                                                         —                           180              —

                                                                         —                           356              —

Control Voltage Linearity4         LVC                     BSL           –5                          ±1               +5        %

                                                           Incremental   –10                         ±5               +10       %

Modulation Bandwidth               BW                                    9.3                   10.0                   10.7      kHz

VC Input Impedance                 ZVC                                   500                         —                —         k

Nominal Control Voltage            VCNOM                   @ fO          —                     VDD/2                  —         V

Control Voltage Tuning Range       VC                                    0                                            VDD       V

Notes:

    1.  Positive slope; selectable option by part number. See 3. "Ordering Information" on page 10.

    2.  For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

    3.  KV variation is ±10% of typical values.

    4.  BSL determined from deviation from best straight line fit with VC ranging from 10 to 90% of VDD. Incremental slope

        determined with VC ranging from 10 to 90% of VDD.

2                                                          Rev. 1.1
                                                                                                                     Si550

Table 3. CLK± Output Frequency Characteristics

        Parameter             Symbol                    Test Condition                     Min        Typ       Max         Units

Nominal Frequency1,2,3                 fO             LVDS/CML/LVPECL                       10        —         945         MHz

                                                         CMOS                               10        —         160         MHz

Temperature Stability1,4                              TA = –40 to +85 ºC                   –20        —         +20

                                                                                           –50        —         +50         ppm

                                                                                       –100           —         +100

Absolute Pull Range1,4                 APR                                                 ±12        —         ±375        ppm

Aging                                          Frequency drift over first year.              —        —         ±3          ppm

                                               Frequency drift over 15 year life.            —        —         ±10

Power up Time5                         tOSC                                                  —        —         10          ms

Notes:

1.      See Section 3. "Ordering Information" on page 10 for further details.

2.      Specified at time of order by part number. Also available in frequencies from  970 to   1134  MHz  and  1213 to 1417 MHz.

3.      Nominal output frequency set by VCNOM = VDD/2.

4.      Selectable parameter specified by part number.

5.      Time from power up or tristate mode to fO.

Table 4. CLK± Output          Levels and       Symmetry

        Parameter             Symbol                  Test Condition                   Min            Typ       Max         Units

LVPECL Output Option1                  VO               mid-level                VDD – 1.42           —         VDD – 1.25  V

                                       VOD              swing (diff)                   1.1            —         1.9         VPP

                                       VSE          swing (single-ended)               0.55           —         0.95        VPP

LVDS Output Option2                    VO               mid-level                      1.125    1.20            1.275       V

                                       VOD              swing (diff)                   0.5            0.7       0.9         VPP

                                               2.5/3.3 V option mid-level              —        VDD – 1.30      —           V

                                       VO           1.8 V option mid-level             —        VDD – 0.36      —           V

CML Output Option2                             2.5/3.3 V option swing (diff)           1.10     1.50            1.90        VPP

                                       VOD     1.8 V option swing (diff)               0.35     0.425           0.50        VPP

CMOS Output Option3                    VOH              IOH = 32 mA                0.8 x VDD          —         VDD         V

                                       VOL              IOL = 32 mA                    —              —         0.4         V

Rise/Fall time (20/80%)                tR, tF       LVPECL/LVDS/CML                    —              —         350         ps

                                               CMOS with CL = 15 pF                    —              1         —           ns

Symmetry (duty cycle)                  SYM     LVPECL:   VDD – 1.3 V (diff)

                                               LVDS:     1.25 V (diff)                 45             —         55          %

                                               CMOS:     VDD/2

Notes:

1.      50  to VDD – 2.0 V.

2.      Rterm = 100  (differential).

3.      CL = 15 pF

                                                         Rev. 1.1                                                                  3
Si550

Table 5. CLK± Output Phase Jitter

        Parameter        Symbol           Test Condition                   Min                 Typ   Max                   Units

Phase Jitter (RMS)1,2,3            J     Kv = 33 ppm/V

for FOUT > 500 MHz                        12 kHz to 20 MHz (OC-48)         —                   0.26  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.26  —

                                          Kv = 45 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.27  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.26  —

                                          Kv = 90 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.32  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.26  —

                                          Kv = 135 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.40  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.27  —

                                          Kv = 180 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.49  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.28  —

                                          Kv = 356 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.87  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.33  —

Notes:

   1.   Refer to AN255, AN256, and AN266 for further information.

   2.   For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

   3.   See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

   4.   Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.

   5.   Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

        2 MHz for 10 MHz < FOUT <50 MHz.

4                                         Rev. 1.1
                                                                                                     Si550

Table 5. CLK± Output Phase Jitter         (Continued)

        Parameter            Symbol       Test Condition                   Min                 Typ   Max                   Units

Phase Jitter (RMS)1,2,3,4,5        J     Kv = 33 ppm/V

for FOUT of 125 to 500 MHz                12 kHz to 20 MHz (OC-48)         —                   0.37  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.33  —

                                          Kv = 45 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.37  0.4                     ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.33  —

                                          Kv = 90 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.43  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.34  —

                                          Kv = 135 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.50  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.34  —

                                          Kv = 180 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.59  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.35  —

                                          Kv = 356 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   1.00  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.39  —

Notes:

1.      Refer to AN255, AN256, and AN266 for further information.

2.      For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

3.      See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

4.      Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.

5.      Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

        2 MHz for 10 MHz < FOUT <50 MHz.

                                          Rev. 1.1                                                                               5
Si550

Table 5. CLK± Output Phase Jitter         (Continued)

        Parameter        Symbol           Test Condition                   Min                 Typ   Max                   Units

Phase Jitter (RMS)1,2,5            J     Kv = 33 ppm/V

for FOUT 10 to 160 MHz                    12 kHz to 20 MHz (OC-48)         —                   0.63  —                       ps

CMOS Output Only                          50 kHz to 20 MHz                 —                   0.62  —

                                          Kv = 45 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.63  —                       ps

                                          50 kHz to 20 MHz                 —                   0.62  —

                                          Kv = 90 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.67  —                       ps

                                          50 kHz to 20 MHz                 —                   0.66  —

                                          Kv = 135 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.74  —                       ps

                                          50 kHz to 20 MHz                 —                   0.72  —

                                          Kv = 180 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.83  —                       ps

                                          50 kHz to 20 MHz                 —                   0.8   —

                                          Kv = 356 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   1.26  —                       ps

                                          50 kHz to 20 MHz                 —                   1.2   —

Notes:

   1.   Refer to AN255, AN256, and AN266 for further information.

   2.   For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

   3.   See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

   4.   Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.

   5.   Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

        2 MHz for 10 MHz < FOUT <50 MHz.

Table 6. CLK± Output Period Jitter

        Parameter        Symbol           Test Condition                   Min                 Typ   Max                   Units

Period Jitter*           JPER                                      RMS     —                   2     —                       ps

                                          Peak-to-Peak                     —                   14    —

*Note:  Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to AN279 for further information.

6                                         Rev. 1.1
                                                                                                                Si550

Table 7. CLK± Output        Phase Noise   (Typical)

Offset Frequency            74.25 MHz     155.52 MHz                      491.52 MHz                622.08 MHz       Units

                            90 ppm/V      45 ppm/V                                   45 ppm/V       135 ppm/V

                            LVPECL        LVPECL                                     LVPECL         LVPECL

100 Hz                      –87                                 –86                  –75            –65

1 kHz                       –114                     –111                            –100           –90

10 kHz                      –132                     –128                            –116           –109

100 kHz                     –142                     –133                            –124           –121             dBc/Hz

1 MHz                       –148                     –144                            –135           –134

10 MHz                      –150                     –147                            –146           –146

100 MHz                     n/a                                 n/a                  –147           –147

Table 8. Environmental Compliance

The Si550 meets the following qualification test requirements.

                      Parameter                                                      Conditions/Test Method

Mechanical Shock                                                                     MIL-STD-883, Method 2002

Mechanical Vibration                                                                 MIL-STD-883, Method 2007

Solderability                                                                        MIL-STD-883, Method 203

Gross & Fine Leak                                                                    MIL-STD-883, Method 1014

Resistance to Solder Heat                                                            MIL-STD-883, Method 2036

Moisture Sensitivity Level                                                                 J-STD-020, MSL 1

Contact Pads                                                                               J-STD-020, MSL 1

Table 9. Thermal Characteristics

(Typical values TA = 25 ºC, VDD = 3.3 V)

               Parameter                  Symbol                     Test Condition            Min  Typ         Max  Unit

Thermal Resistance Junction to Ambient    JA                             Still Air            —    84.6        —    °C/W

Thermal Resistance Junction to Case       JC                             Still Air            —    38.8        —    °C/W

Ambient Temperature                       TA                                                   –40  —           85   °C

Junction Temperature                      TJ                                                   —    —           125  °C

                                                                Rev. 1.1                                                     7
Si550

Table 10. Absolute Maximum Ratings1

                     Parameter                                     Symbol           Rating                       Units

Maximum Operating Temperature                                      TAMAX            85                           ºC

Supply Voltage, 1.8 V Option                                       VDD              –0.5 to +1.9                 V

Supply Voltage, 2.5/3.3 V Option                                   VDD              –0.5 to +3.8                 V

Input Voltage                                                      VI               –0.5 to VDD + 0.3            V

Storage Temperature                                                TS               –55 to +125                  ºC

ESD Sensitivity (HBM, per JESD22-A114)                             ESD              2500                         V

Soldering Temperature (Pb-free profile)2                           TPEAK            260                          ºC

Soldering Temperature Time @ TPEAK (Pb-free profile)2              tP               20–40                        seconds

Notes:

   1.   Stresses beyond those listed in Absolute Maximum Ratings may cause permanent damage to the device. Functional

        operation or specification compliance is not implied at these conditions. Exposure to maximum rating conditions for

        extended periods may affect device reliability.

   2.   The device is compliant with JEDEC J-STD-020C. Refer to Si5xx Packaging FAQ available for download from

        www.silabs.com/VCXO for further information, including soldering profiles.

8                                                        Rev. 1.1
                                                                                                                     Si  550

2.  Pin Descriptions

                                                 (Top View)

                                   VC      1                 6    VDD

                                   OE      2                 5    CLK–

                                   GND     3                 4    CLK+

                                   Table 11. Si550 Pin Descriptions

    Pin  Name                      Type                                    Function

    1    VC                        Analog Input  Control Voltage

                                                 Output Enable (Polarity = High):

                                                 0 = clock output disabled (outputs tri-stated)

    2    OE*                       Input         1 = clock output enabled

                                                 Output Enable (Polarity = Low):

                                                 0 = clock output enabled

                                                 1 = clock output disabled (outputs tri-stated)

    3    GND                       Ground        Electrical and Case Ground

    4    CLK+                      Output        Oscillator Output

    5    CLK–                      Output        Complementary Output

         (N/A for CMOS)                          (N/C for CMOS, make no external connection)

    6    VDD                       Power         Power Supply Voltage

*Note:   OE includes 17 k pullup  resistor to VDD. See Section 3. "Ordering Information" on page 10 for details on  OE  polarity

        ordering options.

                                                 Rev. 1.1                                                                          9
Si550

3.     Ordering Information

The Si550 supports a variety of options including frequency, temperature stability, tuning slope, output format, and

VDD.   Specific  device    configurations         are    programmed  into          the  Si550   at    time           of  shipment.  Configurations        are

specified using the Part Number Configuration chart shown below. Silicon Labs provides a web browser-based part

number configuration utility to simplify this process. Refer to www.silabs.com/VCXOPartNumber to access this tool

and for further ordering instructions. The Si550 VCXO series is available in an industry-standard, RoHS compliant,

lead-free, 6-pad, 5 x 7 mm package. Tape and reel packaging is an ordering option.

                           550                 X         X          XXXMXXX                D                      G      R

                                                                                                                                R = Tape & Reel

                                                                                                                                Blank = Trays

                          550 VCXO

                          Product Family                                                                                 Operating Temp Range (°C)

                                                                                                                            G              –40 to +85 °C

                                                                                                                         Device Revision Letter

                                                                                                Frequency (e.g. 622M080 is 622.080 MHz)

                                                                               Available frequency range is 10 to 945 MHz, 970 to 1134, and 1213 to

                                                                               1417 MHz. The position of “M” shifts to denote higher or lower

                                                                               frequencies. If the frequency of interest requires greater than 6 digit

                                                                               resolution, a six digit code will be assigned for the specific frequency.

                  1st Option Code                                                               2nd Option Code

       VDD  Output Format  Output   Enable     Polarity             Temperature         Tuning Slope                     Minimum APR

    A  3.3  LVPECL                  High                            Stability              Kv                            (±ppm) for VDD @

    B  3.3  LVDS                    High                    Code    ± ppm (max)         ppm/V (typ)               3.3 V  2.5 V             1.8 V

    C  3.3  CMOS                    High                    A        100                   180                    100       75             25

    D  3.3  CML                     High                    B        100                   90                     30     Note 6            Note 6

    E  2.5  LVPECL                  High                    C        50                    180                    150    125               75

    F  2.5  LVDS                    High                    D        50                    90                     80        30             25

    G  2.5  CMOS                    High                    E        20                    45                     25     Note 6            Note 6

    H  2.5  CML                     High                    F        50                    135                    100       75             50

    J  1.8  CMOS                    High                    G        20                    356                    375    300               235

    K  1.8  CML                     High                    H        20                    180                    185    145               105

    M  3.3  LVPECL                        Low               J        20                    135                    130    104               70

    N  3.3  LVDS                          Low               K        100                   356                    295    220               155

    P  3.3  CMOS                          Low               M        20                    33                     12     Note 6            Note 6

    Q  3.3  CML                           Low               Notes:

    R  2.5  LVPECL                        Low               1. For best jitter and phase noise performance, always choose the smallest Kv that meets

    S  2.5  LVDS                          Low                  the application’s minimum APR requirements. Unlike SAW-based solutions which

    T  2.5  CMOS                          Low                  require higher higher Kv values to account for their higher temperature dependence,

    U  2.5  CML                           Low                  the Si55x series provides lower Kv options to minimize noise coupling and jitter in real-

    V  1.8  CMOS                          Low                  world PLL designs.     See AN255 and AN266 for more information.

    W  1.8  CML                           Low               2. APR is the ability of a VCXO to track a signal over the product lifetime. A VCXO with an

    Note:                                                      APR of ±25 ppm is able to lock to a clock with a ±25 ppm stability over 15 years over all

    CMOS available to 160 MHz.                                 operating conditions.

                                                            3. Nominal Pull range (±) = 0.5 x VDD x tuning slope.

                                                            4. Nominal Absolute Pull Range (±APR)     = Pull range – stability – lifetime aging

                                                                                                = 0.5 x VDD x tuning slope – stability – 10 ppm

                                                            5. Minimum APR values noted above include worst case values for all parameters.

                                                            6. Combination not available.

    Example Part Number:  550AF622M080DGR is a 5 x 7 mm VCXO in a 6 pad package. The nominal frequency is 622.080 MHz, with a 3.3 V supply,

    LVPECL output, and Output Enable active high polarity. Temperature stability is specified as ±50 ppm and the tuning slope is 135 ppm/V. The part

    is specified for a –40 to +85 C° ambient temperature range operation and is shipped in tape and reel format.

                                                  Figure 1. Part Number Convention

10                                                                  Rev. 1.1
                                                                                                        Si550

4.  Package Outline and Suggested Pad Layout

Figure 2 illustrates the package details for the Si550. Table 12 lists the values for  the  dimensions  shown in the

illustration.

                    Figure 2. Si550 Outline Diagram

               Table 12. Package Diagram Dimensions  (mm)

               Dimension  Min             Nom        Max

               A          1.50            1.65       1.80

               b          1.30            1.40       1.50

               c          0.50            0.60       0.70

               D                5.00 BSC

               D1         4.30            4.40       4.50

               e                2.54 BSC.

               E                7.00 BSC.

               E1         6.10            6.20       6.30

               H          0.55            0.65       0.75

               L          1.17            1.27       1.37

               p          1.80            —          2.60

               R                0.70 REF

               aaa                        0.15

               bbb                        0.15

               ccc                        0.10

               ddd                        0.10

               eee                        0.50

                                Rev. 1.1                                                                11
Si550

5.  6-Pin PCB Land Pattern

Figure 3 illustrates the 6-pin PCB land pattern for the Si550. Table 13 lists the values for the  dimensions  shown  in

the illustration.

                               Figure 3. Si550 PCB Land Pattern

                              Table 13. PCB Land Pattern Dimensions (mm)

                   Dimension   Min                                            Max

                           D2            5.08 REF

                           e             2.54 BSC

                           E2            4.15 REF

                           GD  0.84                                           —

                           GE  2.00                                           —

                           VD            8.20 REF

                           VE            7.30 REF

                           X             1.70 TYP

                           Y             2.15 REF

                           ZD  —                                              6.78

                           ZE  —                                              6.30

                   Notes:

                   1.      Dimensioning and tolerancing per the ANSI Y14.5M-1994 specification.

                   2.      Land pattern design based on IPC-7351 guidelines.

                   3.      All dimensions shown are at maximum material condition (MMC).

                   4.      Controlling dimension is in millimeters (mm).

12                             Rev. 1.1
                                                                                                 Si550

6.    Top Marking

6.1.  Si550 Top Marking

6.2.  Top   Marking Explanation

      Line  Position                                      Description

      1     1–10          “SiLabs”+ Part Family Number, 550 (First 3 characters in part number)

      2     1–10          Si550: Option1+Option2+Freq(6007)+Temp

      3     Trace Code

            Position 1    Pin 1 orientation mark (dot)

            Position 2    Product Revision (D)

            Position 3–6  Tiny Trace Code (4 alphanumeric characters per assembly release instructions)

            Position 7    Year (least significant year digit), to be assigned by assembly site (ex: 2010 = 0)

            Position 8–9  Calendar Work Week number (1–53), to be assigned by assembly site

            Position 10   “+” to indicate Pb-Free and RoHS-compliant

                                                Rev. 1.1                                                       13
Si550

DOCUMENT CHANGE LIST

Revision 0.6 to Revision 1.0

   Updated Table 4 on page 3.

    Updated 2.5 V/3.3 V and 1.8 V CML output level

    specifications.

   Updated Table 5 on page 4.

    Removed the words “Differential Modes:

    LVPECL/LVDS/CML” in the footnote referring to AN256.

    Added footnotes clarifying max offset frequency test

    conditions.

    Added CMOS phase jitter specs.

   Updated Table 10 on page 8.

    Separated 1.8 V, 2.5 V/3.3 V supply voltage

    specifications.

   Updated and clarified Table 8 on page 7

    Added “Moisture Sensitivity Level” and “Contact Pads”

    rows.

   Updated 6. "Top Marking" on page 13 to reflect

    specific marking information (previously, figure was

    generic).

   Updated 4. "Package Outline and Suggested Pad

    Layout" on page 11.

    Added cyrstal impedance pin in Figure 2 on page 11 and

    Table 12 on page 11.

   Reordered spec tables and back matter to conform

    to data sheet quality conventions.

Revision 1.0 to Revision 1.1

   Added Table 9, “Thermal Characteristics,” on

    page 7.

14                                                            Rev.  1.1
ClockBuilder Pro

One-click access to Timing tools,

documentation, software, source

code libraries & more. Available for

Windows and iOS (CBGo only).

www.silabs.com/CBPro

            Timing Portfolio                                        SW/HW  Quality                                                                   Support and Community

www.silabs.com/timing                      www.silabs.com/CBPro            www.silabs.com/quality                                                    community.silabs.com

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or intending to use the Silicon Laboratories products. Characterization data, available modules and peripherals, memory sizes and memory addresses refer to each specific device, and

"Typical" parameters provided can and do vary in different applications. Application examples described herein are for illustrative purposes only. Silicon Laboratories reserves the right to

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                                      Austin, TX 78701

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550GD40M0000DG  550GD50M0000DG  550GD60M0000DG  550AE600M000DG       550AE622M080DG

550AH400M000DG  550CC10M0000DG  550BM233M000DG  550PC20M4800DG  550EJ100M000DG

550CF000205DG   550CF30M2400DG  550HJ644M531DG  550AE100M000DG  550JD100M000DG

550NG19M4400DG  550CE122M880DG  550AD433M000DG  550CG10M0000DG  550AC866M000DG

550BD100M000DG  550BE125M000DG  550BE100M000DG  550BD125M000DG  550BF125M000DG

550BF100M000DG  550BJ100M000DG  550BJ125M000DG  550PH16M9344DG  550AD148M500DG

550CD64M0000DG  550MD312M500DG  550MD622M080DG  550AC162M450DG  550AC167M808DG

550MM912M000DG  550AF26M0000DG  550AE500M000DG  550AE520M000DG  550CC135M125DG

550CG150M050DG  550BG125M000DG  550BE102M400DG  550AE983M040DG  550AJ983M040DG

550MD1100M00DG  550MH1100M00DG  550MD210M000DG  550BD500M000DG       550AC400M000DG

550AC800M000DG  550AJ118M000DG  550CH12M2890DG  550AF100M000DG  550CG000277DG

550CG29M1475DG  550AH62M2080DG  550NA250M000DG  550MA220M000DG  550MB220M000DG

550SA220M000DG  550CJ49M1520DG  550CM43M1000DG  550FH200M000DG  550AC171M000DG

550NB220M000DG  550AC10M0000DG  550BM999M000DG  550MJ300M000DG  550BC40M0000DG

550BM466M000DG  550CF20M0000DG  550CC24M5760DG  550CD000178DG   550BD16M3840DG

550AE800M000DG  550CE11M2896DG  550AK196M000DG  550CM20M0000DG  550CC74M2500DG

550CC108M000DG  550CG74M2500DG  550CG62M2080DG  550PG74M2500DG  550AJ000185DG   550DJ000185DG

550PM10M0000DG  550BC200M400DG  550AG400M000DG  550CK22M5792DG       550CK24M5760DG

550AA74M2500DG  550AB74M2500DG  550AD622M080DG  550GC38M7853DG  550CA27M0000DG

550FD120M000DG  550AH100M000DG  550BE148M500DG  550CM49M3800DG

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