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550AF520M000DG

器件型号:550AF520M000DG
器件类别:无源元件   
厂商名称:Silicon Laboratories Inc
标准:
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器件描述

vcxo oscillators single vcxo 6 pin 0.5ps RS jtr (ncnr)

参数

Manufacturer: Silicon Laboratories
Product Category: VCXO Oscillators
RoHS: Yes
Brand: Silicon Labs
Package / Case: 7 mm x 5 mm
Frequency: 520 MHz
Frequency Stability: 50 PPM
Output Format: LVPECL
Supply Voltage: 3.3 V
Termination Style: SMD/SMT
Dimensions: 5 mm W x 7 mm L x 1.65 mm H
Mounting Style: SMD/SMT
Product: VCXO
Unit Weight: 186.030 mg

550AF520M000DG器件文档内容

                                                 Si550

                                                                                          REVISION D

VOLTAGE-CONTROLLED CRYSTAL OSCILLATOR (VCXO)
10 MHZ TO 1.4 GHZ

Features

Available with any frequency from  Internal fixed crystal frequency             Si5602

10 to 945 MHz and select              ensures high reliability and low

frequencies to 1.4 GHz                aging

3rd generation DSPLL with            Available CMOS, LVPECL,

superior jitter performance (0.5 ps) LVDS, and CML outputs
3x better temperature stability than  3.3, 2.5, and 1.8 V supply options
                                       Industry-standard 5 x 7 mm
SAW-based oscillators

Excellent PSRR performance           package and pinout

                                       Pb-free/RoHS-compliant                    Ordering Information:
                                                                                       See page 10.
Applications

SONET/SDH                             Low-jitter clock generation               Pin Assignments:
xDSL                                  Optical modules                               See page 9.
10 GbE LAN/WAN                        Clock and data recovery
                                                                                      (Top View)
Description

The Si550 VCXO utilizes Silicon Laboratories' advanced DSPLL circuitry to          VC 1  6  VDD
provide a low-jitter clock at high frequencies. The Si550 supports any             OE 2
frequency from 10 to 945 MHz and select frequencies to 1417 MHz. Unlike          GND 3    5 CLK
traditional VCXOs, where a different crystal is required for each output
frequency, the Si550 uses one fixed crystal to provide a wide range of output             4 CLK+
frequencies. This IC-based approach allows the crystal resonator to provide
exceptional frequency stability and reliability. In addition, DSPLL clock
synthesis provides superior supply noise rejection, simplifying the task of
generating low-jitter clocks in noisy environments typically found in
communication systems. The Si550 IC-based VCXO is factory-configurable
for a wide variety of user specifications, including frequency, supply voltage,
output format, tuning slope, and temperature stability. Specific configurations
are factory programmed at time of shipment, thereby eliminating the long
lead times associated with custom oscillators.

Functional Block Diagram

                                                       VDD

                 Fixed                 Any-Frequency        CLK+
              Frequency                                     CLK
                                      10 MHz1.4 GHz
                   XO                       DSPLL

                                      Clock Synthesis

Vc                               ADC

                             OE                            GND                                          Si550

Rev. 1.1 4/13                         Copyright 2013 by Silicon Laboratories
Si550

1. Electrical Specifications

Table 1. Recommended Operating Conditions

   Parameter                       Symbol Test Condition    Min         Typ    Max                                   Units
                                                                                                                       V
Supply Voltage1                    VDD    3.3 V option      2.97        3.3    3.63                                    V
                                                                                                                       V
                                          2.5 V option      2.25        2.5    2.75
                                                                                                                      mA
                                          1.8 V option      1.71        1.8    1.89
                                                                                                                      mA
Supply Current                     IDD    Output enabled                                                               V
                                                                                                                       V
                                          LVPECL            --          120    130                                     C

                                           CML              --          108    117

                                           LVDS             --          99     108

                                           CMOS             --          90     98

                                          tristate mode     --          60     75

Output Enable (OE)2                        VIH              0.75 x VDD  --     --

                                           VIL              --          --     0.5

Operating Temperature Range        TA                       40         --     85

Notes:
    1. Selectable parameter specified by part number. See 3. "Ordering Information" on page 10 for further details.
    2. OE pin includes a 17 k resistor to VDD.

Table 2. VC Control Voltage Input

   Parameter                       Symbol Test Condition    Min         Typ    Max Units

Control Voltage Tuning Slope1,2,3  KV     10 to 90% of VDD  --          33     --

                                                            --          45     --

                                                            --          90     --                                    ppm/V
                                                            --          135    --

                                                            --          180    --

                                                            --          356    --

Control Voltage Linearity4         LVC     BSL              5          1     +5                                    %

                                          Incremental       10         5     +10                                   %

Modulation Bandwidth               BW                       9.3         10.0   10.7                                  kHz

VC Input Impedance                 ZVC                      500         --     --                                    k

Nominal Control Voltage            VCNOM   @ fO             --          VDD/2  --                                    V

Control Voltage Tuning Range       VC                       0                  VDD                                   V

Notes:

    1. Positive slope; selectable option by part number. See 3. "Ordering Information" on page 10.

    2. For best jitter and phase noise performance, always choose the smallest KV that meets the application's minimum APR
         requirements. See "AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)" for more information.

    3. KV variation is 10% of typical values.
    4. BSL determined from deviation from best straight line fit with VC ranging from 10 to 90% of VDD. Incremental slope

         determined with VC ranging from 10 to 90% of VDD.

2                                         Rev. 1.1
                                                                                                     Si550

Table 3. CLK Output Frequency Characteristics

       Parameter          Symbol          Test Condition                        Min  Typ         Max Units

Nominal Frequency1,2,3               fO   LVDS/CML/LVPECL                        10  --          945 MHz
                                                   CMOS
                                                                                 10  --          160 MHz
                                          TA = 40 to +85 C
Temperature Stability1,4                                                        20  --          +20

                                                                                50  --          +50 ppm

                                                                            100     --          +100

Absolute Pull Range1,4    APR                                                   12  --          375 ppm

Aging                                     Frequency drift over first year.       --  --          3     ppm

                                          Frequency drift over 15 year life. --      --          10

Power up Time5            tOSC                                                   --  --          10     ms

Notes:
    1. See Section 3. "Ordering Information" on page 10 for further details.
    2. Specified at time of order by part number. Also available in frequencies from 970 to 1134 MHz and 1213 to 1417 MHz.
    3. Nominal output frequency set by VCNOM = VDD/2.
    4. Selectable parameter specified by part number.
    5. Time from power up or tristate mode to fO.

Table 4. CLK Output Levels and Symmetry

          Parameter       Symbol             Test Condition               Min        Typ         Max Units
LVPECL Output Option1        VO                  mid-level            VDD 1.42      --
                            VOD                 swing (diff)                          --         VDD 1.25 V
LVDS Output Option2         VSE                                            1.1        --
                             VO           swing (single-ended)            0.55       1.20        1.9    VPP
                                                 mid-level
                                                                         1.125                   0.95   VPP

                                                                                                 1.275  V

                                     VOD  swing (diff)                      0.5      0.7         0.9    VPP

                                     VO   2.5/3.3 V option mid-level        --       VDD 1.30  --     V
                                                                                                        V
CML Output Option2                        1.8 V option mid-level            --       VDD 0.36  --
CMOS Output Option3
                                     VOD  2.5/3.3 V option swing (diff) 1.10         1.50        1.90   VPP
                                                                                     0.425
                                          1.8 V option swing (diff)         0.35                 0.50   VPP

                                     VOH  IOH = 32 mA                 0.8 x VDD      --          VDD    V

                                     VOL  IOL = 32 mA                       --       --          0.4    V

Rise/Fall time (20/80%)   tR, tF          LVPECL/LVDS/CML                   --       --          350    ps

                                          CMOS with CL = 15 pF              --       1           --     ns

Symmetry (duty cycle)     SYM LVPECL: VDD 1.3 V (diff)

                                          LVDS: 1.25 V (diff)               45       --          55     %

                                          CMOS: VDD/2

Notes:

    1. 50  to VDD 2.0 V.
    2. Rterm = 100  (differential).
    3. CL = 15 pF

                                          Rev. 1.1                                                             3
Si550

Table 5. CLK Output Phase Jitter

              Parameter  Symbol    Test Condition  Min              Typ   Max Units

Phase Jitter (RMS)1,2,3  J Kv = 33 ppm/V                            0.26  --  ps
for FOUT > 500 MHz                                                  0.26
                                      12 kHz to 20 MHz (OC-48) --
                                                                          --
                                      50 kHz to 80 MHz (OC-192) --

                                   Kv = 45 ppm/V

                                   12 kHz to 20 MHz (OC-48) --      0.27  --  ps

                                   50 kHz to 80 MHz (OC-192) --     0.26  --

                                   Kv = 90 ppm/V

                                   12 kHz to 20 MHz (OC-48) --      0.32  --  ps

                                   50 kHz to 80 MHz (OC-192) --     0.26  --

                                   Kv = 135 ppm/V

                                   12 kHz to 20 MHz (OC-48) --      0.40  --  ps

                                   50 kHz to 80 MHz (OC-192) --     0.27  --

                                   Kv = 180 ppm/V

                                   12 kHz to 20 MHz (OC-48) --      0.49  --  ps

                                   50 kHz to 80 MHz (OC-192) --     0.28  --

                                   Kv = 356 ppm/V

                                   12 kHz to 20 MHz (OC-48) --      0.87  --  ps

                                   50 kHz to 80 MHz (OC-192) --     0.33  --

Notes:

    1. Refer to AN255, AN256, and AN266 for further information.

    2. For best jitter and phase noise performance, always choose the smallest KV that meets the application's minimum APR
         requirements. See "AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)" for more information.

    3. See "AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO" for comparison highlighting power supply

         rejection (PSR) advantage of Si55x versus SAW-based solutions.

    4. Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.
    5. Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

         2 MHz for 10 MHz < FOUT <50 MHz.

4                                  Rev. 1.1
                                                                              Si550

Table 5. CLK Output Phase Jitter (Continued)

              Parameter      Symbol  Test Condition  Min                Typ   Max Units

Phase Jitter (RMS)1,2,3,4,5  J Kv = 33 ppm/V                            0.37  --   ps
for FOUT of 125 to 500 MHz                                              0.33
                                          12 kHz to 20 MHz (OC-48) --
                                                                              --
                                          50 kHz to 80 MHz (OC-192) --

                                     Kv = 45 ppm/V                      0.37  0.4  ps
                                         12 kHz to 20 MHz (OC-48) --    0.33
                                         50 kHz to 80 MHz (OC-192) --         --

                                     Kv = 90 ppm/V

                                     12 kHz to 20 MHz (OC-48) --        0.43  --   ps

                                     50 kHz to 80 MHz (OC-192) --       0.34  --

                                     Kv = 135 ppm/V

                                     12 kHz to 20 MHz (OC-48) --        0.50  --   ps

                                     50 kHz to 80 MHz (OC-192) --       0.34  --

                                     Kv = 180 ppm/V

                                     12 kHz to 20 MHz (OC-48) --        0.59  --   ps

                                     50 kHz to 80 MHz (OC-192) --       0.35  --

                                     Kv = 356 ppm/V

                                     12 kHz to 20 MHz (OC-48) --        1.00  --   ps

                                     50 kHz to 80 MHz (OC-192) --       0.39  --

Notes:

    1. Refer to AN255, AN256, and AN266 for further information.

    2. For best jitter and phase noise performance, always choose the smallest KV that meets the application's minimum APR
         requirements. See "AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)" for more information.

    3. See "AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO" for comparison highlighting power supply

         rejection (PSR) advantage of Si55x versus SAW-based solutions.

    4. Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.
    5. Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

         2 MHz for 10 MHz < FOUT <50 MHz.

                                     Rev. 1.1                                          5
Si550

Table 5. CLK Output Phase Jitter (Continued)

              Parameter  Symbol     Test Condition    Min          Typ   Max Units

Phase Jitter (RMS)1,2,5  J Kv = 33 ppm/V                           0.63  --  ps
for FOUT 10 to 160 MHz                                             0.62
CMOS Output Only                      12 kHz to 20 MHz (OC-48) --

                                    50 kHz to 20 MHz  --                 --

                                    Kv = 45 ppm/V

                                    12 kHz to 20 MHz (OC-48) --    0.63  --  ps

                                    50 kHz to 20 MHz  --           0.62  --

                                    Kv = 90 ppm/V

                                    12 kHz to 20 MHz (OC-48) --    0.67  --  ps

                                    50 kHz to 20 MHz  --           0.66  --

                                    Kv = 135 ppm/V

                                    12 kHz to 20 MHz (OC-48) --    0.74  --  ps

                                    50 kHz to 20 MHz  --           0.72  --

                                    Kv = 180 ppm/V

                                    12 kHz to 20 MHz (OC-48) --    0.83  --  ps

                                    50 kHz to 20 MHz  --           0.8   --

                                    Kv = 356 ppm/V

                                    12 kHz to 20 MHz (OC-48) --    1.26  --  ps

                                    50 kHz to 20 MHz  --           1.2   --

Notes:

    1. Refer to AN255, AN256, and AN266 for further information.

    2. For best jitter and phase noise performance, always choose the smallest KV that meets the application's minimum APR
         requirements. See "AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)" for more information.

    3. See "AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO" for comparison highlighting power supply

         rejection (PSR) advantage of Si55x versus SAW-based solutions.

    4. Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.
    5. Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

         2 MHz for 10 MHz < FOUT <50 MHz.

Table 6. CLK Output Period Jitter

   Parameter             Symbol     Test Condition    Min          Typ   Max Units

Period Jitter*           JPER            RMS          --           2     --  ps
                                    Peak-to-Peak
                                                      --           14    --

*Note: Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to AN279 for further information.

6                                   Rev. 1.1
                                                                                                     Si550

Table 7. CLK Output Phase Noise (Typical)

Offset Frequency      74.25 MHz           155.52 MHz            491.52 MHz      622.08 MHz            Units
                                                                                                     dBc/Hz
       100 Hz         90 ppm/V             45 ppm/V              45 ppm/V       135 ppm/V
        1 kHz
       10 kHz          LVPECL               LVPECL                LVPECL          LVPECL
      100 kHz
        1 MHz             87                  86                   75             65
       10 MHz             114                 111                 100             90
      100 MHz            132                 128                  116            109
                         142                 133                  124            121
                         148                 144                  135            134
                         150                 147                  146            146
                           n/a                  n/a                 147            147

Table 8. Environmental Compliance                                           Conditions/Test Method
                                                                           MIL-STD-883, Method 2002
The Si550 meets the following qualification test requirements.             MIL-STD-883, Method 2007
                                                                           MIL-STD-883, Method 203
                                Parameter                                  MIL-STD-883, Method 1014
Mechanical Shock                                                           MIL-STD-883, Method 2036
Mechanical Vibration
Solderability                                                                    J-STD-020, MSL 1
Gross & Fine Leak                                                                J-STD-020, MSL 1
Resistance to Solder Heat
Moisture Sensitivity Level
Contact Pads

Table 9. Thermal Characteristics

(Typical values TA = 25 C, VDD = 3.3 V)

Parameter                                 Symbol Test Condition Min             Typ   Max Unit

Thermal Resistance Junction to Ambient    JA                    Still Air  --   84.6        -- C/W
                                                                Still Air
Thermal Resistance Junction to Case       JC                               --   38.8        -- C/W

Ambient Temperature                       TA                               40  --          85       C

Junction Temperature                      TJ                               --   --          125      C

                                              Rev. 1.1                                                       7
Si550

Table 10. Absolute Maximum Ratings1

                     Parameter                         Symbol  Rating             Units

Maximum Operating Temperature                          TAMAX   85                 C

Supply Voltage, 1.8 V Option                           VDD     0.5 to +1.9       V

Supply Voltage, 2.5/3.3 V Option                       VDD     0.5 to +3.8       V

Input Voltage                                          VI      0.5 to VDD + 0.3  V

Storage Temperature                                    TS      55 to +125        C

ESD Sensitivity (HBM, per JESD22-A114)                 ESD     2500               V

Soldering Temperature (Pb-free profile)2               TPEAK    260                  C
Soldering Temperature Time @ TPEAK (Pb-free profile)2    tP    2040              seconds

Notes:
    1. Stresses beyond those listed in Absolute Maximum Ratings may cause permanent damage to the device. Functional
         operation or specification compliance is not implied at these conditions. Exposure to maximum rating conditions for
         extended periods may affect device reliability.
    2. The device is compliant with JEDEC J-STD-020C. Refer to Si5xx Packaging FAQ available for download from
         www.silabs.com/VCXO for further information, including soldering profiles.

8                                       Rev. 1.1
                                                                              Si550

2. Pin Descriptions

                              (Top View)

                        VC 1              6  VDD
                       OE 2
                     GND 3                5 CLK

                                          4 CLK+

                     Table 11. Si550 Pin Descriptions

Pin  Name            Type                              Function

1    VC              Analog Input Control Voltage

2    OE*             Input    Output Enable (Polarity = High):
                              0 = clock output disabled (outputs tri-stated)
                              1 = clock output enabled
                              Output Enable (Polarity = Low):
                              0 = clock output enabled
                              1 = clock output disabled (outputs tri-stated)

3    GND             Ground   Electrical and Case Ground

4    CLK+            Output   Oscillator Output

5          CLK      Output   Complementary Output
     (N/A for CMOS)           (N/C for CMOS, make no external connection)

6    VDD             Power    Power Supply Voltage

*Note: OE includes 17 k pullup resistor to VDD. See Section 3. "Ordering Information" on page 10 for details on OE polarity
         ordering options.

                              Rev. 1.1                                                                                       9
Si550

3. Ordering Information

The Si550 supports a variety of options including frequency, temperature stability, tuning slope, output format, and
VDD. Specific device configurations are programmed into the Si550 at time of shipment. Configurations are
specified using the Part Number Configuration chart shown below. Silicon Labs provides a web browser-based part
number configuration utility to simplify this process. Refer to www.silabs.com/VCXOPartNumber to access this tool
and for further ordering instructions. The Si550 VCXO series is available in an industry-standard, RoHS compliant,
lead-free, 6-pad, 5 x 7 mm package. Tape and reel packaging is an ordering option.

                  550                  X      X          XXXMXXX                D    G                  R

                    550 VCXO                                                                                   R = Tape & Reel
                  Product Family                                                                               Blank = Trays

                                                                                                        Operating Temp Range (C)

                                                                                                           G         40 to +85 C

                                                                                                        Device Revision Letter

                                                                                      Frequency (e.g. 622M080 is 622.080 MHz)
                                                                    Available frequency range is 10 to 945 MHz, 970 to 1134, and 1213 to
                                                                    1417 MHz. The position of "M" shifts to denote higher or lower
                                                                    frequencies. If the frequency of interest requires greater than 6 digit
                                                                    resolution, a six digit code will be assigned for the specific frequency.

                1st Option Code                                                      2nd Option Code

    VDD Output Format Output Enable Polarity             Temperature Tuning Slope                       Minimum APR

    A 3.3 LVPECL                 High                    Stability              Kv          (ppm) for VDD @

    B 3.3 LVDS                   High            Code ppm (max) ppm/V (typ)        3.3 V              2.5 V        1.8 V

    C 3.3 CMOS                   High            A       100                    180  100                   75        25

    D 3.3 CML                    High            B       100                    90   30                 Note 6 Note 6

    E 2.5 LVPECL                 High            C       50                     180  150                125          75

    F 2.5 LVDS                   High            D       50                     90   80                    30        25

    G 2.5 CMOS                   High            E       20                     45   25                 Note 6 Note 6

    H 2.5 CML                    High            F       50                     135  100                   75        50

    J 1.8 CMOS                   High            G       20                     356  375                300          235

    K 1.8 CML                    High            H       20                     180  185                145          105

    M 3.3 LVPECL                 Low             J       20                     135  130                104          70

    N 3.3 LVDS                   Low             K       100                    356  295                220          155

    P 3.3 CMOS                   Low             M       20                     33   12                 Note 6 Note 6

    Q 3.3 CML                    Low             Notes:

    R 2.5 LVPECL                 Low             1. For best jitter and phase noise performance, always choose the smallest Kv that meets

    S 2.5 LVDS                   Low                the application's minimum APR requirements. Unlike SAW-based solutions which

    T 2.5 CMOS                   Low                require higher higher Kv values to account for their higher temperature dependence,

    U 2.5 CML                    Low                the Si55x series provides lower Kv options to minimize noise coupling and jitter in real-

    V 1.8 CMOS                   Low                world PLL designs. See AN255 and AN266 for more information.

    W 1.8 CML                    Low             2. APR is the ability of a VCXO to track a signal over the product lifetime. A VCXO with an

    Note:                                           APR of 25 ppm is able to lock to a clock with a 25 ppm stability over 15 years over all
    CMOS available to 160 MHz.
                                                    operating conditions.

                                                 3. Nominal Pull range () = 0.5 x VDD x tuning slope.

                                                 4. Nominal Absolute Pull Range (APR) = Pull range stability lifetime aging

                                                                                    = 0.5 x VDD x tuning slope stability 10 ppm

                                                 5. Minimum APR values noted above include worst case values for all parameters.

                                                 6. Combination not available.

    Example Part Number: 550AF622M080DGR is a 5 x 7 mm VCXO in a 6 pad package. The nominal frequency is 622.080 MHz, with a 3.3 V supply,
    LVPECL output, and Output Enable active high polarity. Temperature stability is specified as 50 ppm and the tuning slope is 135 ppm/V. The part
    is specified for a 40 to +85 C ambient temperature range operation and is shipped in tape and reel format.

                                             Figure 1. Part Number Convention

10                                                       Rev. 1.1
                                                                           Si550

4. Package Outline and Suggested Pad Layout

Figure 2 illustrates the package details for the Si550. Table 12 lists the values for the dimensions shown in the
illustration.

     Figure 2. Si550 Outline Diagram

Table 12. Package Diagram Dimensions (mm)

Dimension  Min             Nom        Max

A          1.50            1.65       1.80

b          1.30            1.40       1.50

c          0.50            0.60       0.70

D                5.00 BSC

D1         4.30            4.40       4.50

e                2.54 BSC.

E                7.00 BSC.

E1         6.10            6.20       6.30

H          0.55            0.65       0.75

L          1.17            1.27       1.37

p          1.80            --         2.60

R                0.70 REF

aaa                        0.15

bbb                        0.15

ccc                        0.10

ddd                        0.10

eee                        0.50

                 Rev. 1.1                   11
Si550

5. 6-Pin PCB Land Pattern

Figure 3 illustrates the 6-pin PCB land pattern for the Si550. Table 13 lists the values for the dimensions shown in
the illustration.

               Figure 3. Si550 PCB Land Pattern

       Table 13. PCB Land Pattern Dimensions (mm)

    Dimension  Min                               Max

    D2                   5.08 REF

    e                    2.54 BSC

    E2                   4.15 REF

    GD         0.84                              --

    GE         2.00                              --

    VD                   8.20 REF

    VE                   7.30 REF

    X                    1.70 TYP

    Y                    2.15 REF

    ZD         --                                6.78

    ZE         --                                6.30

    Notes:
        1. Dimensioning and tolerancing per the ANSI Y14.5M-1994 specification.
        2. Land pattern design based on IPC-7351 guidelines.
        3. All dimensions shown are at maximum material condition (MMC).
        4. Controlling dimension is in millimeters (mm).

12             Rev. 1.1
                                        Si550

6. Top Marking

6.1. Si550 Top Marking

6.2. Top Marking Explanation

Line       Position                                                   Description
  1           110      "SiLabs"+ Part Family Number, 550 (First 3 characters in part number)
  2           110      Si550: Option1+Option2+Freq(6007)+Temp
  3
      Trace Code        Pin 1 orientation mark (dot)
          Position 1    Product Revision (D)
          Position 2    Tiny Trace Code (4 alphanumeric characters per assembly release instructions)
                        Year (least significant year digit), to be assigned by assembly site (ex: 2010 = 0)
        Position 36    Calendar Work Week number (153), to be assigned by assembly site
          Position 7    "+" to indicate Pb-Free and RoHS-compliant

        Position 89
         Position 10

                              Rev. 1.1                                                                       13
Si550

DOCUMENT CHANGE LIST

Revision 0.6 to Revision 1.0

Updated Table 4 on page 3.
    Updated 2.5 V/3.3 V and 1.8 V CML output level
        specifications.

Updated Table 5 on page 4.
    Removed the words "Differential Modes:
        LVPECL/LVDS/CML" in the footnote referring to AN256.
    Added footnotes clarifying max offset frequency test
        conditions.
    Added CMOS phase jitter specs.

Updated Table 10 on page 8.
    Separated 1.8 V, 2.5 V/3.3 V supply voltage
        specifications.

Updated and clarified Table 8 on page 7
    Added "Moisture Sensitivity Level" and "Contact Pads"
        rows.

Updated 6. "Top Marking" on page 13 to reflect
    specific marking information (previously, figure was
    generic).

Updated 4. "Package Outline and Suggested Pad
    Layout" on page 11.
    Added cyrstal impedance pin in Figure 2 on page 11 and
        Table 12 on page 11.

Reordered spec tables and back matter to conform
    to data sheet quality conventions.

Revision 1.0 to Revision 1.1

Added Table 9, "Thermal Characteristics," on
    page 7.

14  Rev. 1.1
                                                                   Si550

CONTACT INFORMATION

Silicon Laboratories Inc.

400 West Cesar Chavez
Austin, TX 78701
Tel: 1+(512) 416-8500
Fax: 1+(512) 416-9669
Toll Free: 1+(877) 444-3032

Please visit the Silicon Labs Technical Support web page:
https://www.silabs.com/support/pages/contacttechnicalsupport.aspx
and register to submit a technical support request.

  The information in this document is believed to be accurate in all respects at the time of publication but is subject to change without notice.
  Silicon Laboratories assumes no responsibility for errors and omissions, and disclaims responsibility for any consequences resulting from
  the use of information included herein. Additionally, Silicon Laboratories assumes no responsibility for the functioning of undescribed features
  or parameters. Silicon Laboratories reserves the right to make changes without further notice. Silicon Laboratories makes no warranty, rep-
  resentation or guarantee regarding the suitability of its products for any particular purpose, nor does Silicon Laboratories assume any liability
  arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation conse-
  quential or incidental damages. Silicon Laboratories products are not designed, intended, or authorized for use in applications intended to
  support or sustain life, or for any other application in which the failure of the Silicon Laboratories product could create a situation where per-
  sonal injury or death may occur. Should Buyer purchase or use Silicon Laboratories products for any such unintended or unauthorized ap-
  plication, Buyer shall indemnify and hold Silicon Laboratories harmless against all claims and damages.

Silicon Laboratories, Silicon Labs, and DSPLL are trademarks of Silicon Laboratories Inc.
Other products or brandnames mentioned herein are trademarks or registered trademarks of their respective holders.

Rev. 1.1                                                           15
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