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54HSC

器件型号:54HSC
厂商名称:Dynex
厂商官网:http://www.dynexsemi.com/
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器件描述

Radiation hard 16-Bit ParallelError Detection & Correction

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54HSC器件文档内容

Replaces June 1999 version, DS3595-4.0                                                   54HS54CHS/TC/6T63300

                                                                    Radiation hard 16-Bit ParallelError
                                                                                    Detection & Correction

                                                                                                                      DS3595-5.0 January 2000

    The 54HSC/T630 is a 16-bit parallel Error Detection and         Figure 1: Block Diagram
Correction circuit. It uses a modified Hamming code to
generate a 6-bit check word from each 16-bit data word. The
check word is stored with the data word during a memory write
cycle. During a memory read cycle a 22-bit word is taken from
memory and checked for errors.

    Single bit errors in data words are flagged and corrected.
Single bit errors in check words are flagged but not corrected.
The position of the incorrect bit is pinpointed, in both cases, by
the 6-bit error syndrome code which is output during the error
correction cycle.

      Two bit errors are flagged but not corrected. Any
combination of two bit errors occurring within the 22-bit word
read from memory, (ie two errors in the 16-bit data word, two
bits in the 16-bit check word or one error in each) will be
correctly identified.

    The gross errors of all bits, low or high, will be detected.
    The control signals S1 and S0 select the function to be
performed by the EDAC They control the generation of check
words and the latching and correction of data (see table 1)
When errors are detected, flags are placed on outputs SEF
and DEF (see table 2).

FEATURES

s Radiation Hard:
    Dose Rate Upset Exceeding 3x1010 Rad(Si)/sec
    Total Dose for Functionality Upto 1x106 Rad(Si)

s High SEU Immunity, Latch Up Free

s CMOS-SOS Technology

s All Inputs and Outputs Fully TTL Compatible (54HST630)
    or CMOS Compatible (54HSC630)

s Low Power

s Detects and Corrects Single-Bit Errors

s Detects and Flags Dual-Bit Errors

s High Speed:

    Write Cycle - Generates Checkword In 40ns Typical
    Read Cycle - Flags Errors In 20ns Typical

                                                                                             1/10
54HSC/T630

         Control                                                                             Error Flags
         S1 S0
Cycle                EDAC Function           Data UO Checkword                               SEF          DEF

WRITE    Low   Low   Generates Checkword     Input Data                Output Checkword      Low          Low
READ     Low   High  Read Data BCheckword                              Input Checkword       Low          Low
READ     High  High  Latch & Flag Error      Input Data                Latch Checkword       Enabled      Enabled
READ     High  Low   Correct Data Word &                               Output Syndrome Bits  Enabled      Enabled
                     Generate Syndrome Bits  Latch Data
                                             Output
                                             Corrected
                                             Data

                                    Table 1: Control Functions

         Total Number of Errors              Error Flags                     Data Correction

16-bit Data    6-bit Checkword      SEF                                DEF   Not Applicable
                                                                             Correctlon
      0              0              Low                                Low   Correction
                                    High                               Low   Interrupt
      1              0              High                               Low   Interrupt
                                    High                               High  Interrupt
      0              1              High                               High
                                    High                               High
      1              1

      2              0

      0              2

                                    Table 2: Error Functions

ERROR DETECTION & CORRECTION                                               Any two-bit error will change the sense of an even number
                                                                       of check bits. The two-bit error is not correctable since the
     During a memory write cycle, six check bits (CBO-CB5)             parity tree can only identify singlebit errors. Both error flags are
are generated by eight-input parity generators using the data          set high when any two-bit error is detected.
bits defined in Table 3. During a memory read cycle, the 6-bit
checkword is retrieved along with the actual data.                         Three or more simultaneous bit errors cause the EDAC to
                                                                       transmit that no error, a correctable error, or an uncorrectable
    Error detection is accomplished as the 6-bit checkword and         error has occurred and hence produce erroneous results in all
the 16-bit data word from memory are applied to internal parity        three cases.
generators/checkers. If the parity of all six groupings of data
and check bits are correct, it is assumed that no error has                 Error correction is accomplished by identifying the bad bit
occurred and both error flags will be low. It should be noted          and inverting it. Identification of the erroneous bit is achieved
that the sense of two of the check bits, bits CBO and CB1, is          by comparing the 16-bit word and 6-bit checkword from
inverted to ensure that the gross-error condition of all lows and      memory with the new checkword with one (checkword error)
all highs is detected.                                                 or three (data word error) inverted bits.

     If the parity of one or more of the check groups is incorrect,        As the corrected word is made available on the data word l/
an error has occurred and the proper error flag or flags will be       O port, the checkword l/O port presents a 6-bit syndrome error
set high. Any single error in the 16bit data word will change the      code. This syndrome code can be used to identify the
sense of exactly three bits of the 6-bit checkword. Any single         corrupted bit in memory (see Table 4. overleaf).
error in the 6bit checkword changes the sense of only that one
bit. In either case, the single error flag will be set high while the
dual error flag will remain low.

2/10
                                                                                                              54HSC/T630

                         16-bit Data Word

Checkword

Bit        0 1234 5      6                                        7  8  9  10 11 12 13 14 15

CB0        XX     XX                                                 X  X  X                                  X

CB1        X   XX     X  X                                           X        X                                  X

CB2           XX   XX                                             X     X                                  X        X

CB3        X XX          X                                        X        X  XX

CB4               XX X   X                                        X                                           XX X

CB5                                                                  X  X  X  X X XX X

The six check bits are partly bits derived from the matrix of data bits as indicated by 'X' for each bit.

                      Table 3: Check Word Generation

Syndrome                                                                   Error Location
   Error
   Code                                                                                                                                                                                           No
           DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 DB8 DB9 DB10 DB11 DB12 DB13 DB14 DB15 CB0 CB1 CB2 CB3 CB4 CB5 Error

CB0        L L H L L HHH L L L H H L H H L HHHHHH

CB1        L H L L H L LH L HH L H H L HH L HHHHH

CB2        HL LHL LHLHLH H L H H LHHLHHHH

CB3        L L LHHHL LHHL L L H H HHHHLHHH

CB4        HHH L L L L L HHH H H L L L HHHH L HH

CB5        HHHHHHHH L L L L L L L L HHHHH L H

                      Table 4: Error Syndrome Codes

APPLICATIONS                                                             In most applications, status registers will be used to keep
                                                                     tabs on error flags and error syndrome bits. If repeated
     Although many semiconductor memories have separate              patterns of error flags and syndrome bits occur, the CPU will
input and output pins, it is possible to design the error            be able to recognize these symptoms as a "hard" error. The
detection and correction function using a single EDAC. EDAC          syndrome bits can be used to pinpoint the faulty memory chip,
data and check bit pins function as inputs or outputs                See Figure 3.
dependent upon the state of control signals S0 and S1. It
becomes necessary to use wired AND logic, with fairly                        Figure 2: Error Detection and Correction Using a
complex timing system, to control the EDAC and data bus.                                         Single EDAC Unit
This scheme becomes difficult to implement both in terms of
board layout and timing. System performance is also
adversely affected, See Figure 2.

    Optimised systems can be implemented using two EDAC's
in parallel, One of the units is used strictly as an encoder
during the memory write cycle. Both controls S0 and Sl are
grounded, The encoder chip will generate the 6-bit check word
for memory storage along with the 16-bit data.

    The second of the two EDAC's will be used as a decoder
during the memory read cycle. This decoder chip requires
timing pulses for correct operation. Control S1 is set low and
S0 high as the memory read cycle begins. After the memory
output data is valid, the control S1 input is moved from the low
to a high. This low-to-high transition latches the 22-bit word
from memory into internal registers of this second EDAC and
enables the two error flags. If no error occurs, the CPU can
accept the 16-bit word directly from memory. If a single error
has occurred, the CPU must move the control SO input from
the high to a low to output corrected data and the error
syndrome bits. Any dual error should be an interrupt condition.

                                                                                                                    3/10
54HSC/T630

S1 S0 Function

L     H         Start READ

H H Latch data & flag errors

H     L         Correct data & Output syndrome bits

                            Figure 3: Error Detection and Correction Using Two EDAC Units

DEFINITION OF SUBGROUPS

      Subgroup  Definition

            1   Static characteristics specified in Table 6 at +25C
            2   Static characteristics specified in Table 6 at +125C
            3   Static characteristics specified in Table 6 at -55C
            9   Switching characteristics specified in Table 7 at +25C
           10   Switching characteristics specified in Table 7 at +125C
           11   Switching characteristics specified in Table 7 at -55C

DC CHARACTERISTICS AND RATINGS

Parameter                   Min   Max                Units  Note: Stresses above those listed may cause permanent
Supply Voltage                                         V    damage to the device. This is a stress rating only and
Input Voltage               -0.5  7                    V    functional operation of the device at these conditions, or at
Current Through Any Pin                               mA    any other condition above those indicated in the operations
Operating Temperature       VSS-0.3 VDD+0.3            C   section of this specification, is not implied. Exposure to
Storage Temperature                                    C   absolute maximum rating conditions for extended periods
                            -20   +20                       may affect device reliability.

                            -55   125

                            -65   150

         Table 5: Absolute Maximum Ratings

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                                                                                                                    54HSC/T630

                                                                                      Total dose radiation not
                                                                                      exceeding 3x105 Rad(SI)

Symbol                   Parameter               Conditions                           Min Typ Max Units

VDD        Supply Voltage                                           -                 4.5   5.0  5.5            V
VIH1       TTL Input High Voltage
VIL1       TTL Input Low Voltage                                    -                 2.0   -    -              V
VIH2       CMOS Input High Voltage
VIL2       CMOS Input Low Voltage                                   -                 -     -    0.8            V
VOH1       TTL Output High Voltage
VOL1       TTL Output Low Voltage                                   -                 3.5   -    -              V

VOH2       CMOS Output High Voltage                                 -                 -     -    1.5            V
VOL2       CMOS Output Low Voltage
                                                 IOH = -4mA                           2.4   -    -              V
I1L       Input Low Current
I1H       Input High Current                    IOL = 12mA (CB or DB),               -     -    0.4            V
I2L       IO Low Current
I2H       IO High Current                       IOL = 4mA (SEF or DEF)
IDD       Power Supply Current
                                                 IOH = -4mA                           VDD-0.5 -  -              V

                                                 IOL = 12mA (CB or DB),               -     -    0.5            V

                                                 IOL = 4mA (SEF or DEF)

                                                 VDD = 5.5, VIN = VSS                 -     -    -10            A

                                                 VDD = 5.5, VIN = VDD                 -     -    50             A

                                                 VDD = 5.5, VIN = VSS                 -     -    -50            A

                                                 VDD = 5.5, VIN = VDD                 -     -    50             A

                                                 VDD = Max, S0 & S1 at                -     -    1              mA

                                                 5.5V, All CB & DB pins

                                                 grounded, DEF & SEF

                                                 open

VDD = 5V10%, over full operating temperature range.
Mil-Std-883, method 5005, subgroups 1, 2, 3
Parameters at higher radiation levels available on request.

                                                 Table 6: Electrical Characteristics

AC ELECTRICAL CHARACTERISTICS

Parameter                                        From To
                                                 (Input) (Output) Min. Max. Units Conditions (HST) Conditions (HSC)

tPLH Propogation delay time, low-to-high-level output (Note 4) DB      CB             - 58  ns S0 = 0V, S1 = 0V S0 = 0V, S1 = 0V

tPLH Propogation delay time, low-to-high-level output (Note 4) DB      CB             - 58  ns S0 = 0V, S1 = 0V S0 = 0V, S1 = 0V

tPLH Propogation delay time, low-to-high-level output (Note 5) S1      DEF            - 29  ns   S0 = 3V            S0 = VDD-1V

tPLH Propogation delay time, low-to-high-level output (Note 5) S1      SEF            - 29  ns   S0 = 3V            S0 = VDD-1V

tPZH Output enable time to high level (Note 6)   S0  CB, DB - 40                            ns S1 = 3V (fig. 5) S1 = VDD-1V (fig. 5)

tPZL Output enable time to low level (Note 6)    S0  CB, DB - 45                            ns S1 = 3V (fig. 4) S1 = VDD-1V (fig. 4)

tPHZ Output disable time to high level (Note 7)  S0  CB, DB - 45                            ns S1 = 3V (fig. 5) S1 = VDD-1V (fig. 5)

tPLZ Output disable time to low level (Note 7)   S0  CB, DB - 65                            ns S1 = 3V (fig. 4) S1 = VDD-1V (fig. 4)

tS Set-up time to S1 >                           CB, DB                -              30 -  ns        -             -

tH Hold time after S1 >                          CB, DB                -              15 -  ns        -             -

1. VDD = 5V 10% and CL = 50pF, over full operating temperature and total dose = 300K Rad(Si)
2. Input Pulse VSS to 3.0 Volts.(TTL), VDD -1V (CMOS).
3. Times Measurement Reference Level 1.5 Volts.
4. These parameters describe the time intervals taken to generate the check word during the memory write cycle.
5. These parameters describe the time intervals taken to flag errors during memory read cycle.
6. These parameters describe the time intervals taken to correct and output the data word and to generate and output the syndrome error code during
the memory read cycle.
7. These parameters describe the time intervals taken to disable the CB & DB buses in preparation for a new data word during the memory read cycle.
8. Mil-Std-883, method 5005, subgroups 9, 10, 11
9. Parameters at higher radiation levels available on request.

                                                 Table 7: AC Electrical Characteristics

                                                                                                                                 5/10
54HSC/T630

      Figure 4: Output Load Circuit            Figure 5: Output Load Circuit

            ts                       (Note 6)

                                     (Note 6)                               (Note 7)
                                                                            (Note 7)
                (Note 5)
                (Note 5)

                Figure 6: Read, Flag and Correct, Made Switching Waveforms

6/10
                                                                                                                                        54HSC/T630

PIN ASSIGNMENTS

Figure 7: 28-Lead Ceramic DIL (Solder Seal)                                                            Figure 8: 28-Lead Flatpack (Solder Seal) - Package Style F
                 - Package Style C

PACKAGE OUTLINES                                                   1                              Ref  Min.  Millimetres  Max.    Min.    Inches    Max.
                                                                  28                                     -       Nom.     5.715     -      Nom.     0.225
                                                     D  W                                           A               -      1.53                     0.060
                       14                                                                          A1  0.38         -      0.59  0.015        -     0.023
                       15                                                                           b  0.35         -      0.36  0.014        -     0.014
                                                                                                    c  0.20         -     36.02  0.008        -     1.418
                                                                                                    D               -                         -
                                                                                                    e    -                   -      -         -        -
                                                                                                   e1    -    2.54 Typ.      -      -   0.100 Typ.     -
                                                                                                    H    -   15.24 Typ.    5.38     -   0.600 Typ.  0.212
                                                                                                   Me  4.71               15.90  0.185        -     0.626
                                                                                                    Z    -          -      1.27     -         -     0.050
                                                                                                   W     -          -      1.53     -         -     0.060
                                                                                                         -          -               -         -
                                                                                             XG404                  -

                                                                         Seating Plane                          ME

                                                                                         A1
A

                                                                                             H               C

                                                                                                                e1

e                b                                                    Z                                15

                                                        Figure 9: 28-Lead Ceramic DIL (Solder Seal) - Package Style C

                                                                                                                                                           7/10
54HSC/T630

     Ref     Min.  Millimetres  Max.                              Min.  Inches  Max.
               -       Nom.      2.97                               -    Nom.   0.117
       A                  -      0.48                                           0.019
       b     0.38         -     0.152                            0.015      -   0.006
       c    0.076         -     18.49                            0.003      -   0.728
       D    18.08         -     12.90                            0.712      -   0.508
       E    12.50         -      9.85                            0.492      -   0.388
      E2     9.45         -      1.40                            0.372      -   0.055
       e     1.14         -      9.27                            0.045      -   0.365
       L     8.00         -                                      0.315      -
       Q     0.66         -        -                             0.026      -      -
       S                  -      1.14                                       -   0.045
XG543          -                                                    -       -

                                       E
                                                                                          b

          D                                                                            e
                 S                                                                    A

                                   L                                            Q
                c

                                                             E2

                                                           Pin 1
                                     Figure 10: 28-Lead Ceramic Flatpack (Solder Seal) - Package Style F

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                                                                                                      54HSC/T630

RADIATION TOLERANCE                                          Total Dose (Function to specification)*  3x105 Rad(Si)

Total Dose Radiation Testing                                 Transient Upset (Stored data loss)       5x1010 Rad(Si)/sec

    For product procured to guaranteed total dose radiation  Transient Upset (Survivability)          >1x1012 Rad(Si)/sec
levels, each wafer lot will be approved when all sample
devices from each lot pass the total dose radiation test.    Neutron Hardness (Function to specification) >1x1015 n/cm2

    The sample devices will be subjected to the total dose   Single Event Upset**                     <1x10-10 Errors/bit day
radiation level (Cobalt-60 Source), defined by the ordering
code, and must continue to meet the electrical parameters    Latch Up                                 Not possible
specified in the data sheet. Electrical tests, pre and post
irradiation, will be read and recorded.                      * Other total dose radiation levels available on request
                                                             ** Worst case galactic cosmic ray upset - interplanetary/high altitude orbit
    GEC Plessey Semiconductors can provide radiation
testing compliant with Mil-Std-883 method 1019 Ionizing                Figure 11: Radiation Hardness Parameters
Radiation (total dose) test.

ORDERING INFORMATION

    Unique Circuit Designator            54xHSC/T630xxxxx

        Radiation Tolerance                                                                      QA/QCI Process
`Blank' No tolerance implied                                                                     (See Section 9 Part 4)
R 100 kRads (Si) Guaranteed
Q 300 kRads (Si) Guaranteed                                                                      Test Process
H * 1000 kRads (Si) Guaranteed                                                                   (See Section 9 Part 3)

                              *HSC Only                                                          Assembly Process
                                                                                                 (See Section 9 Part 2)
            Package Type
C Ceramic DIL (Solder Seal)
F Flatpack (Solder Seal)

For details of reliability, QA/QC, test and assembly                                                Reliability Level
options, see `Manufacturing Capability and Quality
Assurance Standards' Section 9.                                                                  L Rel 0
                                                                                                 C Rel 1
                                                                                                 D Rel 2
                                                                                                 E Rel 3/4/5/STACK
                                                                                                 B Class B
                                                                                                 S Class S

                                                                                                                         9/10
54HSC/T630

                                                  http://www.dynexsemi.com
                                        e-mail: power_solutions@dynexsemi.com

HEADQUARTERS OPERATIONS                 CUSTOMER SERVICE CENTRES
DYNEX SEMICONDUCTOR LTD                 France, Benelux, Italy and Spain Tel: +33 (0)1 69 18 90 00. Fax: +33 (0)1 64 46 54 50
Doddington Road, Lincoln.               North America Tel: 011-800-5554-5554. Fax: 011-800-5444-5444
Lincolnshire. LN6 3LF. United Kingdom.  UK, Germany, Scandinavia & Rest Of World Tel: +44 (0)1522 500500. Fax: +44 (0)1522 500020
Tel: 00-44-(0)1522-500500
Fax: 00-44-(0)1522-500550               SALES OFFICES
                                        France, Benelux, Italy and Spain Tel: +33 (0)1 69 18 90 00. Fax: +33 (0)1 64 46 54 50
DYNEX POWER INC.                        Germany Tel: 07351 827723
Unit 7 - 58 Antares Drive,              North America Tel: (613) 723-7035. Fax: (613) 723-1518. Toll Free: 1.888.33.DYNEX (39639) /
Nepean, Ontario, Canada K2E 7W6.        Tel: (831) 440-1988. Fax: (831) 440-1989 / Tel: (949) 733-3005. Fax: (949) 733-2986.
Tel: 613.723.7035                       UK, Germany, Scandinavia & Rest Of World Tel: +44 (0)1522 500500. Fax: +44 (0)1522 500020
Fax: 613.723.1518                       These offices are supported by Representatives and Distributors in many countries world-wide.
Toll Free: 1.888.33.DYNEX (39639)       Dynex Semiconductor 2000 Publication No. DSxxxx-y Issue No. x.x January 2000
                                        TECHNICAL DOCUMENTATION NOT FOR RESALE. PRINTED IN UNITED KINGDOM

Datasheet Annotations:
Dynex Semiconductor annotate datasheets in the top right hard corner of the front page, to indicate product status. The annotations are as follows:-
Target Information: This is the most tentative form of information and represents a very preliminary specification. No actual design work on the product has been started.
Preliminary Information: The product is in design and development. The datasheet represents the product as it is understood but details may change.
Advance Information: The product design is complete and final characterisation for volume production is well in hand.
No Annotation: The product parameters are fixed and the product is available to datasheet specification.

This publication is issued to provide information only which (unless agreed by the Company in writing) may not be used, applied or reproduced for any purpose nor form part of any order or contract nor to be regarded
as a representation relating to the products or services concerned. No warranty or guarantee express or implied is made regarding the capability, performance or suitability of any product or service. The Company
reserves the right to alter without prior notice the specification, design or price of any product or service. Information concerning possible methods of use is provided as a guide only and does not constitute any
guarantee that such methods of use will be satisfactory in a specific piece of equipment. It is the user's responsibility to fully determine the performance and suitability of any equipment using such information and
to ensure that any publication or data used is up to date and has not been superseded. These products are not suitable for use in any medical products whose failure to perform may result in significant injury

                                  or death to the user. All products and materials are sold and services provided subject to the Company's conditions of sale, which are available on request.

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