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545BAB266M525BAG

器件型号:545BAB266M525BAG
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

Standard Clock Oscillators Single Frequency XO

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
Standard Clock Oscillators
产品类型:
Product Type:
Clock Oscillators
频率:
Frequency:
266.525 MHz
频率稳定性:
Frequency Stability:
50 PPM
负载电容:
Load Capacitance:
5 pF
工作电源电压:
Operating Supply Voltage:
1.8 V, 2.5 V, 3.3 V
电源电压-最小:
Supply Voltage - Min:
1.71 V
电源电压-最大:
Supply Voltage - Max:
3.465 V
Output Format:LVDS
端接类型:
Termination Style:
SMD/SMT
封装 / 箱体:
Package / Case:
3.2 mm x 5 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
长度:
Length:
5 mm
宽度:
Width:
3.2 mm
高度:
Height:
1.17 mm
系列:
Series:
Si545
电流额定值:
Current Rating:
83 mA
类型:
Type:
Crystal Oscillator
商标:
Brand:
Silicon Labs
占空比 - 最大:
Duty Cycle - Max:
55 %
子类别:
Subcategory:
Oscillators
商标名:
Tradename:
Ultra Series

545BAB266M525BAG器件文档内容

Ultra Series™ Crystal Oscillator

Si545 Data Sheet

Ultra Low Jitter Any-Frequency XO (80 fs), 0.2 to 1500 MHz

                                                                                                               KEY FEATURES

The Si545 Ultra Series™ oscillator utilizes Silicon Laboratories’ advanced 4th genera-

tion DSPLL® technology to provide an ultra-low jitter, low phase noise clock at any                            •  Available with any frequency from 0.2

output frequency. The device is factory-programmed to any frequency from 0.2 to                                   MHz to 1500 MHz

1500 MHz with <1 ppb resolution and maintains exceptionally low jitter for both inte-                          •  Ultra low jitter: 80 fs Typ RMS

ger and fractional frequencies across its operating range. The Si545 offers excellent                             (12 kHz – 20 MHz)

reliability and frequency stability as well as guaranteed aging performance. On-chip                           •  Excellent PSRR and supply noise

power supply filtering provides industry-leading power supply noise rejection, simplify-                          immunity: –80 dBc Typ

ing the task of generating low jitter clocks in noisy systems that use switched-mode                           •  10 ppm stability option (–40 to 85 °C)

power supplies. Offered in industry-standard 3.2x5 mm and 5x7 mm footprints, the                               •  3.3 V, 2.5 V and 1.8 V VDD supply

Si545 has a dramatically simplified supply chain that enables Silicon Labs to ship cus-                           operation from the same part number

tom frequency samples 1-2 weeks after receipt of order. Unlike a traditional XO,                               •  LVPECL, LVDS, CML, HCSL, CMOS,

where a different crystal is required for each output frequency, the Si545 uses one                               and Dual CMOS output options

simple crystal and a DSPLL IC-based approach to provide the desired output frequen-                            •  3.2×5, 5x7 mm package footprints

cy. This process also guarantees 100% electrical testing of every device. The Si545 is                         •  Samples available with 1-2 week lead

factory-configurable for a wide variety of user specifications, including frequency, out-                         times

put format, and OE pin location/polarity. Specific configurations are factory-program-

med at time of shipment, eliminating the long lead times associated with custom oscil-

lators.                                                                                                        APPLICATIONS

                                               Pin Assignments                                                 •  100G/200G/400G OTN, coherent optics

                                                                                                               •  10G/40G/100G optical ethernet

                                               OE/NC  1              6  VDD                                    •  3G-SDI/12G-SDI/24G-SDI broadcast

                                                                                                                  video

                                                                                                               •  Datacenter

                                               NC/OE  2              5  CLK-                                   •  Test and measurement

                                                                                                               •  Clock and data recovery

                                               GND    3              4  CLK+                                   •  FPGA/ASIC clocking

                                                         (Top View)

Pin #                         Descriptions                                                      Fixed                           Frequency

                                                                                                Frequency                               Flexible          Low

                                                                                                Crystal                                 DSPLL             Noise

1, 2     Selectable via ordering option                                                                                                           DCO     Driver

         OE = Output enable; NC = No connect                                               OSC  Digital           Phase Error           Digital

                                                                                                Phase             Cancellation          Loop

3        GND = Ground                                                                           Detector                                Filter

                                                                                                                         Phase  Error                     Flexible

                                                                                                                                                          Formats,

4        CLK+ = Clock output                                                                                      Fractional                             1.8V – 3.3V

                                                                                                                  Divider                                 Operation

                                                                                      NVM

5        CLK- = Complementary clock output. Not          used  for   CMOS.           Control                   Power Supply Regulation

6        VDD = Power supply                                                                     Output Enable                   Built-in Power Supply

                                                                                                (Pin Control)                           Noise Rejection

silabs.com | Building a more connected world.                                                                                                            Rev. 0.75
                                                                                                                                     Si545 Data Sheet

                                                                                                                                  Ordering Guide

1.   Ordering Guide

The Si545 XO supports a variety of options including frequency, output format, and OE pin location/polarity, as shown in the chart

below. Specific device configurations are programmed into the part at time of shipment, and samples are available in 1-2 weeks. Silicon

Laboratories provides an online part number configuration utility to simplify this process. Refer to www.silabs.com/oscillators to access

this tool and for further ordering instructions.

XO Series        Description                   Temp Stability     Total Stability 2                Package                     Temperature Grade

    545       Single Frequency         A          ± 20 ppm            ± 50 ppm                  A         5x7 mm            G        -40 to 85 °C

                                       B          ± 10 ppm            ± 25 ppm                  B  3.2x5 mm

                         545           A          A  A         -      -  -            -      -  -         -      A          B     G  R

                                   Order                                                                     Device Revision

Signal Format     VDD Range        Option                   OE Pin    OE Polarity

    LVPECL        2.5, 3.3 V           A             A         Pin 1     Active High                                                    Reel

     LVDS         1.8, 2.5, 3.3 V      B             B         Pin 1     Active Low                                            R     Tape and Reel

     CMOS         1.8, 2.5, 3.3 V      C             C         Pin 2     Active High                                            Coil Tape

     CML          1.8, 2.5, 3.3 V      D             D         Pin 2     Active Low             Frequency Code3                Description

     HCSL         1.8, 2.5, 3.3 V      E                                                        Mxxxxxx                        FCLK < 1 MHz

Dual CMOS         1.8, 2.5, 3.3 V         F                                                     xMxxxxx                     1 MHz ≤ FCLK < 10 MHz

(In-Phase)                                                                                      xxMxxxx                     10 MHz ≤ FCLK < 100 MHz

Dual CMOS         1.8, 2.5, 3.3 V      G

(Complementary)                                                                                 xxxMxxx             100 MHz ≤ FCLK < 1000 MHz

     Custom1      1.8, 2.5, 3.3 V      X                                                        xxxxMxx             1000 MHz ≤ FCLK ≤   1500 MHz

                                                                                                xxxxxx              Custom code if FCLK > 6 digits

Notes:

    1. Contact Silicon Labs for non-standard configurations.

    2. Total stability includes temp stability, initial accuracy, load pulling, VDD variation, and 20 year aging at 70 °C.

    3. For example: 156.25 MHz = 156M250; 25 MHz = 25M0000. Create custom part numbers at www.silabs.com/oscillators.

1.1  Technical Support

Frequently Asked Questions (FAQ)                            www.silabs.com/Si545-FAQ

Oscillator Phase Noise Lookup Utility                       www.silabs.com/oscillator-phase-noise-lookup

Quality and Reliability                                     www.silabs.com/quality

Development Kits                                            www.silabs.com/oscillator-tools

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                                                                                                                    Si545 Data Sheet

                                                                                                                Electrical Specifications

2.  Electrical Specifications

                                                    Table 2.1.  Electrical Specifications

VDD = 1.8 V, 2.5 or 3.3 V ± 5%, TA =     –40 to 85  ºC

            Parameter                    Symbol         Test Condition/Comment                 Min         Typ   Max          Unit

Temperature Range                        TA                                                    –40         —     85           ºC

Frequency Range                          FCLK           LVPECL, LVDS, CML                      0.2         —     1500         MHz

                                                                HCSL                           0.2         —     400          MHz

                                                                CMOS, Dual CMOS                0.2         —     250          MHz

Supply Voltage                           VDD                    3.3 V                          3.135       3.3   3.465        V

                                                                2.5 V                          2.375       2.5   2.625        V

                                                                1.8 V                          1.71        1.8   1.89         V

Supply Current                           IDD            LVPECL (output enabled)                —           107   153          mA

                                                        LVDS/CML (output enabled)              —           83    121          mA

                                                        HCSL (output enabled)                  —           86    126          mA

                                                        CMOS (output enabled)                  —           87    127          mA

                                                        Dual CMOS (output enabled)             —           92    141          mA

                                                        Tristate Hi-Z (output disabled)        —           73    112          mA

Temperature Stability                                   Frequency stability Grade A            –20         —     20           ppm

                                                        Frequency stability Grade B            –10         —     10           ppm

Total Stability1                         FSTAB          Frequency stability Grade A            –50         —     50           ppm

                                                        Frequency stability Grade B            –25         —     25           ppm

Rise/Fall Time                           TR/TF          LVPECL/LVDS/CML                        —           —     350          ps

(20% to 80% VPP)                                        CMOS / Dual CMOS, (CL = 5 pF)          —           0.5   1.5          ns

                                                        HCSL, FCLK >50 MHz                     —           —     550          ps

Duty Cycle                               DC                     All formats                    45          —     55           %

Output Enable (OE)2                      VIH                                                   0.7 × VDD   —     —            V

                                         VIL                                                   —           —     0.3 × VDD    V

                                         TD             Output Disable Time, FCLK > 10 MHz     —           —     3            µs

                                         TE             Output Enable Time, FCLK > 10 MHz      —           —     20           µs

Powerup Time                             tOSC           Time from 0.9 × VDD until output fre-  —           —     10           ms

                                                        quency (FCLK) within spec

LVPECL Output Option3                    VOC                    Mid-level                      VDD – 1.42  —     VDD – 1.25   V

                                         VO                     Swing (diff)                   1.1         —     1.9          VPP

LVDS Output Option4                      VOC            Mid-level (2.5 V, 3.3 V VDD)           1.125       1.20  1.275        V

                                                        Mid-level (1.8 V VDD)                  0.8         0.9   1.0          V

                                         VO                     Swing (diff)                   0.5         0.7   0.9          VPP

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                                                                                                                          Si545 Data Sheet

                                                                                                                  Electrical Specifications

           Parameter                  Symbol               Test Condition/Comment              Min           Typ          Max      Unit

HCSL Output Option5                            VOH             Output voltage high             660           750          850      mV

                                               VOL             Output voltage low              –150          0            150      mV

                                               VC              Crossing voltage                250           350          550      mV

CML Output Option                              VO              Swing (diff)                    0.6           0.8          1.0      VPP

(AC-Coupled)

CMOS Output Option                             VOH  IOH = 8/6/4 mA for 3.3/2.5/1.8 V VDD    0.85 × VDD       —            —        V

                                               VOL  IOL = 8/6/4 mA for 3.3/2.5/1.8 V VDD       —             —       0.15 × VDD    V

Notes:

1. Total Stability includes temperature stability, initial accuracy, load pulling, VDD variation, and aging  for 20 yrs at 70 ºC.

2. OE includes a 50 kΩ pull-up to VDD for OE active high. Includes a 50 kΩ pull-down to GND for OE           active low.

3. 50 Ω to VDD – 2.0 V.

4. Rterm = 100 Ω (differential).

5. 50 Ω to GND.

                                               Table 2.2.  Clock Output Phase Jitter and PSRR

VDD = 1.8 V, 2.5 or 3.3 V ± 5%, TA = –40 to 85 ºC

Parameter                                           Symbol     Test Condition/Comment               Min      Typ          Max      Unit

Phase Jitter (RMS, 12kHz - 20MHz)1                         ϕJ          FCLK ≥ 200 MHz                —          80        110      fs

3.2 x 5 mm, All Differential Formats                           100 MHz ≤ FCLK < 200 MHz              —          100       150      fs

                                                                       LVPECL @ 156.25 MHz           —          90        125      fs

Phase Jitter (RMS, 12kHz - 20MHz)1                                     FCLK ≥ 200 MHz                —          80        130      fs

5 x 7 mm, All Differential Formats                             100 MHz ≤ FCLK < 200 MHz              —          100       150      fs

                                                                       LVPECL @ 156.25 MHz           —          90        125      fs

Phase Jitter (RMS, 12kHz - 20MHz)1                         ϕJ  10 MHz ≤ FCLK ≤ 250 MHz               —          200       —        fs

CMOS / Dual CMOS Formats

Spurs Induced by External Power Supply              PSRR               100 kHz sine wave             —          -83       —

Noise, 50 mVpp Ripple. LVDS 156.25 MHz                                 200 kHz sine wave             —          -83       —

Output                                                                                                                             dBc

                                                                       500 kHz sine wave             —          -82       —

                                                                       1 MHz sine wave               —          -85       —

Note:

1. Guaranteed by characterization. Jitter inclusive of any     spurs.

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                                                                                                                       Si545 Data Sheet

                                                                                                           Electrical  Specifications

                       Table                   2.3.  3.2 x 5 mm Clock  Output Phase Noise  (Typical)

Offset Frequency  (f)                          156.25 MHz LVDS         200 MHz LVDS            644.53125 MHz LVDS      Unit

100 Hz                                               –106              –102                           –92

1 kHz                                                –133              –129                           –119

10 kHz                                               –140              –138                           –127

100 kHz                                              –145              –142                           –132             dBc/Hz

1 MHz                                                –152              –150                           –139

10 MHz                                               –160              –160                           –154

20 MHz                                               –161              –161                           –155

Offset Frequency  (f)                          156.25 MHz              200 MHz                        644.53125 MHz    Unit

                                                     LVPECL            LVPECL                         LVPECL

100 Hz                                               –103              –104                           –91

1 kHz                                                –130              –128                           –118

10 kHz                                               –140              –138                           –127

100 kHz                                              –145              –142                           –132             dBc/Hz

1 MHz                                                –152              –150                           –140

10 MHz                                               –162              –162                           –155

20 MHz                                               –163              –163                           –156

Phase jitter measured with Agilent E5052 using a differential-to-single ended converter (balun or buffer). Measurements collected for

>700 commonly used frequencies. Phase noise plots for specific frequencies are available using our free, online Oscillator Phase Noise

Lookup Tool at www.silabs.com/oscillators.

                                               Figure 2.1.  Phase Jitter vs. Output Frequency

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                                                                                                                Si545 Data Sheet

                                                                                                         Electrical Specifications

                                  Table 2.4.   Environmental Compliance and Package Information

                           Parameter                                                  Test Condition

Mechanical Shock                                                                      MIL-STD-883, Method 2002

Mechanical Vibration                                                                  MIL-STD-883, Method 2007

Solderability                                                                         MIL-STD-883, Method 2003

Gross and Fine Leak                                                                   MIL-STD-883, Method 1014

Resistance to Solder Heat                                                             MIL-STD-883, Method 2036

Moisture Sensitivity Level (MSL)                                                                 1

Contact Pads                                                                          Gold over Nickel

Note:

1. For additional product information not listed in the data sheet (e.g. RoHS Certifications, MDDS data, qualification data, REACH

Declarations, ECCN codes, etc.), refer to our "Corporate Request For Information" portal found here: www.silabs.com/support/

quality/Pages/RoHSInformation.aspx.

                                                  Table 2.5.  Thermal Conditions

        Package                                Parameter              Symbol          Test Condition            Value               Unit

                           Thermal Resistance Junction to Ambient     ΘJA             Still Air, 85 °C          80.3                ºC/W

       3.2 × 5 mm          Thermal Resistance Junction to Board       ΘJB             Still Air, 85 °C          50.8                ºC/W

       6-pin CLCC

                                  Max Junction Temperature            TJ              Still Air, 85 °C          125                     ºC

                           Thermal Resistance Junction to Ambient     ΘJA             Still Air, 85 °C          68.4                ºC/W

        5 × 7 mm           Thermal Resistance Junction to Board       ΘJB             Still Air, 85 °C          52.9                ºC/W

       6-pin CLCC

                                  Max Junction Temperature            TJ              Still Air, 85 °C          125                     ºC

                                               Table 2.6.  Absolute Maximum Ratings1

                       Parameter                              Symbol                  Rating                                 Unit

Maximum Operating Temp.                                       TAMAX                   95                                            ºC

Storage Temperature                                           TS                      –55 to 125                                    ºC

Supply Voltage                                                VDD                     –0.5 to 3.8                                   ºC

Input Voltage                                                 VIN                     –0.5 to VDD + 0.3                             V

ESD HBM (JESD22-A114)                                         HBM                     2.0                                           kV

Solder Temperature2                                           TPEAK                   260                                           ºC

Solder Time at TPEAK2                                         TP                      20–40                                         sec

Notes:

1. Stresses beyond those listed in this table may cause permanent damage to the device. Functional operation specification

compliance is not implied at these conditions. Exposure to maximum rating conditions for extended periods may affect device

reliability.

2. The device is compliant with JEDEC J-STD-020.

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                                                                                                          Si545 Data Sheet

                                                                                                          Dual CMOS Buffer

3.  Dual CMOS Buffer

Dual CMOS output format ordering options support either complementary    or  in-phase  signals  for  two  identical frequency outputs. This

feature enables replacement of multiple XOs with a single Si545 device.

    ~                                                                                                     Complementary

                                                                                                          Outputs

    ~                                                                                                     In-Phase

                                                                                                          Outputs

       Figure 3.1.    Integrated 1:2 CMOS Buffer Supports Complementary or In-Phase Outputs

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                                                                                                                           Si545 Data Sheet

                                                                                                   Recommended Output Terminations

4.  Recommended Output Terminations

The output drivers support both AC-coupled and DC-coupled terminations as        shown in figures below.

                                                     VDD                                                              VDD

           VDD (3.3V, 2.5V)                    R1    R1                          VDD (3.3V, 2.5V)               R1    R1

           CLK+              50 Ω                                                CLK+              50 Ω

           CLK-              50 Ω                                                CLK-              50 Ω

    Si54x  Rp    Rp                            R2    R2         LVPECL    Si54x                                 R2    R2   LVPECL

                                                                Receiver                                                   Receiver

           AC-Coupled LVPECL – Thevenin Termination                              DC-Coupled LVPECL – Thevenin Termination

           VDD (3.3V, 2.5V)  50 Ω                                                VDD (3.3V, 2.5V)         50 Ω

           CLK+              VDD   R1               50 Ω                              CLK+               VDD    R1         50 Ω

           CLK-                                VTT                                    CLK-                          VTT

                                   R2               50 Ω                                                        R2         50 Ω

    Si54x  Rp    Rp          50 Ω                               LVPECL    Si54x                           50 Ω                           LVPECL

                                                                Receiver                                                             Receiver

               AC-Coupled LVPECL - 50 Ω w/VTT Bias                               DC-Coupled LVPECL - 50 Ω w/VTT Bias

                                                   Figure 4.1.  LVPECL Output Terminations

                 AC Coupled LVPECL                                                          DC Coupled LVPECL

                 Termination Resistor Values                                                Termination Resistor Values

    VDD          R1                            R2               Rp               VDD                      R1                     R2

    3.3 V        127 Ω             82.5 Ω                 130 Ω                  3.3 V                   127 Ω                   82.5 Ω

    2.5 V        250 Ω             62.5 Ω                 90 Ω                   2.5 V                   250 Ω                   62.5 Ω

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                                                                                                                                     Si545 Data Sheet

                                                                                                     Recommended Output Terminations

               (3.3V, 2.5V, 1.8V)                                                             (3.3V, 2.5V, 1.8V)
               VDD
                                    50 Ω                                                      VDD

               CLK+                                                                           CLK+ 33 Ω                        50 Ω

               CLK-                              100 Ω                                        CLK-  33 Ω                       50 Ω

Si54x                               50 Ω                        LVDS           Si54x                50 Ω          50 Ω                          HCSL

                                                                Receiver                                                                       Receiver

                       DC-Coupled LVDS                                                        Source Terminated HCSL

               (3.3V, 2.5V, 1.8V)                                                             (3.3V, 2.5V, 1.8V)
               VDD
                                    50 Ω                                                      VDD

               CLK+                                                                           CLK+         50 Ω

               CLK-                                      100 Ω                                CLK-         50 Ω

Si54x                               50 Ω                             LVDS      Si54x                                     50 Ω        50 Ω       HCSL

                                                                     Receiver                                                                  Receiver

                       AC-Coupled LVDS                                                        Destination Terminated HCSL

                                                 Figure 4.2.    LVDS and HCSL  Output Terminations

               (3.3V,  2.5V, 1.8V)
               VDD
                                    50 Ω                                                      VDD    (3.3V, 2.5V, 1.8V)

               CLK+                                                                           CLK                        50 Ω

               CLK-                                      100 Ω                                       10 Ω

                                                                                              NC                                     CMOS

Si54x                               50 Ω                              CML              Si54x                                         Receiver

                                                                     Receiver

                       CML Termination without VCM                                            Single CMOS Termination

               (3.3V,  2.5V, 1.8V)
               VDD
                                    50 Ω                                                      VDD    (3.3V, 2.5V, 1.8V)

               CLK+                                      50 Ω                                 CLK+                       50 Ω

               CLK-                              VCM                                          CLK-   10 Ω

                                                         50 Ω                                        10 Ω                50 Ω

Si54x                               50 Ω                              CML              Si54x                                         CMOS

                                                                     Receiver                                                        Receivers

                       CML Termination with VCM                                               Dual CMOS Termination

                                                 Figure  4.3.   CML  and CMOS  Output  Terminations

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                                                                                                                   Package Outline

5.   Package Outline

5.1  Package Outline (5×7 mm)

The figure below illustrates the package details for the 5×7 mm Si545. The table below lists the values  for the dimensions shown in the

illustration.

                                               Figure 5.1.  Si545 (5×7 mm) Outline Diagram

                                               Table 5.1.  Package Diagram Dimensions (mm)

    Dimension  Min             Nom                          Max               Dimension     Min          Nom       Max

        A      1.13            1.28                         1.43              L             1.17         1.27      1.37

     A2        0.50            0.55                         0.60              L1            0.05         0.10      0.15

     A3        0.50            0.55                         0.60              p             1.70         —         1.90

        b      1.30            1.40                         1.50              R                          0.70 REF

        c      0.50            0.60                         0.70              aaa                        0.15

        D                      5.00 BSC                                       bbb                        0.15

     D1        4.30            4.40                         4.50              ccc                        0.08

        e                      2.54 BSC                                       ddd                        0.10

        E                      7.00 BSC                                       eee                        0.05

     E1        6.10            6.20                         6.30

Notes:

     1. All dimensions shown are in millimeters (mm) unless otherwise noted.

     2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.

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                                                                                                                       Package Outline

5.2  Package Outline (3.2×5 mm)

The figure below illustrates the package details for the 3.2×5 mm Si545. The table below lists  the  values  for  the  dimensions shown in

the illustration.

                                               Figure 5.2.  Si545 (3.2×5 mm) Outline Diagram

                                               Table 5.2.   Package Diagram Dimensions (mm)

        Dimension                              Min                            Nom                                      Max

                   A                           1.06                           1.17                                     1.33

                   b                           0.54                           0.64                                     0.74

                   c                           0.35                           0.45                                     0.55

                   D                                                          3.20 BSC

                   D1                          2.55                           2.60                                     2.65

                   e                                                          1.27 BSC

                   E                                                          5.00 BSC

                   E1                          4.35                           4.40                                     4.45

                   H                           0.45                           0.55                                     0.65

                   L                           0.80                           0.90                                     1.00

                   L1                          0.05                           0.10                                     0.15

                   p                           1.36                           1.46                                     1.56

                   R                                                          0.32 REF

                   aaa                                                        0.15

                   bbb                                                        0.15

                   ccc                                                        0.08

                   ddd                                                        0.10

                   eee                                                        0.05

Notes:

     1. All dimensions shown are in millimeters (mm) unless otherwise noted.

     2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.

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                                                                                                                                      PCB Land Pattern

6.   PCB Land Pattern

6.1  PCB Land Pattern (5×7 mm)

The figure below illustrates the 5×7  mm       PCB  land  pattern  for  the  Si545.  The  table  below  lists  the  values  for  the  dimensions shown in

the illustration.

                                               Figure 6.1.  Si545 (5×7 mm) PCB Land Pattern

                                               Table 6.1.   PCB Land Pattern Dimensions (mm)

                       Dimension                                                                                    (mm)

                       C1                                                                                           4.20

                                E                                                                                   2.54

                       X1                                                                                           1.55

                       Y1                                                                                           1.95

Notes:

General

     1. All dimensions shown are in millimeters (mm) unless otherwise noted.

     2. Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

     3. This Land Pattern Design is based on the IPC-7351 guidelines.

     4. All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition (LMC) is calculated based on a

     Fabrication Allowance of 0.05 mm.

Solder Mask Design

     1. All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder mask and the metal pad is to be 60 µm

     minimum, all the way around the pad.

Stencil Design

     1. A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to assure good solder paste release.

     2. The stencil thickness should be 0.125 mm (5 mils).

     3. The ratio of stencil aperture to land pad size should be 1:1.

Card Assembly

     1. A No-Clean, Type-3 solder paste is recommended.

     2. The recommended card reflow profile is per the JEDEC/IPC J-STD-020C specification for Small Body Components.

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                                                                                                                      Si545 Data Sheet

                                                                                                                      PCB Land Pattern

6.2  PCB Land Pattern (3.2×5 mm)

The figure below illustrates the 3.2×5.0 mm PCB land pattern for the Si545. The table below lists the values for the dimensions shown

in the illustration.

                                               Figure 6.2.  Si545 (3.2×5 mm) PCB Land Pattern

                                               Table 6.2.   PCB Land Pattern Dimensions (mm)

                      Dimension                                                                (mm)

                      C1                                                                       2.60

                      E                                                                        1.27

                      X1                                                                       0.80

                      Y1                                                                       1.70

Notes:

General

     1. All dimensions shown are in millimeters (mm) unless otherwise noted.

     2. Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

     3. This Land Pattern Design is based on the IPC-7351 guidelines.

     4. All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition (LMC) is calculated based on a

     Fabrication Allowance of 0.05 mm.

Solder Mask Design

     1. All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder mask and the metal pad is to be 60 µm

     minimum, all the way around the pad.

Stencil Design

     1. A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to assure good solder paste release.

     2. The stencil thickness should be 0.125 mm (5 mils).

     3. The ratio of stencil aperture to land pad size should be 1:1.

Card Assembly

     1. A No-Clean, Type-3 solder paste is recommended.

     2. The recommended card reflow profile is per the JEDEC/IPC J-STD-020C specification for Small Body Components.

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                                                                                                                              Top Marking

7.  Top Marking

The figure below illustrates  the mark specification for the Si545. The table below lists the line information.

                                               Figure 7.1.     Mark Specification

                                               Table 7.1.  Si545 Top Mark Description

    Line                      Position                                             Description

    1                         1–8              "Si545", xxx = Ordering Option 1, Option 2, Option 3 (e.g. Si545AAA)

    2                         1–7              Frequency Code

                                               (e.g. 100M000 or 6-digit custom code as described in the Ordering Guide)

    3                                                                        Trace Code

                              Position 1       Pin 1 orientation mark (dot)

                              Position 2       Product Revision (B)

                              Position 3–5     Tiny Trace Code (3 alphanumeric characters per assembly release instructions)

                              Position 6–7     Year (last two digits of the year), to be assigned by assembly site (ex: 2017 = 17)

                              Position 8–9     Calendar Work Week number (1–53), to be assigned by assembly site

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                                               Si545 Data Sheet

                                               Revision History

8.  Revision History

Revision 0.75

March, 2018

•   Added 25 ppm total stability option.

Revision 0.71

December 11, 2017

•   Added 5x7 package and land pattern.

Revision 0.7

June 27, 2017

•   Initial release.

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545AAA22M5792BAG  545AAA25M0000BAG        545AAB24M5760BAG   545AAA16M9344BAG  545AAA11M2896BAG

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545AAA50M0000BAG  545AAA114M285BAG        545BAA125M000BAGR  545BAA78M1250BAG  545AAA1394M00BAG

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