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530AA1250M00DG

器件型号:530AA1250M00DG
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

Standard Clock Oscillators SINGLE XO 6 PIN 0.3PS RS JTR (NCNR)

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
Standard Clock Oscillators
RoHS:YES
系列:
Series:
Si530
产品:
Product:
Standard Clock Oscillators
频率:
Frequency:
1250 MHz
频率稳定性:
Frequency Stability:
50 PPM
工作电源电压:
Operating Supply Voltage:
3.3 V
端接类型:
Termination Style:
SMD/SMT
封装 / 箱体:
Package / Case:
7 mm x 5 mm
长度:
Length:
7 mm
宽度:
Width:
5 mm
高度:
Height:
1.65 mm
封装:
Packaging:
Tray
商标:
Brand:
Silicon Labs
安装风格:
Mounting Style:
SMD/SMT
工厂包装数量:
Factory Pack Quantity:
1
单位重量:
Unit Weight:
0.006562 oz

530AA1250M00DG器件文档内容

                                                                                           Si530/531

                                                                                                   REVISION D

CRYSTAL                OSCILLATOR                       (XO)          (10      MHZ         TO 1.4 GHZ)

Features

  Available with any-rate output                 Internal fixed crystal frequency             Si5602

   frequencies from 10 MHz to 945 MHz              ensures high reliability and low

   and select frequencies to 1.4 GHz               aging

  3rd generation DSPLL® with superior            Available CMOS, LVPECL,

   jitter performance                              LVDS, and CML outputs

  3x better frequency stability than             3.3, 2.5, and 1.8 V supply options

   SAW-based oscillators                          Industry-standard 5 x 7 mm

                                                   package and pinout

                                                  Pb-free/RoHS-compliant                  Ordering Information:

Applications                                                                                    See page 7.

  SONET/SDH                                      Test and measurement

  Networking                                     Clock and data recovery                 Pin Assignments:

  SD/HD video                                    FPGA/ASIC clock generation                   See page 6.

Description

The Si530/531 XO utilizes Silicon Laboratories’ advanced DSPLL® circuitry                       (Top View)

to provide a low jitter clock at high frequencies. The Si530/531 is available              NC   1           6  VDD

with any-rate output frequency from 10 to 945 MHz and select frequencies to

1400 MHz. Unlike a traditional XO, where a different crystal is required for

each output frequency, the Si530/531 uses one fixed crystal to provide a                   OE   2           5  CLK–

wide range of output frequencies. This IC based approach allows the crystal

resonator to provide exceptional frequency stability and reliability. In addition,         GND  3           4  CLK+

DSPLL clock synthesis provides superior supply noise rejection, simplifying

the task of generating low jitter clocks in noisy environments typically found in          Si530 (LVDS/LVPECL/CML)

communication systems. The Si530/531 IC based XO is factory configurable

for a wide variety of user specifications including frequency, supply voltage,

output format, and temperature stability. Specific configurations are factory              OE   1           6  VDD

programmed     at   time      of  shipment,  thereby  eliminating  long  lead  times

associated with custom oscillators.

Functional Block Diagram                                                                   NC   2           5  NC

                                                                                           GND  3           4  CLK

               VDD                                      CLK–     CLK+

                                                                                                Si530 (CMOS)

                                                                                           OE   1           6  VDD

                                     Any-rate

                    Fixed          10–1400 MHz

                   Frequency         DSPLL®                                                NC   2           5  CLK–

                    XO                 Clock

                                     Synthesis

                                                                                           GND  3           4  CLK+

                                                                                           Si531 (LVDS/LVPECL/CML)

               OE                                                GND

Rev. 1.4 5/13                                Copyright  ©  2013  by Silicon  Laboratories                      Si530/531
Si530/531

1.  Electrical Specifications

Table 1. Recommended Operating Conditions

        Parameter            Symbol                      Test Condition       Min                 Typ               Max      Unit

Supply Voltage1              VDD                         3.3 V option         2.97                  3.3             3.63     V

                                                         2.5 V option         2.25                  2.5             2.75     V

                                                         1.8 V option         1.71                  1.8             1.89     V

Supply Current               IDD                         Output enabled

                                                         LVPECL                        —          111               121

                                                         CML                           —            99              108      mA

                                                         LVDS                          —            90              98

                                                         CMOS                          —            81              88

                                                         Tristate mode                 —            60              75       mA

Output Enable (OE)2                                      VIH                  0.75 x VDD            —               —        V

                                                         VIL                           —            —               0.5      V

Operating Temperature Range    TA                                             –40                   —               85       ºC

Notes:

    1.  Selectable parameter specified by part number. See Section 3. "Ordering Information"      on page   7  for  further  details.

    2.  OE pin includes a 17 k pullup resistor to VDD.

Table 2. CLK± Output Frequency Characteristics

        Parameter            Symbol                      Test Condition                    Min          Typ         Max      Unit

Nominal Frequency1,2           fO                        LVPECL/LVDS/CML                      10         —          945      MHz

                                                         CMOS                                 10         —          160      MHz

Initial Accuracy               fi                  Measured at +25 °C at time of              —     ±1.5            —        ppm

                                                         shipping

Temperature Stability1,3                                                                      –7         —          +7

                                                                                           –20           —          +20      ppm

                                                                                           –50           —          +50

Aging                                              Frequency drift over first year            —          —          ±3       ppm

                               fa                        Frequency drift over 20 year         —          —          ±10      ppm

                                                               life

Notes:

    1.  See Section 3. "Ordering Information" on page 7 for further details.

    2.  Specified at time of order by part number. Also available in frequencies from 970  to 1134  MHz and    1213 to       1417 MHz.

    3.  Selectable parameter specified by part number.

    4.  Time from powerup or tristate mode to fO.

2                                                        Rev. 1.4
                                                                                                            Si530/531

Table 2. CLK± Output Frequency Characteristics                     (Continued)

        Parameter                              Symbol    Test Condition                       Min         Typ   Max         Unit

Total Stability                                         Temp stability = ±7 ppm               —             —   ±20         ppm

                                                        Temp stability = ±20 ppm              —             —   ±31.5       ppm

                                                        Temp stability = ±50 ppm              —             —   ±61.5       ppm

Powerup Time4                                  tOSC                                           —             —   10          ms

Notes:

1.      See Section 3. "Ordering Information" on page 7 for further details.

2.      Specified at time of order by part number. Also available in frequencies from  970    to 1134  MHz and  1213 to  1417 MHz.

3.      Selectable parameter specified by part number.

4.      Time from powerup or tristate mode to fO.

Table 3. CLK± Output          Levels and       Symmetry

        Parameter             Symbol                   Test Condition                  Min             Typ      Max         Unit

LVPECL Output Option1                  VO               mid-level               VDD – 1.42             —        VDD – 1.25  V

                                       VOD              swing (diff)                   1.1             —        1.9         VPP

                                       VSE             swing (single-ended)            0.55            —        0.95        VPP

LVDS Output Option2                    VO               mid-level                      1.125       1.20         1.275       V

                                       VOD              swing (diff)                   0.5             0.7      0.9         VPP

CML Output Option2                             2.5/3.3 V option mid-level              —         VDD – 1.30     —           V

                                       VO            1.8 V option mid-level            —         VDD – 0.36     —           V

                                               2.5/3.3 V option swing (diff)           1.10        1.50         1.90        VPP

                                       VOD           1.8 V option swing (diff)         0.35        0.425        0.50        VPP

CMOS Output Option3                    VOH              IOH = 32 mA             0.8 x VDD              —        VDD         V

                                       VOL              IOL = 32 mA                    —               —        0.4         V

Rise/Fall time (20/80%)                tR, tF          LVPECL/LVDS/CML                 —               —        350         ps

                                                     CMOS with CL = 15 pF              —               1        —           ns

Symmetry (duty cycle)                  SYM     LVPECL:   VDD – 1.3 V

                                               (diff)                                  45              —        55          %

                                               LVDS:     1.25 V (diff)

                                               CMOS:     VDD/2

Notes:

1.      50  to VDD – 2.0 V.

2.      Rterm = 100  (differential).

3.      CL = 15 pF

                                                         Rev. 1.4                                                                   3
Si530/531

Table 4. CLK± Output Phase Jitter

        Parameter             Symbol                        Test Condition          Min        Typ     Max            Unit

Phase Jitter (RMS)1                J            12 kHz to 20 MHz (OC-48)           —          0.25    0.40           ps

for FOUT > 500 MHz                               50 kHz to 80 MHz (OC-192)          —          0.26    0.37           ps

Phase Jitter (RMS)1                J            12 kHz to 20 MHz (OC-48)           —          0.36    0.50           ps

for FOUT of 125 to 500 MHz                       50 kHz to 80 MHz (OC-192)2         —          0.34    0.42           ps

Phase Jitter (RMS)                 J            12 kHz to 20 MHz (OC-48)2          —          0.62    —              ps

for FOUT of 10 to 160 MHz                                   50 kHz to 20 MHz2       —          0.61    —              ps

CMOS Output Only

Notes:

   1.   Refer to AN256 for further information.

   2.   Max offset frequencies: 80 MHz for FOUT  > 250 MHz, 20 MHz for 50 MHz <     FOUT <250  MHz,

        2 MHz for 10 MHz < FOUT <50 MHz.

Table 5. CLK± Output Period Jitter

        Parameter             Symbol                        Test Condition          Min        Typ     Max            Unit

Period Jitter*                JPER                           RMS                    —          2       —              ps

                                                            Peak-to-Peak            —          14      —              ps

*Note:  Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to AN279 for further information.

Table   6. CLK± Output Phase  Noise              (Typical)

        Offset Frequency (f)                     120.00 MHz           156.25 MHz         622.08 MHz                   Unit

                                                 LVDS                 LVPECL                   LVPECL

                100 Hz                           –112                       –105               –97

                1 kHz                            –122                       –122               –107

                10 kHz                           –132                       –128               –116

                100 kHz                          –137                       –135               –121          dBc/Hz

                1 MHz                            –144                       –144               –134

                10 MHz                           –150                       –147               –146

                100 MHz                          n/a                           n/a             –148

4                                                           Rev. 1.4
                                                                                                  Si530/531

Table 7. Environmental Compliance

The Si530/531 meets the following qualification  test    requirements.

                      Parameter                                                     Conditions/Test Method

Mechanical Shock                                                                    MIL-STD-883, Method 2002

Mechanical Vibration                                                                MIL-STD-883, Method 2007

Solderability                                                                       MIL-STD-883, Method 2003

Gross & Fine Leak                                                                   MIL-STD-883, Method 1014

Resistance to Solder Heat                                                           MIL-STD-883, Method 2036

Moisture Sensitivity Level                                                          J-STD-020, MSL1

Contact Pads                                                                        Gold over Nickel

Table 8. Thermal Characteristics

(Typical values TA = 25 ºC, VDD = 3.3 V)

               Parameter                         Symbol       Test Condition        Min        Typ             Max           Unit

Thermal Resistance Junction to Ambient                   JA            Still Air   —          84.6            —             °C/W

Thermal Resistance Junction to Case                      JC            Still Air   —          38.8            —             °C/W

Ambient Temperature                                      TA                         –40          —             85            °C

Junction Temperature                                     TJ                         —            —             125           °C

Table 9. Absolute Maximum Ratings1

                      Parameter                                         Symbol           Rating                     Unit

Maximum Operating Temperature                                           TAMAX            85                         ºC

Supply Voltage, 1.8 V Option                                            VDD         –0.5 to +1.9                    V

Supply Voltage, 2.5/3.3 V Option                                        VDD         –0.5 to +3.8                    V

Input Voltage (any input pin)                                           VI          –0.5 to VDD + 0.3               V

Storage Temperature                                                     TS          –55 to +125                     ºC

ESD Sensitivity (HBM, per JESD22-A114)                                  ESD              2500                       V

Soldering Temperature (Pb-free profile)2                                TPEAK            260                        ºC

Soldering Temperature Time @ TPEAK (Pb-free profile)2                   tP               20–40                 seconds

Notes:

1.      Stresses beyond those listed in Absolute Maximum Ratings may cause permanent damage to the device. Functional

        operation or specification compliance is not implied at these conditions. Exposure to maximum rating conditions for

        extended periods may affect device reliability.

2.      The device is compliant with JEDEC J-STD-020C. Refer to Si5xx Packaging FAQ available for download at

        www.silabs.com/VCXO for further information, including soldering profiles.

                                                              Rev. 1.4                                                             5
Si530/531

2.    Pin Descriptions

                                                        (Top View)

   NC   1            6  VDD           OE             1              6  VDD                OE     1         6  VDD

   OE   2            5  CLK–          NC             2              5  NC                 NC     2         5  CLK–

GND     3            4  CLK+        GND              3              4  CLK     GND               3         4  CLK+

           Si530                                          Si530                                     Si531

       LVDS/LVPECL/CML                                    CMOS                               LVDS/LVPECL/CML

                              Table 10. Pinout for Si530 Series

Pin        Symbol             LVDS/LVPECL/CML Function                                CMOS Function

                                                                                          Output enable

   1   OE (CMOS only)*        No connection                            0    =  clock output disabled (outputs tristated)

                                                                               1 = clock output enabled

           OE                      Output enable

   2    (LVPECL,LVDS,   0 = clock output disabled (outputs tristated)                     No connection

           CML)*              1 = clock output enabled

   3       GND                Electrical and Case Ground                       Electrical and Case Ground

   4       CLK+               Oscillator Output                                       Oscillator Output

   5       CLK–               Complementary Output                                        No connection

   6       VDD                Power Supply Voltage                             Power Supply Voltage

*Note:  OE includes a 17 k pullup resistor to VDD.

                              Table 11. Pinout for Si531 Series

               Pin            Symbol                                LVDS/LVPECL/CML Function

                                                                       Output enable

                  1     OE (LVPECL, LVDS, CML)*           0   = clock output disabled (outputs tristated)

                                                                       1 = clock output enabled

                  2          No connection                             No connection

                  3           GND                                   Electrical and Case Ground

                  4           CLK+                                     Oscillator Output

                  5           CLK–                                     Complementary output

                  6           VDD                                      Power Supply Voltage

           *Note:    OE includes a 17 k pullup resistor  to  VDD.

6                                                         Rev. 1.4
                                                                                                                    Si530/531

3.     Ordering Information

The Si530/531 XO supports a variety of options including frequency, temperature stability, output format, and VDD.

Specific device configurations are programmed into the Si530/531 at time of shipment. Configurations can be

specified using the Part Number Configuration chart below. Silicon Laboratories provides a web browser-based

part number configuration utility to simplify this process. Refer to www.silabs.com/VCXOPartNumber to access this

tool and for further ordering instructions. The Si530 and Si531 XO series are supplied in an industry-standard,

RoHS compliant, 6-pad, 5 x 7 mm package. The Si531 Series supports an alternate OE pinout (pin #1) for the

LVPECL, LVDS, and CML output formats. See Tables 10 and 11 for the pinout differences between the Si530 and

Si531 series.

                    53x              X        X         XXXMXXX                        D     G                R

                                                                                                                    Tape & Reel Packaging

            530 or 531 XO                                                                                           Blank = Trays

            Product Family

                                                                                                              Operating Temp Range (°C)

                                                                                                                 G  -40 to +85°C

                    1st Option Code                                                                           Part Revision Letter

       VDD    Output Format  Output  Enable   Polarity                                 Frequency (e.g., 622M080 is 622.080 MHz)

    A  3.3    LVPECL                    High                            Available frequency range is 10 to 945 MHz, 970 to 1134 MHz, and

    B  3.3    LVDS                      High                            1213 to 1417 MHz. The position of “M” shifts to denote higher or lower

    C  3.3    CMOS                      High                            frequencies. If the frequency of interest requires greater than 6 digit

    D  3.3    CML                       High                            resolution, a six digit code will be assigned for the specific frequency.

    E  2.5    LVPECL                    High

    F  2.5    LVDS                      High

    G  2.5    CMOS                      High                                                 2nd Option Code

    H  2.5    CML                       High

    J  1.8    CMOS                      High

    K  1.8    CML                       High            Code            Temperature Stability (ppm, max, ±)   Total Stablility (ppm, max, ±)

    M  3.3    LVPECL                    Low                          A                 50                           61.5

    N  3.3    LVDS                      Low                          B                 20                           31.5

    P  3.3    CMOS                      Low                          C                    7                         20

    Q  3.3    CML                       Low

    R  2.5    LVPECL                    Low

    S  2.5    LVDS                      Low

    T  2.5    CMOS                      Low

    U  2.5    CML                       Low

    V  1.8    CMOS                      Low

    W  1.8    CML                       Low

    Note:

    CMOS available to 160 MHz.

Example P/N:   530AB622M080DGR is a 5 x 7 XO in a 6 pad package. The frequency is 622.080 MHz, with a 3.3 V supply, LVPECL output,

and Output Enable active high polarity. Temperature stability is specifed as ±20 ppm.  The part is specified for –40 to +85 °C ambient

temperature range operation and is shipped in tape and reel format.

                                              Figure 1. Part Number Convention

                                                                     Rev. 1.4                                                                      7
Si530/531

4.  Outline Diagram and Suggested Pad Layout

Figure 2 illustrates the package details for the Si530/531. Table 12 lists the values for  the  dimensions  shown  in  the

illustration.

                          Figure 2. Si530/531 Outline Diagram

               Table 12. Package Diagram Dimensions (mm)

               Dimension                 Min             Nom   Max

                       A                 1.50            1.65  1.80

                       b                 1.30            1.40  1.50

                       c                 0.50            0.60  0.70

                       D                       5.00 BSC

                       D1                4.30            4.40  4.50

                       e                       2.54 BSC

                       E                       7.00 BSC

                       E1                6.10            6.20  6.30

                       H                 0.55            0.65  0.75

                       L                 1.17            1.27  1.37

                       L1                0.05            0.10  0.15

                       p                 1.80            —     2.60

                       R                       0.70 REF

                   aaa                                   0.15

                   bbb                                   0.15

                   ccc                                   0.10

                   ddd                                   0.10

                   eee                                   0.05

               Notes:

               1.      All dimensions shown are in millimeters (mm) unless

                       otherwise noted.

               2.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

8                                              Rev. 1.4
                                                                                                       Si530/531

5.  Si530/Si531 Mark Specification

Figure 3 illustrates the mark specification for the Si530/Si531. Table 13 lists the line information.

                        Figure 3. Mark Specification

                        Table 13. Si53x Top Mark Description

    Line  Position                                      Description

    1     1–10          “SiLabs"+ Part Family Number, 53x (First 3 characters in part number where x =       0

                        indicates a 530 device and x = 1 indicates a 531 device).

    2     1–10          Si530, Si531: Option1 + Option2 + Freq(7) + Temp

                        Si532, Si533, Si534, Si530/Si531 w/ 8-digit resolution:

                        Option1 + Option2 + ConfigNum(6) + Temp

    3     Trace Code

          Position 1    Pin 1 orientation mark (dot)

          Position 2    Product Revision (D)

          Position 3–6  Tiny Trace Code (4 alphanumeric characters per assembly release instructions)

          Position 7    Year (least significant year digit), to be assigned by assembly site (ex: 2007 = 7)

          Position 8–9  Calendar Work Week number (1–53), to be assigned by assembly site

          Position 10   “+” to indicate Pb-Free and RoHS-compliant

                                              Rev. 1.4                                                            9
Si530/531

6.  6-Pin PCB Land Pattern

Figure 4 illustrates the 6-pin PCB land pattern for the Si530/531. Table 14 lists the values for the dimensions shown

in the illustration.

                                        Figure 4. Si530/531 PCB Land Pattern

                               Table 14. PCB Land Pattern Dimensions (mm)

                                        Dimension                                            (mm)

                                        C1                                                   4.20

                                          E                                                  2.54

                                        X1                                                   1.55

                                        Y1                                                   1.95

                      Notes:

                      General

                      1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

                      2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

                      3.      This Land Pattern Design is based on the IPC-7351 guidelines.

                      4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material

                              Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

                      Solder Mask Design

                      1.      All metal pads are to be non-solder mask defined (NSMD). Clearance between

                              the solder mask and the metal pad is to be 60 µm minimum, all the way around

                              the pad.

                      Stencil Design

                      1.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls

                              should be used to assure good solder paste release.

                      2.      The stencil thickness should be 0.125 mm (5 mils).

                      3.      The ratio of stencil aperture to land pad size should be 1:1.

                      Card Assembly

                      1.      A No-Clean, Type-3 solder paste is recommended.

                      2.      The recommended card reflow profile is per the JEDEC/IPC J-STD-020

                              specification for Small Body Components.

10                                                 Rev. 1.4
Si530/531

DOCUMENT CHANGE LIST                                               Revision 1.1 to Revision 1.2

Revision 0.4 to Revision 0.5                                           Updated 2.5 V/3.3 V and 1.8 V CML output level

                                                                        specifications for Table 3 on page 3.

   Updated Table 1, “Recommended Operating                            Added footnotes clarifying max offset frequency test

    Conditions,” on page 2.                                             conditions for Table 4 on page 4.

    Added maximum supply current specifications.                     Added CMOS phase jitter specs to Table 4 on

    Specified relationship between temperature at startup             page 4.

        and operation temperature.                                     Removed the words "Differential Modes:

   Updated Table 4, “CLK± Output Phase Jitter,” on                     LVPECL/LVDS/CML" in the footnote referring to

    page 4 to include maximum rms jitter generation                     AN256 in Table 4 on page 4.

    specifications and updated typical rms jitter                      Separated 1.8 V, 2.5 V/3.3 V supply voltage

    specifications.                                                     specifications in Table 9 on page 5.

   Added Table 6, “CLK± Output Phase Noise                            Updated and clarified Table 9 on page 5 to include

    (Typical),” on page 4.                                              the "Moisture Sensitivity Level" and "Contact Pads"

   Added Output Enable active polarity as an option in                 rows.

    Figure 1, “Part Number Convention,” on page 7.                     Updated Figure 3 on page 9 and Table 13 on page 9

Revision 0.5 to Revision 1.0                                            to reflect specific marking information. Previously,

   Updated Note 3 in Table 1, “Recommended                             Figure 3 was generic.

    Operating Conditions,” on page 2.                              Revision 1.2 to Revision 1.3

   Updated Figure 1, “Part Number Convention,” on                     Added Table 8, “Thermal Characteristics,” on

    page 7.                                                             page 5.

Revision 1.0 to Revision 1.1                                       Revision 1.3 to Revision 1.4

   Updated Table 1, “Recommended Operating                            Revised Figure 2 and Table 12 on page 8 to reflect

    Conditions,” on page 2.                                             current package outline diagram.

    Device maintains stable operation over –40 to +85 ºC             Revised Figure 4 and Table 14 on page 10 to reflect

        operating temperature range.                                    the recommended PCB land pattern.

    Supply current specifications updated for revision D.

   Updated Table 2, “CLK± Output Frequency

    Characteristics,” on page 2.

    Added specification for ±20 ppm lifetime stability

        (±7 ppm temperature stability) XO.

   Updated Table 3, “CLK± Output Levels and

    Symmetry,” on page 3.

    Updated LVDS differential peak-peak swing

        specifications.

   Updated Table 4, “CLK± Output Phase Jitter,” on

    page 4.

   Updated Table 5, “CLK± Output Period Jitter,” on

    page 4.

    Revised period jitter specifications.

   Updated Table 9, “Absolute Maximum Ratings1,” on

    page 5 to reflect the soldering temperature time at

    260 ºC is 20–40 sec per JEDEC J-STD-020C.

   Updated 3. "Ordering Information" on page 7.

    Changed ordering instructions to revision D.

   Added 5. "Si530/Si531 Mark Specification" on page

    9.

11                                                           Rev.  1.4
ClockBuilder Pro

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530AA64M2000DG  531FA162M000DG  Si5319A-C-GM  Si5319B-C-GM  Si5319C-C-GM  530PA10M2400DG

530AC80M0000DG  530AC46M0800DG  530AC184M320DG   530AA66M6600DG  530AB400M000DG

531BA250M000DG  531BA200M000DG  530CA25M0000DG   Si5316-C-GM  531FC000199DG  530AB51M2000DG

530CC56M2800DG  530NB25M0000DG  530BA80M0000DG   531AC1220M00DG  530AA166M000DG

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530AC90M0000DG  530AB10M0000DG  530AB135M000DG   530AB93M3333DG  530AC10M0000DG

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