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516CKB000710AAGR

器件型号:516CKB000710AAGR
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

VCXO Oscillators VCXO; Diff/SE; Dual Freq; 0.1-250 MHz

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
VCXO Oscillators
频率:
Frequency:
0.1 MHz to 212.5 MHz
频率稳定性:
Frequency Stability:
20 PPM
负载电容:
Load Capacitance:
15 pF
工作电源电压:
Operating Supply Voltage:
3.3 V
电源电压-最小:
Supply Voltage - Min:
2.97 V
电源电压-最大:
Supply Voltage - Max:
3.63 V
Output Format:CMOS
端接类型:
Termination Style:
SMD/SMT
封装 / 箱体:
Package / Case:
5 mm x 7 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
长度:
Length:
7 mm
高度:
Height:
1.65 mm
宽度:
Width:
5 mm
系列:
Series:
Si516
封装:
Packaging:
Box
电流额定值:
Current Rating:
24 mA
商标:
Brand:
Silicon Labs
占空比 - 最大:
Duty Cycle - Max:
52 %
安装风格:
Mounting Style:
SMD/SMT
产品类型:
Product Type:
VCXO Oscillators
子类别:
Subcategory:
Oscillators

516CKB000710AAGR器件文档内容

                                                                                                             Si516

DUAL         FREQUENCY                        VO L TA G E - C O N T R O L L E D

CRYSTAL                OSCILLATOR                        (VCXO)                100           kHZ  TO      250  MHZ

Features

  Supports any frequency from                  Available CMOS, LVPECL,                                     Si5602

   100 kHz to 250 MHz                            LVDS, and HCSL outputs

  Two selectable output frequencies            Optional 1:2 CMOS fanout buffer

  Low-jitter operation                         3.3 and 2.5 V supply options

  Short lead times: <2 weeks                   Industry-standard 5x7, 3.2x5, and           5X7MM, 3.2X5MM    2.5X3.2MM

  AT-cut fundamental mode crystal               2.5x3.2 mm packages

   ensures high reliability/low aging           Pb-free/RoHS-compliant

  High power supply noise rejection            Selectable Kv (60, 90, 120,                      Ordering Information:

  1% control voltage linearity                  150 ppm/V)                                            See page 14.

Applications

  SONET/SDH/OTN                                Broadcast video                                  Pin Assignments:

  PON                                          Telecom                                               See page 12.

  Low Jitter PLLs                              Switches/routers

  xDSL                                         FPGA/ASIC clock generation

Description                                                                                       Vc   1             6  VDD

The Si516 dual frequency VCXO utilizes Silicon Laboratories' advanced PLL                         FS   2             5  NC

technology to provide any frequency from 100 kHz to 250 MHz. Unlike a                             GND  3             4  CLK

traditional  VCXO      where  a    different  crystal  is  required  for  each    output

frequency, the Si516 uses one fixed crystal and Silicon Labs’ proprietary

synthesizer  to  generate     any    frequency   across    this  range.  This  IC-based                CMOS Dual VCXO

approach     allows    the  crystal  resonator   to    provide    enhanced     reliability,

improved mechanical robustness, and excellent stability. In addition, this                        Vc   1             6  VDD

solution     provides  superior    control    voltage  linearity  and     supply  noise

rejection, improving PLL stability and simplifying low jitter PLL design in                       FS   2             5  CLK–

noisy environments. The Si516 is factory-configurable for a wide variety of

user  specifications,  including     frequency,  supply    voltage,      output   format,         GND  3             4  CLK+

tuning slope and stability. Specific configurations are factory-programmed at

time of shipment, eliminating long lead times and non-recurring engineering                  LVPECL/LVDS/HCSL/Dual CMOS

charges associated with custom frequency oscillators.                                                     Dual VCXO

Functional Block Diagram

Rev. 1.1 12/17                                Copyright © 2017 by Silicon Laboratories                                       Si516
Si516

TABLE    OF      CONTENTS

Section                                                                                                                         Page

1. Electrical Specifications  .......................                            ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . .3

2. Solder Reflow and Rework Requirements for 2.5x3.2                             mm    Packages   .  .  .  .  .  .  .  .  .  .  .  .  .  . 11

3. Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 12
   3.1. Dual CMOS Buffer      .......................                            ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 13

4. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . .      ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 14

5. Package Outline Diagram: 5 x 7 mm, 6-pin      ........                        ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 15

6. PCB Land Pattern: 5 x 7 mm, 6-pin . . . . . . . . . . . . . . .               ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 16

7. Package Outline Diagram: 3.2 x 5.0 mm, 6-pin  .....                           ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 17

8. PCB Land Pattern: 3.2 x 5.0 mm, 6-pin . . . . . . . . . . . .                 ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 18

9. Package Outline Diagram: 2.5 x 3.2 mm, 6-pin  .....                           ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 19

10. PCB Land Pattern: 2.5 x 3.2 mm, 6-pin . . . . . . . . . . .                  ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 21

11. Top Marking  ................................                                ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 22
   11.1. Si516 Top Marking    ......................                             ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 22

   11.2. Top Marking Explanation  .................                              ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 22

Document Change List  ..........................                                 ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 23

2                                 Rev. 1.1
                                                                                       Si516

1.  Electrical Specifications

Table 1. Recommended Operating Conditions

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

Parameter                     Symbol         Test Condition     Min         Typ  Max         Unit

Supply Voltage                VDD            3.3 V option       2.97        3.3  3.63        V

                                             2.5 V option       2.25        2.5  2.75        V

Supply Current                IDD            CMOS, 100 kHz,     —           24   29          mA

                                             single-ended

                                             LVDS               —           22   26          mA

                                             (output enabled)

                                             LVPECL             —           42   46          mA

                                             (output enabled)

                                             HCSL               —           44   47          mA

                                             (output enabled)

                                             Tristate           —           —    22          mA

                                             (output disabled)

FS "1" Setting                VIH                               0.80 x VDD  —    —           V

FS "0" Setting                VIL                               —           —    0.20 x VDD  V

FS Internal Pull-Up Resistor  RI                                —           45   —           k

Operating Temperature         TA                                –40         —    85          oC

                                             Rev. 1.1                                              3
Si516

Table 2. Vc Control Voltage Input

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

Parameter                          Symbol         Test Condition      Min                 Typ            Max    Unit

Control Voltage Range                        VC                       0.1 x VDD           VDD/2     0.9 x VDD   V

Control Voltage Tuning Slope                 Kv   Ordering option                    60,  90, 120,  150         ppm/V

(10 to 90% VDD)

Kv Variation                       Kv_var                                        —         —             ±10    %

Control Voltage Linearity                    LVC  BSL                            –5        ±1            +5     %

Modulation Bandwidth                         BW                                  —         10            —      kHz

Vc Input Impedance                           ZVC                                 —         100           —      k

Table 3. Output Clock Frequency Characteristics

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

Parameter                      Symbol             Test Condition                     Min       Typ       Max    Unit

Nominal Frequency              FO                 CMOS, Dual CMOS                    0.1        —        212.5  MHz

                               FO                 LVDS/LVPECL/HCSL                   0.1        —        250    MHz

Temperature Stability          ST                 TA = –40 to +85 oC                 –20        —        +20    ppm

Aging                          A                 Frequency drift over 10-year life   —          —        ±8.5   ppm

Minimum Absolute Pull Range    APR                Ordering option                    ±30,  ±50,±80,      ±100   ppm

Startup Time                   TSU                Minimum VDD until output fre-      —          —        10     ms

                                                  quency (FO) within specification

Disable Time                   TD                 FO > 10 MHz                        —          —        5      µs

                                                  FO < 10 MHz                        —          —        40     µs

Enable Time                    TD                 FO > 10 MHz                        —          —        20     µs

                                                  FO < 10 MHz                        —          —        60     µs

Settling Time after FS Change  tFRQ                                                  —          —        10     ms

4                                                 Rev. 1.1
                                                                                                Si516

Table 4. Output Clock Levels and Symmetry

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

Parameter                   Symbol           Test Condition            Min         Typ    Max         Unit

CMOS Output Logic High      VOH                                        0.85 x VDD  —      —           V

CMOS Output Logic Low       VOL                                        —           —      0.15 x VDD  V

CMOS Output Logic High      IOH              3.3 V                     –8          —      —           mA

Drive                                        2.5 V                     –6          —      —           mA

CMOS Output Logic Low       IOL              3.3 V                     8           —      —           mA

Drive                                        2.5 V                     6           —      —           mA

CMOS Output Rise/Fall Time  TR/TF            0.1 to 125 MHz,           —           0.8    1.2         ns

(20 to 80% VDD)                              CL = 15 pF

                                             0.1 to 212.5 MHz,         —           0.6    0.9         ns

                                             CL = no load

LVPECL/HCSL Output          TR/TF                                      —           —      565         ps

Rise/Fall Time

(20 to 80% VDD)

LVDS Output Rise/Fall Time  TR/TF                                      —           —      800         ps

(20 to 80% VDD)

LVPECL Output Common        VOC              50  to VDD – 2 V,        —           VDD –  —           V

Mode                                         single-ended                          1.4 V

LVPECL Output Swing         VO               50  to VDD – 2 V,        0.55        0.8    0.90        VPPSE

                                             single-ended

LVDS Output Common Mode     VOC              100  line-line,          1.13        1.23   1.33        V

                                             VDD = 3.3/2.5 V

LVDS Output Swing           VO               Single-ended 100         0.25        0.38   0.42        VPPSE

                                             differential termination

HCSL Output Common Mode     VOC              50 to ground            0.35        0.38   0.42        V

HCSL Output Swing           VO               Single-ended              0.58        0.73   0.85        VPPSE

Duty Cycle                  DC                                         48          50     52          %

                                             Rev. 1.1                                                        5
Si516

Table 5. Output Clock Jitter and Phase Noise (LVPECL)

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVPECL

Parameter                   Symbol  Test Condition                    Min  Typ   Max                                       Unit

Period Jitter (RMS)         JPRMS   10 k samples1                     —    —     1.3                                         ps

Period Jitter (PK-PK)       JPPKPK  10 k samples1(brickwall)          —    —                                     11          ps

Phase Jitter (RMS)          φJ      12 kHz to 20 MHz2 (brickwall)     —    0.9   1.3                                         ps

                                    1.875 MHz to 20 MHz2 (brickwall)  —    0.25  0.5                                         ps

Phase Noise, 155.52 MHz     φN      100 Hz offset                     —    –71                                   —   dBc/Hz

                                    1 kHz offset                      —    –94                                   —   dBc/Hz

                                    10 kHz offset                     —    –113                                  —   dBc/Hz

                                    100 kHz offset                    —    –124                                  —   dBc/Hz

                                    1 MHz offset                      —    –136                                  —   dBc/Hz

Additive RMS Jitter Due to  JPSRR   100 kHz sinusoidal noise          —    4.0                                   —           ps

External Power Supply               200 kHz sinusoidal noise          —    3.5                                   —           ps
Noise3

                                    500 kHz sinusoidal noise          —    3.5                                   —           ps

                                    1 MHz sinusoidal noise            —    3.5                                   —           ps

Spurious Performance        SPR     FO = 156.25 MHz,                  —    –75                                   —           dBc

                                    Offset > 10 kHz

Notes:

   1.   Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25,

        212.5, 250 MHz.

   2.   Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5, 250 MHz.

   3.   156.25 MHz. Increase in jitter on output clock due to spurs introduced by sinewave noise added to VDD (100 mVPP).

6                                   Rev. 1.1
                                                                                                                    Si516

Table 6. Output Clock Jitter and Phase Noise (LVDS)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVDS

Parameter                Symbol  Test Condition                               Min  Typ   Max                                 Unit

Period Jitter            JPRMS   10k samples1                                 —    —     2.1                                 ps

(RMS)

Period Jitter  JPPKPK            10k samples1                                 —    —     18                                  ps

(Pk-Pk)

Phase Jitter             φJ      1.875 MHz to 20 MHz integration              —    0.25  0.55                                ps

(RMS)                            bandwidth2 (brickwall)

                                 12 kHz to 20 MHz integration band-           —    0.8   1.1                                 ps
                                 width2 (brickwall)

Phase Noise,             φN      100 Hz                                       —    –72   —                          dBc/Hz

156.25 MHz

                                 1 kHz                                        —    –93   —                          dBc/Hz

                                 10 kHz                                       —    –114  —                          dBc/Hz

                                 100 kHz                                      —    –123  —                          dBc/Hz

                                 1 MHz                                        —    –136  —                          dBc/Hz

Spurious                 SPR     LVPECL output, 156.25 MHz,                   —    –75   —                                   dBc

                                 offset>10 kHz

Notes:

1.      Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25,

        212.5, 250 MHz.

2.      Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 and 250 MHz.

                                        Rev. 1.1                                                                                   7
Si516

Table 7. Output Clock Jitter and Phase Noise (HCSL)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = HCSL

Parameter      Symbol  Test Condition                                         Min  Typ   Max   Unit

Period Jitter  JPRMS   10k samples*                                           —    —     1.2   ps

(RMS)

Period Jitter  JPPKPK  10k samples*                                           —    —     11    ps

(Pk-Pk)

Phase Jitter   φJ      1.875 MHz to 20 MHz integration                        —    0.25  0.30  ps

(RMS)                  bandwidth*(brickwall)

                       12 kHz to 20 MHz integration band-                     —    0.8   1.0   ps
                       width* (brickwall)

Phase Noise,   φN                                   100 Hz                    —    –75   —     dBc/Hz

156.25 MHz

                                                    1 kHz                     —    –98   —     dBc/Hz

                                                    10 kHz                    —    –117  —     dBc/Hz

                                                    100 kHz                   —    –127  —     dBc/Hz

                                                    1 MHz                     —    –136  —     dBc/Hz

Spurious       SPR     LVPECL output, 156.25 MHz,                             —    –75   —     dBc

                       offset>10 kHz

*Note:  Applies to an output frequency of 100 MHz.

8                                                          Rev. 1.1
                                                                                                                     Si516

Table 8. Output Clock Jitter and Phase Noise (CMOS, Dual CMOS)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = CMOS, Dual CMOS

Parameter             Symbol           Test Condition                   Min              Typ                Max      Unit

Phase Jitter          φJ      1.875 MHz to 20 MHz integration           —                0.25               0.35     ps

(RMS)                         bandwidth2 (brickwall)

                              12 kHz to 20 MHz integration band-        —                0.8                1.1      ps
                                       width2 (brickwall)

Phase Noise,          φN                    100 Hz                      —                –71                —        dBc/Hz

156.25 MHz

                                            1 kHz                       —                –93                —        dBc/Hz

                                            10 kHz                      —                –113               —        dBc/Hz

                                       100 kHz                          —                –123               —        dBc/Hz

                                            1 MHz                       —                –136               —        dBc/Hz

Spurious              SPR     LVPECL output, 156.25 MHz,                —                –75                —        dBc

                                       offset > 10 kHz

Notes:

1.      Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52,  156.25,

        212.5 MHz.

2.      Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 MHz.

Table 9. Environmental     Compliance  and  Package        Information

Parameter                                                               Conditions/Test Method

Mechanical Shock                                                        MIL-STD-883, Method 2002

Mechanical Vibration                                                    MIL-STD-883, Method 2007

Solderability                                                           MIL-STD-883, Method 2003

Gross and Fine Leak                                                     MIL-STD-883, Method 1014

Resistance to Solder Heat                                               MIL-STD-883, Method 2036

Contact Pads                                                                 Gold over Nickel

                                                   Rev. 1.1                                                                   9
Si516

Table 10. Thermal Characteristics

                     Parameter                          Symbol                Test Condition       Value                 Unit

CLCC, Thermal Resistance Junction to Ambient                      JA         Still air               110                °C/W

2.5x3.2mm, Thermal Resistance Junction to Ambient                 JA         Still air               164                °C/W

Table 11. Absolute Maximum Ratings1

Parameter                                                         Symbol                      Rating                     Unit

Maximum Operating Temperature                                          TAMAX                  85                         °C

Storage Temperature                                                    TS                –55 to +125                     °C

Supply Voltage                                                         VDD               –0.5 to +3.8                    V

Input Voltage (any input pin)                                          VI     –0.5 to VDD + 0.3                          V

ESD Sensitivity (HBM, per JESD22-A114)                                 HBM                    2                          kV

Soldering Temperature (Pb-free profile)2                               TPEAK                  260                        °C

Soldering Temperature Time at TPEAK (Pb-free profile)2                 TP                     20–40                      sec

Notes:  Stresses beyond those listed in this table may cause permanent damage to the device. Functional operation or

    1.  specification compliance is not implied at these conditions. Exposure to maximum rating conditions for extended

        periods may affect device reliability.

    2.  The device is compliant with JEDEC J-STD-020E.

10                                                      Rev. 1.1
                                                                                                       Si516

2.  Solder Reflow and Rework Requirements for 2.5x3.2 mm Packages

Reflow of Silicon Labs' components should be done in a manner consistent with the IPC/JEDEC J-STD-20E

standard. The temperature of the package is not to exceed the classification Temperature provided in the standard.

The part should not be within -5°C of the classification or peak reflow temperature (TPEAK) for longer than 30
seconds. Key to maintaining the integrity of the component is providing uniform heating and cooling of the part

during  reflow  and  rework.  Uniform  heating  is  achieved  through  having  a  preheat   soak  and  controlling  the

temperature ramps in the process. J-STD-20E provides minimum and maximum temperatures and times for the

preheat/Soak step that need to be followed, even for rework. The entire assembly area should be heated during

rework. Hot air should be flowed from both the bottom of the board and the top of the component. Heating from the

top only will cause un-even heating of component and can lead to part integrity issues. Temperature Ramp-up rate

are not to exceed 3°C/second. Temperature ramp-down rates from peak to final temperature are not to exceed

6°C/second. Time from 25°C to peak temperature is not to exceed 8 min for Pb-free solders.

                                                    Rev. 1.1                                                        11
Si516

3.  Pin Descriptions

                 Vc   1          6  VDD                Vc   1          6  VDD

                 FS   2          5  NC                 FS   2          5  CLK–

            GND       3          4  CLK            GND      3          4  CLK+

                 CMOS Dual VCXO          LVPECL/LVDS/HCSL/Dual CMOS

                                                            Dual VCXO

                         Table 12. Si516 Pin Descriptions (CMOS)

       Pin               Name                              CMOS Function

       1                 VC         Control Voltage Input.

       2                 FS         Frequency Select.

                                    0 = First frequency selected.

                                    1 = Second frequency selected.

       3                 GND        Electrical and Case Ground.

       4                 CLK        Clock Output.

       5                 NC         No connect. Make no external connection    to  this  pin.

       6                 VDD        Power Supply Voltage.

          Table  13.  Si516 Pin  Descriptions (LVPECL/LVDS/HCSL/Dual CMOS)

       Pin               Name            LVPECL/LVDS/HCSL/Dual         CMOS    Function

       1                 VC         Control Voltage Input.

       2                 FS         Frequency Select.

                                    0 = First frequency selected.

                                    1 = Second frequency selected.

       3                 GND        Electrical and Case Ground.

       4                 CLK+       Clock Output.

       5                 CLK–       Complementary Clock Output.

       6                 VDD        Power Supply Voltage.

12                                       Rev. 1.1
                                                                                                  Si516

3.1.  Dual CMOS Buffer

Dual CMOS output format ordering options support either complementary or in-phase  output signals. This feature

enables replacement of multiple VCXOs with a single Si516 device.

      ~                                                                            Complementary

                                                                                   Outputs

      ~                                                                            In-Phase

                                                                                   Outputs

      Figure 1. Integrated 1:2 CMOS Buffer Supports Complementary or               In-Phase Output

                        Rev. 1.1                                                                    13
Si516

4.  Ordering Information

The Si516 supports a variety of options including frequency, minimum absolute pull range (APR), tuning slope,

output  format,     and      VDD.    Specific  device  configurations            are  programmed           into  the  Si516    at     time        of  shipment.

Configurations are specified using the Part Number Configuration chart shown below. Silicon Labs provides a web

browser-based          part  number          configuration    utility  to   simplify        this  process.       To   access       this     tool      refer   to

www.silabs.com/oscillators and click “Customize” in the product table. The Si516 VCXO series is supplied in

industry-standard, RoHS compliant, lead-free, 2.5 x 3.2 mm, 3.2 x 5.0 mm, and 5 x 7 mm packages. Tape and reel

packaging is an ordering option.

                                                                                            6-digit Frequency Designator Code

            Series           Output Format           Package                                Code                        Description

            516              LVPECL, LVDS, HCSL,       6-pin                                               This 6-digit code represents a unique

    Dual Frequency VCXO      CMOS, Dual CMOS                                                               combination of two frequencies. Frequencies

                                                                                            xxxxxx         from 100 kHz to 250 MHz (differential) or 212.5

                                                                                                           MHz (CMOS) are supported.     For more info:

                                                                                                           www.silabs.com/VCXOPartNumber.

    1st Option Code: Output Format                                                                                    A = Revision: A

                                                                                                                      G = Temp Range: -40°C to 85°C

                                                                                                                      R = Tape & Reel; Blank = Trays

        VDD             Output Format

    A       3.3V             LVPECL

    B       3.3V             LVDS                 516             X    X         X          XXXXXX                   X       AGR

    C       3.3V             CMOS                                                                                                           Package

    D       3.3V             HCSL                                                                                                        Dimensions

    E       2.5V             LVPECL                                                      3rd Option Code*

    F       2.5V             LVDS                                                                                                     A  5 x 7 mm

    G       2.5V             CMOS                                                                                                     B  3.2 x 5 mm

                                                  2nd  Option Code: Absolute Pull Range (all ± ppm values)                            C  2.5 x 3.2 mm

    H       2.5V             HCSL

    M       3.3V       Dual CMOS (In-phase)            Temp            FS = 0        Minimum APR      FS = 1          Minimum APR

    N       3.3V  Dual CMOS (Complementary)            Stability       Kv            3.3 V  2.5 V          Kv         3.3 V  2.5 V

    P       2.5V       Dual CMOS (In-phase)       A    20ppm           150ppm/V  100ppm     80ppm     150ppm/V   100ppm      80ppm

    Q       2.5V  Dual CMOS (Complementary)       B    20ppm           150ppm/V  100ppm     80ppm     120ppm/V        80ppm  50ppm

                                                  C    20ppm           150ppm/V  100ppm     80ppm     90ppm/V         50ppm  30ppm

    * 3rd Option Code:                            D    20ppm           150ppm/V  100ppm     80ppm     60ppm/V         30ppm    N/S       N/S = not supported

    Frequency Select Functionality                E    20ppm           120ppm/V      80ppm  50ppm     120ppm/V        80ppm  50ppm

                  FS Functionality                F    20ppm           120ppm/V      80ppm  50ppm     90ppm/V         50ppm  30ppm

                                                  G    20ppm           120ppm/V      80ppm  50ppm     60ppm/V         30ppm    N/S

    A   Frequencies in ascending order            H    20ppm           90ppm/V       50ppm  30ppm     90ppm/V         50ppm  30ppm

        (FS = 0 selects lower frequency)

        Frequencies in descending order           J    20ppm           90ppm/V       50ppm  30ppm     60ppm/V         30ppm    N/S

    B   (FS = 0 selects higher frequency)         K    20ppm           60ppm/V       30ppm  N/S       60ppm/V         30ppm    N/S

                                                Figure 2. Part Number Convention

Example ordering part number: 516AAB000213AAG.

The series prefix, 516, indicates the device is a dual frequency VCXO.

The 1st option code A specifies the output format is LVPECL and powered from a 3.3 V supply. The Absolute Pull

Range code A indicates a temperature stability of ±20 ppm with a tuning slope of ±150 ppm/V. The 3rd option code

B specifies the frequencies are listed in descending order and FS = 0 selects the higher frequency.

The frequency code is 000213. Per this convention, and as indicated by the part number lookup utility at

www.silabs.com/VCXOpartnumber, the two output frequencies are 156.25 MHz and 125                                             MHz. The package code

A   refers  to    the  5 x 7 mm      footprint  with   six    pins.    The     last   A  refers   to  the  product      revision,        G  indicates         the

temperature range (–40 to +85 °C), and R specifies the device ships in tape and reel format.

14                                                                     Rev. 1.1
                                                                                                      Si516

5.  Package Outline Diagram: 5 x 7 mm, 6-pin

Figure 3 illustrates the package details for the Si516. Table 14 lists the values for the dimensions  shown in the

illustration.

                            Figure 3. Si516 Outline Diagram

                           Table 14. Package Diagram Dimensions (mm)

               Dimension    Min               Nom                          Max

                       A    1.50              1.65                         1.80

                       b    1.30              1.40                         1.50

                       c    0.50              0.60                         0.70

                       D                    5.00 BSC

                       D1   4.30              4.40                         4.50

                       e                    2.54 BSC

                       E                    7.00 BSC

                       E1   6.10              6.20                         6.30

                       H    0.55              0.65                         0.75

                       L    1.17              1.27                         1.37

                       L1   0.05              0.10                         0.15

                       p    1.80              —                            2.60

                       R                    0.70 REF

                       aaa                    0.15

                       bbb                    0.15

                       ccc                    0.10

                       ddd                    0.10

                       eee                    0.05

               Notes:

               1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

               2.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

                                  Rev. 1.1                                                            15
Si516

6.  PCB Land Pattern: 5 x 7 mm, 6-pin

Figure 4 illustrates the 5 x 7 mm PCB land pattern for the Si516. Table 15 lists the values for the dimensions shown

in the illustration.

                                        Figure 4. Si516 PCB Land Pattern

                       Table 15. PCB Land Pattern Dimensions (mm)

                      Dimension                                                      (mm)

                       C1                                                            4.20

                       E                                                             2.54

                       X1                                                            1.55

                       Y1                                                            1.95

    Notes:

       General

       1.             All dimensions shown are in millimeters (mm) unless otherwise noted.

       2.             Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

       3.             This Land Pattern Design is based on the IPC-7351 guidelines.

       4.             All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition

                      (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

       Solder Mask Design

       5.             All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder

                      mask and the metal pad is to be 60 µm minimum, all the way around the pad.

       Stencil Design

       6.             A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to

                      assure good solder paste release.

       7.             The stencil thickness should be 0.125 mm (5 mils).

       8.             The ratio of stencil aperture to land pad size should be 1:1.

       Card Assembly

       9.             A No-Clean, Type-3 solder paste is recommended.

       10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small

                      Body Components.

16                                                       Rev. 1.1
                                                                                                              Si516

7.  Package Outline Diagram: 3.2 x 5.0 mm, 6-pin

Figure  illustrates the package details for the 3.2 x 5 mm Si516. Table 16 lists         the values for  the  dimensions shown

in the illustration.

                               Figure 5. Si516 Outline Diagram

                               Table 16. Package Diagram Dimensions                      (mm)

        Dimension              Min             Nom                                               Max

                          A    1.06            1.17                                              1.33

                          b    0.54            0.64                                              0.74

                          c    0.35            0.45                                              0.55

                          D          3.20 BSC

                          D1   2.55            2.60                                              2.65

                          e          1.27 BSC

                          E          5.00 BSC

                          E1   4.35            4.40                                              4.45

                          H    0.45            0.55                                              0.65

                          L    0.80            0.90                                              1.00

                          L1   0.05            0.10                                              0.15

                          p    1.17            1.27                                              1.37

                          R          0.32 REF

                          aaa                  0.15

                          bbb                  0.15

                          ccc                  0.10

                          ddd                  0.10

                          eee                  0.05

        Notes:            All dimensions shown are in millimeters (mm) unless otherwise  noted.

                      1.  Dimensioning and Tolerancing per ANSI Y14.5M-1994.

                      2.

                                     Rev. 1.1                                                                 17
Si516

8.  PCB Land Pattern: 3.2 x 5.0 mm, 6-pin

Figure 6 illustrates the recommended 3.2 x 5 mm PCB land pattern for the Si516. Table 17 lists the         values  for  the

dimensions shown in the illustration.

                                          Figure 6. Si516 PCB Land Pattern

                       Table 17. PCB Land Pattern Dimensions (mm)

                       Dimension                                              (mm)

                                       C1                                     2.60

                                       E                                      1.27

                                       X1                                     0.80

                                       Y1                                     1.70

       Notes:

       General

       1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

       2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

       3.      This Land Pattern Design is based on the IPC-7351 guidelines.

       4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material

               Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

       Solder Mask Design

       5.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the

               solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

       Stencil Design

       6.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

               used to assure good solder paste release.

       7.      The stencil thickness should be 0.125 mm (5 mils).

       8.      The ratio of stencil aperture to land pad size should be 1:1.

       Card Assembly

       9.      A No-Clean, Type-3 solder paste is recommended.

       10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020C specification

               for Small Body Components.

18                                         Rev. 1.1
                                                                                                        Si516

9.  Package Outline Diagram: 2.5 x 3.2 mm, 6-pin

Figure 7 illustrates the package details for the 2.5 x 3.2 mm Si516. Table 18  lists  the  values  for  the dimensions

shown in the illustration.

                            Figure 7. Si516 Outline Diagram

                            Rev. 1.1                                                                    19
Si516

                  Table 18. Package Diagram Dimensions                        (mm)

       Dimension  Min             Nom                                                 Max

               A  —               —                                                   1.1

           A1           0.26 REF

           A2                     0.7 REF

               W  0.65            0.7                                                 0.75

               D        3.20 BSC

               e        1.25 BSC

               E        2.50 BSC

               M        0.30 BSC

               L  0.45            0.5                                                 0.55

           D1                     2.5 BSC

           E1           1.65 BSC

           SE           0.825 BSC

           aaa                    0.1

           bbb                    0.2

           ddd                    0.08

       Notes:  All dimensions shown are in millimeters (mm) unless otherwise  noted.

       1.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

       2.

20                      Rev. 1.1
                                                                                                         Si516

10.  PCB Land Pattern: 2.5 x 3.2 mm, 6-pin

Figure 8 illustrates the 2.5 x 3.2 mm PCB land pattern for the Si516. Table 19 lists the values for the dimensions

shown in the illustration.

                            Figure 8. Si516 Recommended PCB Land Pattern

                            Table 19. PCB Land Pattern Dimensions (mm)

                            Dimension                                       (mm)

                            C1                                              1.9

                            E                                               2.50

                            X1                                              0.70

                            Y1                                              1.05

     Notes:

     General

     3.      All dimensions shown are at Maximum Material Condition (MMC). Least Material

             Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

     4.      This Land Pattern Design is based on the IPC-7351 guidelines.

     Solder Mask Design

     5.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the

             solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

     Stencil Design

     6.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

             used to assure good solder paste release.

     7.      The stencil thickness should be 0.125 mm (5 mils).

     8.      The ratio of stencil aperture to land pad size should be 1:1 for all perimeter pins.

     Card Assembly

     9.      A No-Clean, Type-3 solder paste is recommended.

     10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification

             for Small Body Components.

                                         Rev. 1.1                                                                   21
Si516

11.    Top Marking

Use the part number configuration utility located  at:  www.silabs.com/VCXOPartNumber  to  cross-reference  the

mark code to a specific device configuration.

11.1.  Si516 Top Marking

                          6 C CC CC

                          T TTT TT

                                                   Y Y WW

11.2.  Top Marking  Explanation

Mark Method:              Laser

Line 1 Marking:           6 = Si516                              6CCCCC

                          CCCCC = Mark Code

Line 2 Marking:           TTTTTT = Assembly Manufacturing Code   TTTTTT

Line 3 Marking:           Pin 1 indicator.                       Circle with 0.5 mm diameter;

                                                                 left-justified

                          YY = Year.                             YYWW

                          WW = Work week.

                          Characters correspond to the year and

                          work week of package assembly.

22                                                 Rev. 1.1
                                                                                             Si516

REVISION HISTORY

Revision 1.1

December, 2017

  Added 2.5 x 3.2 mm package.

Revision 1.0

  Updated Table 1 on page 3.

   Updates to supply current typical and maximum values for CMOS, LVDS, LVPECL and  HCSL.

   CMOS frequency test condition corrected to 100 MHz.

   Updates to OE VIH minimum and VIL maximum values.

  Updated Table 3 on page 4.

   Dual CMOS nominal frequency maximum added.

   Disable time maximum values updated.

   Enable time parameter added.

  Updated Table 4 on page 5.

   CMOS output rise / fall time typical and maximum values updated.

   LVPECL/HCSL output rise / fall time maximum value updated.

   LVPECL output swing maximum value updated.

   LVDS output common mode typical and maximum values updated.

   HCSL output swing maximum value updated.

   Duty cycle minimum and maximum values tightened to 48/52%.

  Updated Table 5 on page 6.

   Phase jitter test condition, typical and maximum value updated.

   Phase noise typical values updated.

   Additive RMS jitter due to external power supply noise typical values updated.

  Added Tables 6, 7, 8 for LVDS, HCSL, CMOS and Dual CMOS operations.

  Added note to Figure 2 clarifying CMOS and Dual CMOS maximum frequency.

  Updated Figure  outline diagram to correct pinout.

  Updated “11. Top Marking” section and moved to page 22.

                                                          Rev. 1.1                           23
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