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512KCC000953BAGR

器件型号:512KCC000953BAGR
器件类别:无源元件   
厂商名称:Silicon Laboratories
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器件描述

Standard Clock Oscillators Dual Frequency XO, OE Pin 2

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
Standard Clock Oscillators
产品类型:
Product Type:
Clock Oscillators
频率:
Frequency:
0.1 MHz to 212.5 MHz
频率稳定性:
Frequency Stability:
30 PPM
负载电容:
Load Capacitance:
15 pF
工作电源电压:
Operating Supply Voltage:
1.8 V
电源电压-最小:
Supply Voltage - Min:
1.71 V
电源电压-最大:
Supply Voltage - Max:
1.89 V
Output Format:CMOS
端接类型:
Termination Style:
SMD/SMT
封装 / 箱体:
Package / Case:
5 mm x 3.2 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
长度:
Length:
5 mm
宽度:
Width:
3.2 mm
高度:
Height:
1.17 mm
系列:
Series:
Si512
封装:
Packaging:
Box
电流额定值:
Current Rating:
21 mA
类型:
Type:
Crystal Oscillator
商标:
Brand:
Silicon Labs
占空比 - 最大:
Duty Cycle - Max:
52 %
安装风格:
Mounting Style:
SMD/SMT
子类别:
Subcategory:
Oscillators

512KCC000953BAGR器件文档内容

                                                                                                        Si512/513

DUAL           FREQUENCY                            CRYSTAL                        OSCILLATOR           (XO)

100 kHZ TO 250 MHZ

Features

    Supports any frequency from                          3.3, 2.5, or 1.8 V operation                               Si5602
     100 kHz to 250 MHz
                                                          Differential (LVPECL, LVDS,
     Two selectable output frequencies                     HCSL) or CMOS output options


    Low-jitter operation                                 Optional integrated 1:2 CMOS
                                                           fanout buffer
    2 to 4 week lead times
                                                           Runt suppression on OE and
    Total stability includes 10-year                     power on

     aging                                                 Industry standard 5x7, 3.2x5, and                                     2.5x3.2mm

    Comprehensive production test                        2.5x3.2 mm packages

     coverage includes crystal ESR and
     DLD                                                   Pb-free, RoHS compliant
                                                

    On-chip LDO regulator for power                      –40 to 85 oC operation                       5x7mm and 3.2x5mm

     supply noise filtering

Applications                                                                                            Ordering Information:

                                                                                                               See page 13.

    SONET/SDH/OTN                                 Broadcast video

    Gigabit Ethernet                              Switches/routers                                           Pin Assignments:

    Fibre Channel/SAS/SATA                        Telecom                                                    See page 12.

    PCI Express                                   FPGA/ASIC clock generation

Description

The Si512/513 dual frequency XO utilizes Silicon Laboratories' advanced                                        FS     1       6   VDD

PLL technology to provide any frequency from 100 kHz to 250 MHz. Unlike a                                      OE     2       5   NC

traditional XO where a different crystal is required for each output frequency,                                GND    3       4   CLK

the  Si512/513    uses    one       fixed  crystal  and            Silicon  Labs’  proprietary    any-

frequency synthesizer to generate any frequency across this range. This IC-                                    Si512  CMOS    Dual XO

based approach allows the crystal resonator to provide enhanced reliability,

improved      mechanical     robustness,   and      excellent      stability.      In  addition,  this         OE     1       6   VDD

solution provides superior supply noise rejection, simplifying low jitter clock                                FS     2       5   NC

generation in noisy environments. The Si512/513 is factory-configurable for a                                  GND    3       4   CLK

wide  variety   of  user     specifications,    including          frequency,      supply  voltage,

output format, output enable polarity, and stability. Specific configurations are                              Si513  CMOS    Dual     XO

factory-programmed at time of shipment, eliminating long lead times and

non-recurring     engineering          charges  associated           with   custom       frequency             FS     1       6   VDD

oscillators.

                                                                                                               OE     2       5   CLK–

Functional Block Diagram                                                                                       GND    3       4   CLK+

                                           VDD                                                          Si512  LVDS/LVPECL/HCSL/CMOS

                                                                                                                      Dual XO

              OE                           Power Supply Filtering                                              OE     1       6   VDD

                             Fixed         Any-Frequency                           CLK+                        FS     2       5   CLK–

                          Frequency        0.1 to 250 MHz                          CLK–
                                           DSPLL® Synthesis
                           Oscillator                                                                          GND    3       4   CLK+

                                                                                                        Si513  LVDS/LVPECL/HCSL/CMOS

                                                                                                                         Dual XO

                                           FS                      GND

Rev. 1.1 12/17                                  Copyright © 2017 by Silicon Laboratories                                                   Si512/13
Si512/513

TABLE    OF      CONTENTS

Section                                                                                                                         Page

1. Electrical Specifications  .......................                            ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . .3

2. Solder Reflow and Rework Requirements for 2.5x3.2                             mm    Packages   .  .  .  .  .  .  .  .  .  .  .  .  .  . 10

3. Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 11
   3.1. Dual CMOS Buffer      .......................                            ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 12

4. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . .      ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 13

5. Package Outline Diagram, 5 x 7 mm, 6-pin      ........                        ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 14

6. PCB Land Pattern: 5 x 7 mm, 6-pin . . . . . . . . . . . . . . .               ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 15

7. Package Outline Diagram: 3.2 x 5.0 mm, 6-pin  .....                           ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 16

8. PCB Land Pattern: 3.2 x 5.0 mm . . . . . . . . . . . . . . . . .              ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 17

9. Package Outline Diagram: 2.5 x 3.2 mm, 6-pin  .....                           ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 18

10. PCB Land Pattern: 2.5 x 3.2 mm, 6-pin . . . . . . . . . . .                  ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 20

11. Top Marking  ................................                                ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 21
   11.1. Si512/513 Top Marking . . . . . . . . . . . . . . . . . . .             ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 21

   11.2. Top Marking Explanation  .................                              ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 21

Document Change List  ..........................                                 ....  .........  .  .  .  .  .  .  .  .  .  .  .  .  .  . 22

2                                 Rev. 1.1
                                                                                                        Si512/513

1.  Electrical Specifications

Table 1. Operating Specifications

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

       Parameter        Symbol                     Test Condition              Min            Typ       Max         Units

Supply Voltage          VDD                             3.3 V option           2.97           3.3       3.63        V

                                                        2.5 V option           2.25           2.5       2.75        V

                                                        1.8 V option           1.71           1.8       1.89        V

Supply Current          IDD                        CMOS, 100 MHz,              —              21        26          mA

                                                   single-ended

                                                        LVDS                   —              19        23          mA

                                                   (output enabled)

                                                        LVPECL                 —              39        43          mA

                                                   (output enabled)

                                                        HCSL                   —              41        44          mA

                                                   (output enabled)

                                                        Tristate               —              —         18          mA

                                                   (output disabled)

FS, OE "1" Setting      VIH                             See Note               0.80 x VDD     —         —           V

FS, OE "0" Setting      VIL                             See Note               —              —         0.20 x VDD  V

FS, OE Internal Pull-   RI                                                     —              45        —           k

Up/Pull-Down Resistor*

Operating Temperature   TA                                                     –40            —         85          oC

Note:  Active high and active low polarity OE options available. Active  high  uses internal  pull-up.  Active low uses internal pull-

       down. See ordering information on page 12.

                                                        Rev. 1.1                                                                        3
Si512/513

Table 2. Output Clock Frequency Characteristics

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

        Parameter       Symbol  Test Condition                         Min                        Typ           Max         Units

Nominal Frequency       FO      CMOS, Dual CMOS                        0.1                        —             212.5       MHz

                        FO      LVDS/LVPECL/HCSL                       0.1                        —             250         MHz

Total Stability*                Frequency Stability Grade C            –30                                      +30         ppm

                                Frequency Stability Grade B            –50                                      +50         ppm

                                Frequency Stability Grade A            –100                                     +100        ppm

Temperature Stability           Frequency Stability Grade C            –20                                      +20         ppm

                                Frequency Stability Grade B            –25                                      +25         ppm

                                Frequency Stability Grade A            –50                                      +50         ppm

Startup Time            TSU     Minimum VDD to output                  —                          —             10          ms

                                frequency (FO) within specification

Disable Time            TD      FO 10 MHz                            —                          —             5           µs

                                FO < 10 MHz                            —                          —             40          µs

Enable Time             TE      FO 10 MHz                            —                          —             20          µs

                                FO < 10 MHz                            —                          —             60          µs

Settling Time after FS  tFRQ                                           —                          —             10          ms

Change

*Note:  Total stability includes initial accuracy, operating temperature, supply voltage change,  load change,  shock  and
        vibration (not under operation), and 10 years aging at 40 °C.

4                                                       Rev. 1.1
                                                                                     Si512/513

Table 3. Output Clock Levels and Symmetry

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

      Parameter        Symbol  Test Condition                     Min         Typ    Max         Units

CMOS Output Logic      VOH                                        0.85 x VDD  —      —           V

High

CMOS Output Logic      VOL                                        —           —      0.15 x VDD  V

Low

CMOS Output Logic      IOH                              3.3 V     –8          —      —           mA

High Drive                                              2.5 V     –6          —      —           mA

                                                        1.8 V     –4          —      —           mA

CMOS Output Logic      IOL                              3.3 V     8           —      —           mA

Low Drive                                               2.5 V     6           —      —           mA

                                                        1.8 V     4           —      —           mA

CMOS Output Rise/Fall  TR/TF   0.1 to 125 MHz,                    —           0.8    1.2         ns

Time                           CL = 15 pF

(20 to 80% VDD)                0.1 to 212.5 MHz,                  —           0.6    0.9         ns

                               CL = no load

LVPECL/HCSL Output     TR/TF                                      —           —      565         ps

Rise/Fall Time

(20 to 80% VDD)

LVDS Output Rise/Fall  TR/TF                                      —           —      800         ps

Time

(20 to 80% VDD)

LVPECL Output          VOC     50  to VDD – 2 V,                 —           VDD –  —           V

Common Mode                    single-ended                                   1.4 V

LVPECL Output Swing    VO      50  to VDD – 2 V,                 0.55        0.8    0.90        VPPSE

                               single-ended

LVDS Output Common     VOC     100  line-line, VDD = 3.3/2.5 V   1.13        1.23   1.33        V

Mode                           100  line-line, VDD = 1.8 V       0.83        0.92   1.00        V

LVDS Output Swing      VO      Single-ended, 100  differential   0.25        0.35   0.45        VPPSE

                               termination

HCSL Output Common     VOC     50 to ground                     0.35        0.38   0.42        V

Mode

HCSL Output Swing      VO      Single-ended                       0.58        0.73   0.85        VPPSE

Duty Cycle             DC      All Output Formats                 48          50     52          %

                                                        Rev. 1.1                                        5
Si512/513

Table 4. Output Clock Jitter and Phase Noise (LVPECL)

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVPECL

   Parameter             Symbol  Test Condition                      Min  Typ                          Max             Units

   Period Jitter         JPRMS   10k samples1                        —                              —  1.3                   ps

       (RMS)

   Period Jitter   JPPKPK        10k samples1                        —                              —  11                    ps

       (Pk-Pk)

   Phase Jitter          φJ      1.875 MHz to 20 MHz integration     —    0.31                         0.5                   ps
                                 bandwidth2 (brickwall)
       (RMS)

                                 12 kHz to 20 MHz integration band-  —    0.8                          1.0                   ps
                                 width (brickwall)2

   Phase Noise,          φN      100 Hz                              —    –86                          —               dBc/Hz

   156.25 MHz                    1 kHz                               —    –109                         —               dBc/Hz

                                 10 kHz                              —    –116                         —               dBc/Hz

                                 100 kHz                             —    –123                         —               dBc/Hz

                                 1 MHz                               —    –136                         —               dBc/Hz

   Additive RMS          JPSR    10 kHz sinusoidal noise             —    3.0                          —                     ps

   Jitter Due to                 100 kHz sinusoidal noise            —    3.5                          —                     ps

   External Power
   Supply Noise3
                                 500 kHz sinusoidal noise            —    3.5                          —                     ps

                                 1 MHz sinusoidal noise              —    3.5                          —                     ps

   Spurious              SPR     LVPECL output, 156.25 MHz,          —    –75                          —                     dBc

                                 offset > 10 kHz

Notes:  Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25,

   1.   212.5, 250 MHz.

   2.   Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 and 250 MHz.

   3.   156.25 MHz. Increase in jitter on output clock due to sinewave noise added to VDD (2.5/3.3     V = 100 mVPP).

6                                       Rev. 1.1
                                                                                         Si512/513

Table 5. Output Clock Jitter and Phase Noise (LVDS)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVDS

Parameter                Symbol  Test Condition                               Min  Typ   Max                                 Unit

Period Jitter            JPRMS   10k samples1                                 —    —     2.1                                 ps

(RMS)

Period Jitter  JPPKPK            10k samples1                                 —    —     18                                  ps

(Pk-Pk)

Phase Jitter             φJ      1.875 MHz to 20 MHz integration              —    0.25  0.55                                ps

(RMS)                            bandwidth2 (brickwall)

                                 12 kHz to 20 MHz integration band-           —    0.8   1.0                                 ps
                                 width2 (brickwall)

Phase Noise,             φN      100 Hz                                       —    –86   —                          dBc/Hz

156.25 MHz

                                 1 kHz                                        —    –109  —                          dBc/Hz

                                 10 kHz                                       —    –116  —                          dBc/Hz

                                 100 kHz                                      —    –123  —                          dBc/Hz

                                 1 MHz                                        —    –136  —                          dBc/Hz

Spurious                 SPR     LVPECL output, 156.25 MHz,                   —    –75   —                                   dBc

                                 offset>10 kHz

Notes:  Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25,

1.      212.5, 250 MHz.

2.      Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 and 250 MHz.

                                 Rev. 1.1                                                                                          7
Si512/513

Table 6. Output Clock Jitter and Phase Noise (HCSL)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = HCSL

   Parameter            Symbol  Test Condition                                Min        Typ                Max      Unit

Period Jitter           JPRMS   10k samples*                                  —          —                  1.2      ps

(RMS)

Period Jitter           JPPKPK  10k samples*                                  —          —                  11       ps

(Pk-Pk)

Phase Jitter            φJ      1.875 MHz to 20 MHz integration               —          0.25               0.30     ps
                                bandwidth*(brickwall)
(RMS)

                                12 kHz to 20 MHz integration band-            —          0.8                1.0      ps
                                width* (brickwall)

Phase Noise,            φN                            100 Hz                  —          –90                —        dBc/Hz

156.25 MHz                                            1 kHz                   —          –112               —        dBc/Hz

                                                      10 kHz                  —          –120               —        dBc/Hz

                                                      100 kHz                 —          –127               —        dBc/Hz

                                                      1 MHz                   —          –140               —        dBc/Hz

Spurious                SPR     LVPECL output, 156.25 MHz,                    —          –75                —        dBc

                                offset>10 kHz

*Note:  Applies to  an  output frequency of 100 MHz.

Table 7. Output Clock Jitter and Phase Noise (CMOS, Dual CMOS)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = CMOS, Dual CMOS

   Parameter            Symbol  Test Condition                                Min        Typ                Max      Unit

Phase Jitter            φJ      1.875 MHz to 20 MHz integration               —          0.25               0.35     ps
                                bandwidth2 (brickwall)
(RMS)

                                12 kHz to 20 MHz integration band-            —          0.8                1.0      ps
                                width2 (brickwall)

Phase Noise,            φN                            100 Hz                  —          –86                —        dBc/Hz

156.25 MHz                                            1 kHz                   —          –108               —        dBc/Hz

                                                      10 kHz                  —          –115               —        dBc/Hz

                                                      100 kHz                 —          –123               —        dBc/Hz

                                                      1 MHz                   —          –136               —        dBc/Hz

Spurious                SPR     LVPECL output, 156.25 MHz,                    —          –75                —        dBc

                                offset>10 kHz

Notes:  Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52,  156.25,

   1.   212.5 MHz.

   2.   Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 MHz.

8                                                            Rev. 1.1
                                                                                                   Si512/513

Table 8. Environmental Compliance               and  Package  Information

                      Parameter                                               Conditions/Test Method

Mechanical Shock                                                              MIL-STD-883, Method 2002

Mechanical Vibration                                                          MIL-STD-883, Method 2007

Solderability                                                                 MIL-STD-883, Method 2003

Gross and Fine Leak                                                           MIL-STD-883, Method 1014

Resistance to Solder Heat                                                     MIL-STD-883, Method 2036

Contact Pads                                                                  Gold over Nickel

Table 9. Thermal Characteristics

                      Parameter                               Symbol          Test Condition       Value                 Unit

CLCC, Thermal Resistance Junction to Ambient                      JA         Still air               110                °C/W

2.5x3.2mm, Thermal Resistance Junction to Ambient                 JA         Still air               164                °C/W

Table 10. Absolute Maximum Ratings1

                      Parameter                                   Symbol                      Rating                     Units

Maximum Operating Temperature                                          TAMAX                  85                         oC

Storage Temperature                                                    TS                –55 to +125                     oC

Supply Voltage                                                         VDD               –0.5 to +3.8                    V

Input Voltage (any input pin)                                          VI     –0.5 to VDD + 0.3                          V

ESD Sensitivity (HBM, per JESD22-A114)                                 HBM                    2                          kV

Soldering Temperature (Pb-free profile)2                               TPEAK                  260                        oC

Soldering Temperature Time at TPEAK (Pb-free profile)2                 TP                     20–40                      sec

Notes:

1.      Stresses beyond those listed in this table may cause permanent damage to the device. Functional operation or

        specification compliance is not implied at these conditions. Exposure to maximum rating conditions for extended

        periods may affect device reliability.

2.      The device is compliant with JEDEC J-STD-020E.

                                                        Rev. 1.1                                                                9
Si512/513

2.  Solder Reflow and Rework Requirements for 2.5x3.2 mm Packages

Reflow of Silicon Labs' components should be done in a manner consistent with the IPC/JEDEC J-STD-20E

standard. The temperature of the package is not to exceed the classification Temperature provided in the standard.

The part should not be within -5°C of the classification or peak reflow temperature (TPEAK) for longer than 30
seconds. Key to maintaining the integrity of the component is providing uniform heating and cooling of the part

during  reflow  and  rework.  Uniform  heating  is  achieved  through  having  a  preheat   soak  and  controlling  the

temperature ramps in the process. J-STD-20E provides minimum and maximum temperatures and times for the

preheat/Soak step that need to be followed, even for rework. The entire assembly area should be heated during

rework. Hot air should be flowed from both the bottom of the board and the top of the component. Heating from the

top only will cause un-even heating of component and can lead to part integrity issues. Temperature Ramp-up rate

are not to exceed 3°C/second. Temperature ramp-down rates from peak to final temperature are not to exceed

6°C/second. Time from 25°C to peak temperature is not to exceed 8 min for Pb-free solders.

10                                                  Rev. 1.1
                                                                                                     Si512/513

3.  Pin Descriptions

        FS   1         6  VDD  OE         1       6  VDD            FS   1       6  VDD   OE         1       6  VDD

        OE   2         5  NC   FS         2       5  NC             OE   2       5  CLK–  FS         2       5  CLK–

        GND  3         4  CLK  GND        3       4  CLK            GND  3       4  CLK+  GND        3       4  CLK+

             Si512  CMOS             Si513   CMOS                Si512 LVDS/LVPECL/       Si513 LVDS/LVPECL/

                                                                 HCSL/ Dual CMOS*         HCSL/Dual CMOS*

*Note:  Supports integrated    1:2 CMOS buffer. See section 2.1 “3.1. Dual CMOS Buffer” and section 3 “4. Ordering Information”.

                               Table 11.     Si512 Pin Descriptions (CMOS, OE Pin 2)

                    Pin        Name                                      CMOS Function

                    1          FS                 Frequency Selected.

                                                  0 = First frequency selected.

                                                  1 = Second frequency selected.

                    2          OE                 Output Enable. Internal pull-up for OE active high. Pull-

                                                  down for OE active low. See ordering information.

                    3          GND                Electrical and Case Ground.

                    4          CLK                Clock Output.

                    5          NC                 No connect. Make no external connection to this pin.

                    6          VDD                Power Supply Voltage.

                               Table 12.     Si513 Pin Descriptions (CMOS, OE Pin 1)

                    Pin        Name                                      CMOS Function

                    1          OE                 Output Enable. Internal pull-up for OE active high. Pull-

                                                  down for OE active low. See ordering information.

                    2          FS                 Frequency Selected.

                                                  0 = First frequency selected.

                                                  1 = Second frequency selected.

                    3          GND                Electrical and Case Ground.

                    4          CLK                Clock Output.

                    5          NC                 No connect. Make no external connection to this pin.

                    6          VDD                Power Supply Voltage.

                               Table         13.  Si512 Pin Descriptions (OE Pin 2)

                    Pin        Name                       LVPECL/LVDS/HCSL/Dual CMOS Function

                    1          FS                 Frequency Selected.

                                                  0 = First frequency selected.

                                                  1 = Second frequency selected.

                    2          OE                 Output Enable. Internal pull-up for OE active high. Pull-

                                                  down for OE active low. See ordering information.

                    3          GND                Electrical and Case Ground.

                    4          CLK+               Clock Output.

                    5          CLK–               Complementary Clock Output.

                    6          VDD                Power Supply Voltage.

                                                          Rev. 1.1                                                                11
Si512/513

                        Table  14.  Si513 Pin Descriptions (OE Pin 1)

      Pin               Name        LVPECL/LVDS/HCSL/Dual CMOS Function

      1                 OE          Output Enable. Internal pull-up for OE active high. Pull-

                                    down for OE active low. See ordering information.

      2                 FS          Frequency Selected.

                                    0 = First frequency selected.

                                    1 = Second frequency selected.

      3                 GND         Electrical and Case Ground.

      4                 CLK+        Clock Output.

      5                 CLK–        Complementary Clock Output.

      6                 VDD         Power Supply Voltage.

3.1.  Dual CMOS Buffer

Dual CMOS output format ordering options support either complementary or in-phase output signals.  This  feature

enables replacement of multiple XOs with a single Si512/13 device.

           ~                                                           Complementary

                                                                       Outputs

           ~                                                           In-Phase

                                                                       Outputs

      Figure 1. Integrated 1:2 CMOS Buffer Supports Complementary or In-Phase Outputs

12                                  Rev. 1.1
                                                                                                                                 Si512/513

4.  Ordering Information

The Si512/513 supports a wide variety of options including frequency, stability, output format, and VDD. Specific
device configurations are programmed into the Si512/513 at time of shipment. Configurations can be specified

using  the     Part   Number      Configuration      chart           below.     Silicon   Labs     provides     a  web      browser-based              part      number

configuration        utility  to  simplify     this  process.        To  access    this      tool    refer  to  www.silabs.com/oscillators                   and  click

“Customize” in the product table. The Si512/513 XO series is supplied in industry-standard, RoHS compliant, lead-

free, 2.5 x 3.2 mm, 3.2 x 5.0 mm, and 5 x 7 mm packages. Tape and reel packaging is an ordering option.

       Series            Output Format               OE Pin          Package

          512                 CMOS                   OE on pin 2         6-pin                                  A = Revision: A

          513                 CMOS                   OE on pin 1         6-pin                                  G = Temp Range: -40°C to 85°C

                                                                                                                R = Tape & Reel; Blank = Trays.

          512        LVPECL, LVDS, HCSL, Dual CMOS   OE on pin 2         6-pin

          513        LVPECL, LVDS, HCSL, Dual CMOS   OE on pin 1         6-pin

       1st Option Code:

       Output Format

               VDD            Output Format             51X              X      X  X              XXXXXX                    X  AGR

       A       3.3V               LVPECL

       B       3.3V               LVDS

       C       3.3V               CMOS

       D       3.3V               HCSL                                          3rd Option Code:

                                                                                FS Function and Output  Enable

       E       2.5V               LVPECL                                        FS Functionality            OE Polarity          Package Option

       F       2.5V               LVDS                            A                                         OE Active High

       G       2.5V               CMOS                               Frequencies in ascending order                                      Dimensions

                                                                  C  (FS = 0 selects lower frequency)       OE Active Low             A          5 x 7 mm

       H       2.5V               HCSL                            B                                         OE Active High

       J       1.8V               LVDS                               Frequencies in descending order                                  B          3.2 x 5 mm

                                                                  D  (FS = 0 selects higher frequency)      OE Active Low             C  2.5 x 3.2 mm

       K       1.8V               CMOS

       L       1.8V               HCSL               2nd Option Code:

       M       3.3V      Dual CMOS (In-phase)        Frequency Stability                           6-digit Frequency Designator Code

       N       3.3V  Dual CMOS (Complementary)               Total              Temperature             Code                   Description

       P       2.5V      Dual CMOS (In-phase)        A  ±100ppm                 ±50ppm                          This 6-digit code represents a unique

       Q       2.5V  Dual CMOS (Complementary)                                                                  combination of two frequencies.  Frequencies

       R       1.8V      Dual CMOS (In-phase)        B       ±50ppm             ±25ppm                  xxxxxx  from 100 kHz to 250 MHz (differential) or 212.5

                                                                                                                MHz (CMOS) are supported. For more info:

       S       1.8V  Dual CMOS (Complementary)       C       ±30ppm             ±20ppm                          www.silabs.com/VCXOPartNumber.

                                                     Figure 2. Part Number Convention

Example part number: 512PCA000104BAGR:

The series prefix, 512, indicates the device is a Dual CMOS XO with the OE function on pin 2. The output format

code P specifies the outputs are dual in-phase CMOS with a 2.5 V supply. The frequency stability code C indicates

a total stability of ± 30 ppm. The frequency select and output enable code A specifies that the two frequencies are

listed in ascending order, with the output frequency f0 (the lower frequency) selected when FS=0, and f1 (the

higher frequency) selected when FS = 1. The device’s output enable polarity is active High.

The six-digit code is 000104. As specified by the part number lookup utility at www.silabs.com/VCXOpartnumber,

f0 is 155.52 MHz (the lower frequency) and f1 is 156.25 MHz (the higher frequency). The package code B refers to

the 3.2 x 5 mm footprint with six pins. The last A refers to the product revision, G indicates the temperature range
(–40 to +85oC), and R means the device ships in tape and reel format.

Note:  CMOS and Dual CMOS maximum frequency is 212.5 MHz.

                                                                                Rev. 1.1                                                                          13
Si512/513

5.  Package Outline Diagram, 5 x 7 mm, 6-pin

Figure 3 illustrates the package details for the 5 x 7 mm Si512/513. Table 15 lists the values     for  the  dimensions

shown in the illustration.

                                 Figure 3. Si512/513 Outline Diagram

                                 Table 15. Package Diagram Dimensions (mm)

           Dimension             Min             Nom                                       Max

                            A    1.50            1.65                                      1.80

                            b    1.30            1.40                                      1.50

                            c    0.50            0.60                                      0.70

                            D                    5.00 BSC.

                            D1   4.30            4.40                                      4.50

                            e                    2.54 BSC.

                            E                    7.00 BSC.

                            E1   6.10            6.20                                      6.30

                            H    0.55            0.65                                      0.75

                            L    1.17            1.27                                      1.37

                            L1   0.05            0.10                                      0.15

                            p    1.80            —                                         2.60

                            R                    0.70 REF.

                            aaa                  0.15

                            bbb                  0.15

                            ccc                  0.10

                            ddd                  0.10

                            eee                  0.05

    Notes:                  All dimensions shown are in millimeters (mm) unless otherwise  noted.

           1.

           2.               Dimensioning and Tolerancing per ANSI Y14.5M-1994.

14                                     Rev. 1.1
                                                                                          Si512/513

6.  PCB Land Pattern: 5 x 7 mm, 6-pin

Figure 4 illustrates the 5 x 7 mm PCB land pattern for the Si512/513. Table 16 lists the values for the dimensions

shown in the illustration.

                                Figure 4. Si512/513 PCB Land Pattern

                            Table 16. PCB Land Pattern Dimensions (mm)

                            Dimension                           (mm)

                            C1                                             4.20

                            E                                              2.54

                            X1                                             1.55

                            Y1                                             1.95

    Notes:

    General

    1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

    2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

    3.      This Land Pattern Design is based on the IPC-7351 guidelines.

    4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material

            Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

    Solder Mask Design

    5.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the

            solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

    Stencil Design

    6.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

            used to assure good solder paste release.

    7.      The stencil thickness should be 0.125 mm (5 mils).

    8.      The ratio of stencil aperture to land pad size should be 1:1.

    Card Assembly

    9.      A No-Clean, Type-3 solder paste is recommended.

    10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020C specification

            for Small Body Components.

                                        Rev. 1.1                                                                    15
Si512/513

7.  Package Outline Diagram: 3.2 x 5.0 mm, 6-pin

Figure 5 illustrates the package details for the 3.2  x 5.0 mm Si512/513. Table 17 lists  the values  for  the  dimensions

shown in the illustration.

                            Figure 5. Si512/513 Outline Diagram

                            Table 17. Package Diagram Dimensions           (mm)

    Dimension               Min                                 Nom                       Max

            A               1.06                                1.17                      1.33

            b               0.54                                0.64                      0.74

            c               0.35                                0.45                      0.55

            D                                         3.20 BSC

        D1                  2.55                                2.60                      2.65

            e                                         1.27 BSC

            E                                         5.00 BSC

        E1                  4.35                                4.40                      4.45

            H               0.45                                0.55                      0.65

            L               0.80                                0.90                      1.00

            L1              0.05                                0.10                      0.15

            p               1.17                                1.27                      1.37

            R                                         0.32 REF

        aaa                                                     0.15

        bbb                                                     0.15

        ccc                                                     0.10

        ddd                                                     0.10

        eee                                                     0.05

    Notes:  All dimensions shown are in millimeters (mm) unless otherwise  noted.

    1.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

    2.

16                                                    Rev. 1.1
                                                                                                      Si512/513

8.  PCB Land Pattern: 3.2 x 5.0 mm

Figure 6  illustrates  the  3.2 x 5.0 mm  PCB  land  pattern      for  the  Si512/513.      Table 18  lists        the  values  for  the

dimensions shown in the illustration.

                            Figure 6. Si512/513 Recommended PCB Land Pattern

                            Table 18. PCB Land Pattern Dimensions (mm)

                            Dimension                                       (mm)

                            C1                                                        2.60

                            E                                                         1.27

                            X1                                                        0.80

                            Y1                                                        1.70

          Notes:

          General

          1.           All dimensions shown are in millimeters (mm) unless otherwise noted.

          2.           Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

          3.           This Land Pattern Design is based on the IPC-7351 guidelines.

          4.           All dimensions shown are at Maximum Material Condition (MMC). Least Material

                       Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

          Solder Mask Design

          5.           All metal pads are to be non-solder mask defined (NSMD). Clearance between the

                       solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

          Stencil Design

          6.           A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

                       used to assure good solder paste release.

          7.           The stencil thickness should be 0.125 mm (5 mils).

          8.           The ratio of stencil aperture to land pad size should be 1:1.

          Card Assembly

          9.           A No-Clean, Type-3 solder paste is recommended.

          10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification

                       for Small Body Components.

                                                     Rev. 1.1                                                                        17
Si512/513

9.  Package Outline Diagram: 2.5 x 3.2 mm, 6-pin

Figure 7 illustrates the package details for the 2.5 x 3.2 mm Si512/513. Table 19  lists  the  values  for  the  dimensions

shown in the illustration.

                            Figure 7. Si512/513 Outline Diagram

18                          Rev. 1.1
                                                                                     Si512/513

           Table 19. Package Diagram Dimensions                        (mm)

Dimension  Min             Nom                                                 Max

        A  —               —                                                   1.1

    A1           0.26 REF

    A2                     0.7 REF

        W  0.65            0.7                                                 0.75

        D        3.20 BSC

        e        1.25 BSC

        E        2.50 BSC

        M        0.30 BSC

        L  0.45            0.5                                                 0.55

    D1                     2.5 BSC

    E1           1.65 BSC

    SE           0.825 BSC

    aaa                    0.1

    bbb                    0.2

    ddd                    0.08

Notes:  All dimensions shown are in millimeters (mm) unless otherwise  noted.

1.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

2.

                 Rev. 1.1                                                            19
Si512/513

10.  PCB Land Pattern: 2.5 x 3.2 mm, 6-pin

Figure 8  illustrates  the  2.5 x 3.2 mm   PCB  land  pattern     for  the  Si512/513.  Table 20             lists  the  values  for  the

dimensions shown in the illustration.

                            Figure 8. Si512/513 Recommended PCB Land Pattern

                            Table 20. PCB Land Pattern Dimensions (mm)

                            Dimension                                                 (mm)

                                       C1                                               1.9

                                       E                                              2.50

                                       X1                                             0.70

                                       Y1                                             1.05

          Notes:

          General

          3.           All dimensions shown are at Maximum Material Condition (MMC). Least Material

                       Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

          4.           This Land Pattern Design is based on the IPC-7351 guidelines.

          Solder Mask Design

          5.           All metal pads are to be non-solder mask defined (NSMD). Clearance between the

                       solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

          Stencil Design

          6.           A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

                       used to assure good solder paste release.

          7.           The stencil thickness should be 0.125 mm (5 mils).

          8.           The ratio of stencil aperture to land pad size should be 1:1 for all perimeter pins.

          Card Assembly

          9.           A No-Clean, Type-3 solder paste is recommended.

          10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification

                       for Small Body Components.

20                                                    Rev. 1.1
                                                                                               Si512/513

11.    Top Marking

Use the part number configuration utility  located    at:   www.silabs.com/VCXOpartnumber  to  cross-reference the mark

code to a specific device configuration.

11.1.  Si512/513 Top Marking

                                          2 C CC CC

                                          T TTT TT

                                                      Y Y WW

11.2.  Top Marking  Explanation

Mark Method:                              Laser

Line 1 Marking:                           2 = Si512                              2CCCCC

                                          3 = Si513

                                          CCCCC = Mark Code

Line 2 Marking:                           TTTTTT = Assembly Manufacturing Code   TTTTTT

Line 3 Marking:                           Pin 1 indicator.                       Circle with 0.5 mm diameter;

                                                                                 left-justified

                                          YY = Year.                             YYWW

                                          WW = Work week.

                                          Characters correspond to the year and

                                          work week of package assembly.

                                                            Rev. 1.1                                           21
Si512/513

REVISION HISTORY

Revision 1.1

December, 2017

   Add 2.5 x 3.2 mm package.

Revision 1.0

   Updated Table 1 on page 3.

    Updates to supply current typical and maximum values for CMOS, LVDS, LVPECL and  HCSL.

    CMOS frequency test condition corrected to 100 MHz.

    Updates to OE VIH minimum and VIL maximum values.

   Updated Table 2 on page 4.

    Dual CMOS nominal frequency maximum added.

    Total stability footnotes clarified for 10 year aging at 40 °C.

    Disable time maximum values updated.

    Enable time parameter added.

   Updated Table 3 on page 5.

    CMOS output rise / fall time typical and maximum values updated.

    LVPECL/HCSL output rise / fall time maximum value updated.

    LVPECL output swing maximum value updated.

    LVDS output common mode typical and maximum values updated.

    HCSL output swing maximum value updated.

    Duty cycle minimum and maximum values tightened to 48/52%.

   Updated Table 4 on page 6.

    Phase jitter test condition and maximum value updated.

    Phase noise typical values updated.

    Additive RMS jitter due to external power supply noise typical values updated.

    Footnote 3 updated limiting the VDD to 2.5/3.3V

   Added Tables 5, 6, 7 for LVDS, HCSL, CMOS, and Dual CMOS operations.

   Moved Absolute Maximum Ratings table.

   Added note to Figure 2 clarifying CMOS and Dual CMOS maximum frequency.

   Updated Figure 5 outline diagram to correct pinout.

   Updated Table 17 on page 16.

   Updated “11. Top Marking” section and moved to page 21.

22                                                            Rev. 1.1
ClockBuilder Pro

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513CCA000789BAG  512CBD000230BAG  513SCB000210BAG  512CBA000230BAG   513FAA000855BAG

512FAA000855BAG  512FBA000855BAG  513FBA000855BAG  512BBA000875BAGR  513FBA000930AAG

513FBA000943BAG  512ABA000439AAG  512ABA000270BAG  512KCC000989BAG   512BBA000875BAG

512ABA000740AAG  512BCA001011BAG  512BCA001013BAG  513MBA000865AAG   513MBA000230AAG

513CBA000938AAG  513CCA001004AAG  512LCA000477AAG  512CCD001054BAG   512CCD001055BAG

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