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511FBA000149BAG

器件型号:511FBA000149BAG
器件类别:无源元件   
文件大小:13313.28KB,共10页
厂商名称:Silicon-Laboratories
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器件描述

Standard Clock Oscillators Si511 2.5V LVDS 50ppm tl,74.17MHz

参数

产品属性属性值
产品种类:
Product Category:
Standard Clock Oscillators
制造商:
Manufacturer:
Silicon Laboratories
RoHS:YES
系列:
Series:
Si511
产品:
Product:
XO
频率:
Frequency:
74.1758 MHz
频率稳定性:
Frequency Stability:
50 PPM
工作电源电压:
Operating Supply Voltage:
2.5 V
电源电压-最小:
Supply Voltage - Min:
2.25 V
电源电压-最大:
Supply Voltage - Max:
2.75 V
Output Format:LVDS
端接类型:
Termination Style:
SMD/SMT
封装 / 箱体:
Package / Case:
5 mm x 3.2 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
长度:
Length:
5 mm
宽度:
Width:
3.2 mm
封装:
Packaging:
Tray
商标:
Brand:
Silicon Labs
占空比 - 最大:
Duty Cycle - Max:
52 %
安装风格:
Mounting Style:
SMD/SMT
工厂包装数量:
Factory Pack Quantity:
50
单位重量:
Unit Weight:
0.001764 oz

511FBA000149BAG器件文档内容

                                                                                                     Si510/511

CRYSTAL                 OSCILLATOR                                  (XO)      100          kHZ    T  O 250 MHZ

Features

  Supports any frequency from                             3.3, 2.5, or 1.8 V operation                     Si5602

   100 kHz to 250 MHz                                      Differential (LVPECL, LVDS,

  Low jitter operation                                     HCSL) or CMOS output options

  2 to 4 week lead times                                  Optional integrated 1:2 CMOS
                                                            fanout buffer
  Total stability includes 10-year
   aging                                                    Runt suppression on OE and
                                                           power on

  Comprehensive production test
   coverage includes crystal ESR and                       Industry standard 5 x 7 and
   DLD                                                      3.2 x 5  mm packages

  On-chip LDO regulator for power                         Pb-free, RoHS compliant
   supply noise filtering
                                                           –40 to 85 oC operation

Applications                                                                                         Ordering Information:

                                                                                                             See page 14.

  SONET/SDH/OTN                                           3G-SDI/HD-SDI/SDI

  Gigabit Ethernet                                        Telecom

  Fibre Channel/SAS/SATA                                  Switches/routers                         Pin Assignments:

  PCI Express                                             FPGA/ASIC clock generation                       See page 12.

Description

The Si510/511 XO utilizes Silicon Laboratories' advanced DSPLL technology                            OE      1       4     VDD

to provide any frequency from 100 kHz to 250 MHz. Unlike a traditional XO

where a different crystal is required for each output frequency, the Si510/511

uses one fixed crystal and Silicon Labs’ proprietary DSPLL synthesizer to

generate any frequency across this range. This IC-based approach allows                              GND     2       3     CLK

the crystal resonator to provide enhanced reliability, improved mechanical

robustness, and excellent stability. In addition, this solution provides superior

supply  noise  rejection,  simplifying                 low  jitter  clock  generation  in  noisy             Si510 (CMOS)

environments. Crystal ESR and DLD are individually production-tested to

guarantee performance and enhance reliability. The Si510/511 is factory-                             NC      1       6     VDD

configurable for a wide variety of user specifications, including frequency,

supply voltage, output format, output enable polarity, and stability. Specific                       OE      2       5     CLK–

configurations are factory-programmed at time of shipment, eliminating long

lead times and non-recurring engineering charges associated with custom                              GND     3       4

frequency oscillators.                                                                                                     CLK+

Functional Block Diagram                                                                             Si510(LVDS/LVPECL/HCSL/

                                        VDD                                                                  Dual CMOS)

               OE                 Low Noise Regulator                                                OOEE    11      66    VVDDDD

                           Fixed       Any-Frequency                          CLK+                   NNCC    22      55    CCLLKK––

                         Frequency     0.1 to 250 MHz                         CLK–
                                       DSPLL® Synthesis
                           Oscillator

                                                                                                     GGNNDD  33      44    CCLLKK++

                                                                                                     Si511(LVDS/LVPECL/HCSL/

                                       GND                                                                   Dual CMOS)

Rev. 1.2 7/15                                          Copyright © 2015 by Silicon Laboratories                            Si510/511
Si510/511

2          Rev. 1.2
                                                                                                                                     Si5            10/511

TABLE    OF  CONTENTS

Section                                                                                                                                                         Page

1. Electrical Specifications  .................                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . .4

2. Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 12

2.1. Dual CMOS Buffer         .................                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 13

3. Ordering Information . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 14

4. Si510/511 Mark Specification  .............                           .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 15

5. Package Outline Diagram: 5 x 7 mm, 4-pin                          ..  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 16

6. PCB Land Pattern: 5 x 7 mm, 4-pin . . . . . . . . .                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 17

7. Package Outline Diagram: 5 x 7 mm, 6-pin                          ..  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 18

8. PCB Land Pattern: 5 x 7 mm, 6-pin . . . . . . . . .                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 19

9. Package Outline Diagram: 3.2 x 5 mm, 4-pin .                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 20

10. PCB Land Pattern: 3.2 x 5 mm, 4-pin  ......                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 21

11. Package Outline Diagram: 3.2 x 5 mm, 6-Pin                           .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 22

12. PCB Land Pattern: 3.2 x 5.0 mm, 6-pin . . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 23

Document Change List  ....................                               .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 24

Contact Information . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 26

                                         Rev. 1.2                                                                                                                        3
Si510/511

1.  Electrical Specifications

Table 1. Operating Specifications

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

    Parameter              Symbol  Test Condition                     Min         Typ       Max                    Unit

Supply Voltage             VDD                          3.3 V option  2.97        3.3       3.63                   V

                                                        2.5 V option  2.25        2.5       2.75                   V

                                                        1.8 V option  1.71        1.8       1.89                   V

Supply Current             IDD     CMOS, 100 MHz,                     —           21        26                     mA

                                                        single-ended

                                                        LVDS          —           19        23                     mA

                                   (output enabled)

                                                        LVPECL        —           39        43                     mA

                                   (output enabled)

                                                        HCSL          —           41        44                     mA

                                   (output enabled)

                                                        Tristate      —           —         18                     mA

                                   (output disabled)

OE "1" Setting             VIH                          See Note      0.80 x VDD  —         —                      V

OE "0" Setting             VIL                          See Note      —           —         0.20 x VDD             V

OE Internal Pull-Up/Pull-  RI                                         —           45        —                      k
Down Resistor*

Operating Temperature      TA                                         –40         —         85                     oC

*Note: Active high and active low polarity OE options available. Active high option includes an internal pull-up.

    Active low option includes an internal pull-down. See ordering information on page 14.

4                                                       Rev. 1.2
                                                                               Si510/511

Table 2. Output Clock Frequency Characteristics

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

Parameter              Symbol  Test Condition                       Min   Typ  Max                                                Unit

Nominal Frequency      FO      CMOS, Dual CMOS                      0.1   —    212.5  MHz

                       FO      LVDS/LVPECL/HCSL                     0.1   —    250    MHz

Total Stability*               Frequency Stability Grade C          –30   —    +30                                                ppm

                               Frequency Stability Grade B          –50   —    +50                                                ppm

                               Frequency Stability Grade A          –100  —    +100                                               ppm

Temperature Stability          Frequency Stability Grade C          –20   —    +20                                                ppm

                               Frequency Stability Grade B          –25   —    +25                                                ppm

                               Frequency Stability Grade A          –50   —    +50                                                ppm

Startup Time           TSU     Minimum VDD until output             —     —    10                                                 ms

                               frequency (FO) within specification

Disable Time           TD      FO  10 MHz                          —     —    5                                                  µs

                               FO < 10 MHz                          —     —    40                                                 µs

Enable Time            TE      FO  10 MHz                          —     —    20                                                 µs

                               FO < 10 MHz                          —     —    60                                                 µs

*Note: Total stability includes initial accuracy, operating temperature, supply voltage change, load change, shock and vibration
(not under operation), and 10 years aging at 40 oC.

                                                        Rev. 1.2                                                                        5
Si510/511

Table 3. Output Clock Levels and Symmetry

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC

      Parameter        Symbol  Test Condition                     Min         Typ    Max         Unit

CMOS Output Logic      VOH                                        0.85 x VDD  —      —           V

High

CMOS Output Logic      VOL                                        —           —      0.15 x VDD  V

Low

CMOS Output Logic      IOH                              3.3 V     –8          —      —           mA

High Drive

                                                        2.5 V     –6          —      —           mA

                                                        1.8 V     –4          —      —           mA

CMOS Output Logic      IOL                              3.3 V     8           —      —           mA

Low Drive

                                                        2.5 V     6           —      —           mA

                                                        1.8 V     4           —      —           mA

CMOS Output Rise/Fall  TR/TF   0.1 to 212.5 MHz,                  0.45        0.8    1.2         ns

Time                           CL = 15 pF

(20 to 80% VDD)                0.1 to 212.5 MHz,                  0.3         0.6    0.9         ns

                               CL = no load

LVPECL Output          TR/TF                                      100         —      565         ps

Rise/Fall Time

(20 to 80% VDD)

HCSL Output Rise/Fall  TR/TF                                      100         —      470         ps

Time (20 to 80% VDD)

LVDS Output Rise/Fall  TR/TF                                      350         —      800         ps

Time (20 to 80% VDD)

LVPECL Output          VOC     50  to VDD – 2 V,                 —           VDD –  —           V

Common Mode                    single-ended                                   1.4 V

LVPECL Output Swing    VO      50  to VDD – 2 V,                 0.55        0.8    0.90        VPPSE

                               single-ended

LVDS Output Common     VOC     100  line-line                    1.13        1.23   1.33        V

Mode                           VDD = 3.3/2.5 V

                               100  line-line, VDD = 1.8 V       0.83        0.92   1.00        V

LVDS Output Swing      VO      Single-ended, 100 differential   0.25        0.35   0.45        VPPSE

                               termination

HCSL Output Common     VOC     50 to ground                     0.35        0.38   0.42        V

Mode

HCSL Output Swing      VO      Single-ended                       0.58        0.73   0.85        VPPSE

Duty Cycle             DC      All formats                        48          50     52          %

6                                                       Rev. 1.2
                                                                                                         Si510/511

Table 4. Output Clock Jitter and Phase Noise (LVPECL)

VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVPECL

Parameter                Symbol  Test Condition                      Min  Typ                            Max                 Unit

Period Jitter            JPRMS   10k samples1                        —                              —    1.3                 ps

(RMS)

Period Jitter   JPPKPK           10k samples1                        —                              —    11                  ps

(Pk-Pk)

Phase Jitter             φJ      1.875 MHz to 20 MHz integration     —    0.31                           0.5                 ps

(RMS)                            bandwidth2 (brickwall)

                                 12 kHz to 20 MHz integration band-  —                              0.8  1.0                 ps
                                 width2 (brickwall)

Phase Noise,             φN      100 Hz                              —    –86                            —               dBc/Hz

156.25 MHz

                                 1 kHz                               —    –109                           —               dBc/Hz

                                 10 kHz                              —    –116                           —               dBc/Hz

                                 100 kHz                             —    –123                           —               dBc/Hz

                                 1 MHz                               —    –136                           —               dBc/Hz

Additive RMS             JPSR    10 kHz sinusoidal noise             —                              3.0  —                   ps

Jitter Due to

External Power                   100 kHz sinusoidal noise            —                              3.5  —                   ps

Supply Noise3                    500 kHz sinusoidal noise            —                              3.5  —                   ps

                                 1 MHz sinusoidal noise              —                              3.5  —                   ps

Spurious                 SPR     LVPECL output, 156.25 MHz,          —    –75                            —                   dBc

                                 offset>10 kHz

Notes:

1.      Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25,

        212.5, 250 MHz.

2.      Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 and 250 MHz.

3.      156.25 MHz. Increase in jitter on output clock due to sinewave noise added to VDD (2.5/3.3       V = 100 mVPP).

                                 Rev. 1.2                                                                                          7
Si510/511

Table 5. Output Clock Jitter and Phase Noise (LVDS)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVDS

   Parameter             Symbol  Test Condition                               Min  Typ   Max                                 Unit

Period Jitter            JPRMS   10k samples1                                 —    —     2.1                                 ps

(RMS)

Period Jitter  JPPKPK            10k samples1                                 —    —     18                                  ps

(Pk-Pk)

Phase Jitter             φJ      1.875 MHz to 20 MHz integration              —    0.25  0.55                                ps

(RMS)                            bandwidth2 (brickwall)

                                 12 kHz to 20 MHz integration band-           —    0.8   1.0                                 ps
                                 width2 (brickwall)

Phase Noise,             φN      100 Hz                                       —    –86   —                          dBc/Hz

156.25 MHz

                                 1 kHz                                        —    –109  —                          dBc/Hz

                                 10 kHz                                       —    –116  —                          dBc/Hz

                                 100 kHz                                      —    –123  —                          dBc/Hz

                                 1 MHz                                        —    –136  —                          dBc/Hz

Spurious                 SPR     LVPECL output, 156.25 MHz,                   —    –75   —                                   dBc

                                 offset>10 kHz

Notes:

   1.   Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25,

        212.5, 250 MHz.

   2.   Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 and 250 MHz.

8                                Rev. 1.2
                                                                                         Si510/511

Table 6. Output Clock Jitter and Phase Noise (HCSL)

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = HCSL

Parameter      Symbol  Test Condition                                         Min  Typ   Max   Unit

Period Jitter  JPRMS   10k samples*                                           —    —     1.2   ps

(RMS)

Period Jitter  JPPKPK  10k samples*                                           —    —     11    ps

(Pk-Pk)

Phase Jitter   φJ      1.875 MHz to 20 MHz integration                        —    0.25  0.30  ps

(RMS)                  bandwidth*(brickwall)

                       12 kHz to 20 MHz integration band-                     —    0.8   1.0   ps
                       width* (brickwall)

Phase Noise,   φN                                   100 Hz                    —    –90   —     dBc/Hz

156.25 MHz

                                                    1 kHz                     —    –112  —     dBc/Hz

                                                    10 kHz                    —    –120  —     dBc/Hz

                                                    100 kHz                   —    –127  —     dBc/Hz

                                                    1 MHz                     —    –140  —     dBc/Hz

Spurious       SPR     LVPECL output, 156.25 MHz,                             —    –75   —     dBc

                       offset>10 kHz

*Note:  Applies to an output frequency of 100 MHz.

                                                           Rev. 1.2                                    9
Si510/511

Table 7. Output Clock Jitter and Phase Noise (CMOS, Dual CMOS (Complementary))

VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = CMOS, Dual CMOS (Complementary)

    Parameter         Symbol           Test Condition                   Min  Typ                            Max      Unit

Phase Jitter          φJ      1.875 MHz to 20 MHz integration           —    0.25                           0.35     ps

(RMS)                                  bandwidth2 (brickwall)

                              12 kHz to 20 MHz integration band-        —    0.8                            1.0      ps
                                       width2 (brickwall)

Phase Noise,          φN                    100 Hz                      —    –86                            —        dBc/Hz

156.25 MHz

                                            1 kHz                       —    –108                           —        dBc/Hz

                                            10 kHz                      —    –115                           —        dBc/Hz

                                       100 kHz                          —    –123                           —        dBc/Hz

                                            1 MHz                       —    –136                           —        dBc/Hz

Spurious              SPR     LVPECL output, 156.25 MHz,                —    –75                            —        dBc

                                       offset>10 kHz

Notes:

    1.  Applies to output frequencies: 74.17582, 74.25, 75, 77.76, 100, 106.25, 125, 148.35165, 148.5, 150, 155.52,  156.25,

        212.5 MHz.

    2.  Applies to output frequencies: 100, 106.25, 125, 148.35165, 148.5, 150, 155.52, 156.25, 212.5 MHz.

Table 8. Environmental Compliance      and  Package        Information

                            Parameter                                   Conditions/Test Method

Mechanical Shock                                                        MIL-STD-883, Method 2002

Mechanical Vibration                                                    MIL-STD-883, Method 2007

Solderability                                                           MIL-STD-883, Method 2003

Gross and Fine Leak                                                     MIL-STD-883, Method 1014

Resistance to Solder Heat                                               MIL-STD-883, Method 2036

Moisture Sensitivity Level                                                   MSL 1

Contact Pads                                                                 Gold over Nickel

10                                                 Rev. 1.2
                                                                                         Si510/511

Table 9. Thermal Characteristics

                Parameter                               Symbol   Test Condition     Value                                Unit

Thermal Resistance Junction to Ambient                  JA              Still air     110                               °C/W

Table 10. Absolute Maximum Ratings1

                     Parameter                                   Symbol             Rating                               Unit

Maximum Operating Temperature                                    TAMAX              85                                   oC

Storage Temperature                                              TS                 –55 to +125                          oC

Supply Voltage                                                   VDD                –0.5 to +3.8                         V

Input Voltage (any input pin)                                    VI                 –0.5 to VDD + 0.3                    V

ESD Sensitivity (HBM, per JESD22-A114)                           HBM                2                                    kV

Soldering Temperature (Pb-free profile)2                         TPEAK              260                                  oC

Soldering Temperature Time at TPEAK (Pb-free profile)2           TP                 20–40                                sec

Notes:

1.      Stresses beyond those listed in this table may cause permanent damage to the device. Functional operation or

        specification compliance is not implied at these conditions. Exposure to maximum rating conditions for extended

        periods may affect device reliability.

2.      The device is compliant with JEDEC J-STD-020.

                                                       Rev. 1.2                                                                11
Si510/511

2.  Pin Descriptions

       OE  1           4    VDD   NC   1         6         VDD             OE    1                    6  VDD

                                  OE   2         5         CLK–*           NC    2                    5  CLK–*

    GND    2           3    CLK   GND  3         4         CLK+            GND   3                    4  CLK+

           Si510 (CMOS)           Si510 (LVDS/LVPECL/HCSL/Dual CMOS*)  Si511 (LVDS/LVPECL/HCSL/DualCMOS)*)

*Supports  integrated 1:2 CMOS   buffer. See ordering information and section 2.1“Dual CMOS Buffer”.

                                  Table 11. Si510 Pin Descriptions (CMOS)

    Pin                Name                                       CMOS Function

    1                  OE         Output Enable. Includes internal pull-up for OE active high. Includes

                                  internal pull-down for OE active low. See ordering information.

    2                  GND        Electrical and Case Ground.

    3                  CLK        Clock Output.

    4                  VDD        Power Supply Voltage.

           Table  12.  Si510 Pin  Descriptions (LVPECL/LVDS/HCSL, Dual CMOS, OE Pin 2)

    Pin                   Name                             LVPECL/LVDS/HCSL Function

    1                     NC      No connect. Make no external connection to this pin.

    2                     OE      Output Enable. Includes internal pull-up for OE active high. Includes

                                  internal pull-down for OE active low. See ordering information.

    3                     GND     Electrical and Case Ground.

    4                     CLK+    Clock Output.

    5                     CLK–    Complementary Clock Output.

    6                     VDD     Power Supply Voltage.

           Table  13.  Si511 Pin  Descriptions (LVPECL/LVDS/HCSL, Dual CMOS, OE Pin 1)

    Pin                   Name                             LVPECL/LVDS/HCSL Function

       1                  OE      Output Enable. Includes internal pull-up for OE active high. Includes

                                  internal pull-down for OE active low. See ordering information.

       2                  NC      No connect. Make no external connection to this pin.

       3                  GND     Electrical and Case Ground.

       4                  CLK+    Clock Output.

       5                  CLK–    Complementary Clock Output.

       6                  VDD     Power Supply Voltage.

12                                               Rev. 1.2
                                                                                        Si51             0/511

2.1.  Dual CMOS Buffer

Dual CMOS output format ordering options    support either complementary  or  in-phase  output signals.  This feature

enables replacement of multiple XOs with a  single Si510/11 device.

      ~                                                                                 Complementary

                                                                                        Outputs

      ~                                                                                 In-Phase

                                                                                        Outputs

      Figure 1. Integrated 1:2 CMOS Buffer Supports Complementary or In-Phase Outputs

                                            Rev. 1.2                                                     13
Si510/511

3.  Ordering Information

The Si510/511 supports a wide variety of options including frequency, stability, output format, and VDD. Specific
device configurations are programmed into the Si510/511 at time of shipment. Configurations can be specified

using  the     Part  Number  Configuration          chart        below.    Silicon    Labs    provides   a    web  browser-based              part  number

configuration utility to simplify this process. Refer to www.silabs.com/VCXOpartnumber to access this tool. The

Si510/511 XO series is supplied in industry-standard, RoHS compliant, lead-free, 3.2 x 5.0 mm and 5 x 7 mm

packages. Tape and reel packaging is an ordering option.

       Series            Output Format              OE Pin       Package

          510            CMOS                       OE on pin 1     4-pin                                A = Revision: A

                                                                                                         G = Temp Range: -40°C to 85°C

          510        LVPECL, LVDS, HCSL, Dual CMOS  OE on pin 2     6-pin                                R = Tape & Reel; Blank = Trays.

          511        LVPECL, LVDS, HCSL, Dual CMOS  OE on pin 1     6-pin

       1st Option Code:

       Output Format

               VDD       Output Format                 51X          X      X  X         XXXMXXX                  X     AGR

       A       3.3V      LVPECL

       B       3.3V      LVDS

       C       3.3V      CMOS

       D       3.3V      HCSL

       E       2.5V      LVPECL                                            3rd Option Code:

                                                                           Output Enable                           Package Option

       F       2.5V      LVDS

       G       2.5V      CMOS                                                 OE Polarity                              Dimensions

       H       2.5V      HCSL                                              A  OE Active High                        A     5 x 7 mm

       J       1.8V      LVDS                                              B  OE Active Low                         B     3.2 x 5 mm

       K       1.8V      CMOS

       L       1.8V      HCSL                       2nd Option Code:                          Frequency Code

       M       3.3V      Dual CMOS (In-phase)       Frequency Stability                       Frequency                Description

       N       3.3V  Dual CMOS (Complementary)              Total          Temperature        Mxxxxxx    fOUT < 1 MHz

       P       2.5V      Dual CMOS (In-phase)       A  ±100ppm                ±50ppm          xMxxxxx    1 MHz   ” fOUT < 10 MHz

       Q       2.5V  Dual CMOS (Complementary)                                                xxMxxxx    10 MHz   ” fOUT < 100 MHz

       R       1.8V      Dual CMOS (In-phase)       B       ±50ppm            ±25ppm          xxxMxxx    100 MHz   ” fOUT < 250 MHz

       S       1.8V  Dual CMOS (Complementary)      C       ±30ppm            ±20ppm          xxxxxx     Code if frequency requires >6 digit  resolution

                                                    Figure 2. Part Number Syntax

Example orderable part number: 510ECB156M250AAG supports 2.5 V LVPECL, ±30 ppm total stability, OE                                                        active
low in 5 x 7 mm package across –40oC to 85oC temperature range. The output frequency is 156.25 MHz.

Note:  CMOS and Dual CMOS maximum frequency is 212.5 MHz.

14                                                                         Rev. 1.2
                                                      Si510/511

4.  Si510/511 Mark Specification

Figure 3 illustrates the mark specification for the Si510/511. Use the part number configuration utility located at:

www.silabs.com/VCXOpartnumber to cross-reference the mark code to a specific device configuration.

    0 C CC CC

    T TTT TT

                                  Y Y WW

    0 = Si510, 1 = Si511

    CCCCC = mark code

    TTTTTT = assembly manufacturing code

    YY = year

    WW = work week

                                  Figure 3. Top Mark

                                  Rev. 1.2                                                                            15
Si510/511

5.  Package Outline Diagram: 5 x 7 mm, 4-pin

Figure 4 illustrates the package details for the 5 x 7 mm Si510/511. Table 14 lists the values        for  the  dimensions

shown in the illustration.

                                       Figure 4. Si510/511 Outline Diagram

                                Table 14. Package Diagram Dimensions (mm)

                            Dimension  Min             Nom                          Max

                                A      1.50            1.65                         1.80

                                b      1.30            1.40                         1.50

                                c      0.50            0.60                         0.70

                                D                      5.00 BSC

                                D1     4.30            4.40                         4.50

                                e                      5.08 BSC

                                f                      0.50 TYP

                                E                      7.00 BSC

                                E1     6.10            6.20                         6.30

                                H      0.55            0.65                         0.75

                                L      1.17            1.27                         1.37

                                L1     0.05            0.10                         0.15

                                p      2.50            2.60                         2.70

                                aaa                    0.15

                                bbb                    0.15

                                ccc                    0.10

                                ddd                    0.10

                                eee                    0.05

           Notes:

                            1.  All dimensions shown are in millimeters (mm) unless otherwise noted.

                            2.  Dimensioning and Tolerancing per ANSI Y14.5M-1994.

16                                           Rev. 1.2
                                                                                        Si510/511

6.  PCB Land Pattern: 5 x 7 mm, 4-pin

Figure 5 illustrates the 5 x 7 mm PCB land pattern for the 5 x 7 mm Si510/511. Table 15 lists the values for the

dimensions shown in the illustration.

                                       Figure 5. Si510/511 PCB Land Pattern

                    Table 15. PCB Land Pattern Dimensions (mm)

             Dimension                                                     (mm)

                    C1                                                     4.20

                    E                                                      5.08

                    X1                                                     1.55

                    Y1                                                     1.95

    Notes:

    General

    1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

    2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

    3.      This Land Pattern Design is based on the IPC-7351 guidelines.

    4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition

            (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

    Solder Mask Design

    5.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder

            mask and the metal pad is to be 60 µm minimum, all the way around the pad.

    Stencil Design

    6.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used

            to assure good solder paste release.

    7.      The stencil thickness should be 0.125 mm (5 mils).

    8.      The ratio of stencil aperture to land pad size should be 1:1.

    Card Assembly

    9.      A No-Clean, Type-3 solder paste is recommended.

    10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020D specification for

            Small Body Components.

                                                  Rev. 1.2                                                        17
Si510/511

7.  Package Outline Diagram: 5 x 7 mm, 6-pin

Figure 6 illustrates the package details for the Si510/511. Table 16 lists the values for the        dimensions  shown  in  the

illustration.

                            Figure 6. Si510/511 Outline Diagram

                          Table 16. Package Diagram Dimensions (mm)

               Dimension    Min               Nom                                              Max

                       A    1.50              1.65                                             1.80

                       b    1.30              1.40                                             1.50

                       c    0.50              0.60                                             0.70

                       D                    5.00 BSC

                       D1   4.30              4.40                                             4.50

                       e                    2.54 BSC

                       E                    7.00 BSC

                       E1   6.10              6.20                                             6.30

                       H    0.55              0.65                                             0.75

                       L    1.17              1.27                                             1.37

                       L1   0.05              0.10                                             0.15

                       p    1.80              —                                                2.60

                       R                    0.70 REF

                       aaa                    0.15

                       bbb                    0.15

                       ccc                    0.10

                       ddd                    0.10

                       eee                    0.05

               Notes:

               1.      All dimensions shown are in millimeters (mm) unless otherwise  noted.

               2.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

18                                Rev. 1.2
                                                                                        Si510/511

8.  PCB Land Pattern: 5 x 7 mm, 6-pin

Figure 7 illustrates the 5 x 7 mm PCB land pattern for the Si510/511. Table 17 lists the values for the dimensions

shown in the illustration.

                                       Figure 7. Si510/511 PCB Land Pattern

                            Table 17. PCB Land Pattern Dimensions (mm)

                            Dimension                                      (mm)

                            C1                                             4.20

                            E                                              2.54

                            X1                                             1.55

                            Y1                                             1.95

    Notes:

    General

    1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

    2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

    3.      This Land Pattern Design is based on the IPC-7351 guidelines.

    4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition

            (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

    Solder Mask Design

    5.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder

            mask and the metal pad is to be 60 µm minimum, all the way around the pad.

    Stencil Design

    6.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to

            assure good solder paste release.

    7.      The stencil thickness should be 0.125 mm (5 mils).

    8.      The ratio of stencil aperture to land pad size should be 1:1.

    Card Assembly

    9.      A No-Clean, Type-3 solder paste is recommended.

    10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small

            Body Components.

                                               Rev. 1.2                                                             19
Si510/511

9.  Package Outline Diagram: 3.2 x 5 mm, 4-pin

Figure 8 illustrates the package details for the 3.2 x 5 mm Si510/511. Table 18 lists the values      for  the  dimensions

shown in the illustration.

                                       Figure 8. Si510/511 Outline Diagram

                                Table 18. Package Diagram Dimensions (mm)

                            Dimension  Min             Nom                          Max

                                A      1.06            1.17                         1.28

                                b      1.10            1.20                         1.30

                                c      0.70            0.80                         0.90

                                D                      3.20 BSC

                                D1     2.55            2.60                         2.65

                                e                      2.54 BSC

                                f                      0.40 TYP

                                E                      5.00 BSC

                                E1     4.35            4.40                         4.45

                                H      0.40            0.50                         0.60

                                L      0.90            1.00                         1.10

                                L1     0.05            0.10                         0.15

                                p      1.17            1.27                         1.37

                                aaa                    0.15

                                bbb                    0.15

                                ccc                    0.10

                                ddd                    0.10

                                eee                    0.05

    Notes:

                            1.  All dimensions shown are in millimeters (mm) unless otherwise noted.

                            2.  Dimensioning and Tolerancing per ANSI Y14.5M-1994.

20                                           Rev. 1.2
                                                                                         Si510/511

10.  PCB Land Pattern: 3.2 x 5 mm, 4-pin

Figure 9 illustrates the 3.2 x 5 mm PCB land pattern for the Si510/511. Table 19 lists the values for the dimensions

shown in the illustration.

                                Figure 9. Si510/511 PCB Land Pattern

                            Table 19. PCB Land Pattern Dimensions (mm)

                            Dimension                                       (mm)

                            C1                                              2.60

                            E                                               2.54

                            X1                                              1.35

                            Y1                                              1.70

     Notes:

     General

     1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

     2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

     3.      This Land Pattern Design is based on the IPC-7351 guidelines.

     4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition

             (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

     Solder Mask Design

     5.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder

             mask and the metal pad is to be 60 µm minimum, all the way around the pad.

     Stencil Design

     6.      A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

             used to assure good solder paste release.

     7.      The stencil thickness should be 0.125 mm (5 mils).

     8.      The ratio of stencil aperture to land pad size should be 1:1.

     Card Assembly

     9.      A No-Clean, Type-3 solder paste is recommended.

     10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for

             Small Body Components.

                                       Rev. 1.2                                                                       21
Si510/511

11.  Package Outline Diagram: 3.2 x 5 mm, 6-Pin

Figure 10 illustrates the package details for the 3.2 x 5 mm Si510/511. Table 20 lists  the values  for  the  dimensions

shown in the illustration.

                            Figure 10. Si510/511 Outline Diagram

                            Table 20. Package Diagram Dimensions            (mm)

     Dimension              Min             Nom                                         Max

             A              1.06            1.17                                        1.28

             b              0.54            0.64                                        0.74

             c              0.35            0.45                                        0.55

             D                    3.20 BSC

         D1                 2.55            2.60                                        2.65

             e                    1.27 BSC

             E                    5.00 BSC

         E1                 4.35            4.40                                        4.45

             H              0.45            0.55                                        0.65

             L              0.90            1.00                                        1.10

             L1             0.05            0.10                                        0.15

             p              1.17            1.27                                        1.37

             R                    0.32 REF

         aaa                                0.15

         bbb                                0.15

         ccc                                0.10

         ddd                                0.10

         eee                                0.05

     Notes:

     1.      All dimensions shown are in millimeters (mm) unless otherwise  noted.

     2.      Dimensioning and Tolerancing per ANSI Y14.5M-1994.

22                                Rev. 1.2
                                                                                                        Si510/511

12.  PCB Land Pattern: 3.2 x 5.0 mm, 6-pin

Figure 11  illustrates  the  3.2 x 5.0 mm  PCB      land  pattern  for  the  Si510/511.  Table 21   lists  the      values  for  the

dimensions shown in the illustration.

                             Figure 11. Si510/511 Recommended PCB Land Pattern

                             Table 21. PCB Land Pattern Dimensions (mm)

                             Dimension                                                 (mm)

                                       C1                                              2.60

                                       E                                               1.27

                                       X1                                              0.80

                                       Y1                                              1.70

           Notes:

           General

           1.           All dimensions shown are in millimeters (mm) unless otherwise noted.

           2.           Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

           3.           This Land Pattern Design is based on the IPC-7351 guidelines.

           4.           All dimensions shown are at Maximum Material Condition (MMC). Least Material

                        Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

           Solder Mask Design

           5.           All metal pads are to be non-solder mask defined (NSMD). Clearance between the

                        solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

           Stencil Design

           6.           A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be

                        used to assure good solder paste release.

           7.           The stencil thickness should be 0.125 mm (5 mils).

           8.           The ratio of stencil aperture to land pad size should be 1:1.

           Card Assembly

           9.           A No-Clean, Type-3 solder paste is recommended.

           10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020C specification

                        for Small Body Components.

                                                          Rev. 1.2                                                               23
Si510/511

DOCUMENT CHANGE LIST

Revision 0.9 to Revision 1.0

   Updated Table 1 on page 4.

    Updates to supply current typical and maximum values

    for CMOS, LVDS, LVPECL and HCSL.

    CMOS frequency test condition corrected to 100 MHz.

    Updates to OE VIH minimum and VIL maximum values.

   Updated Table 2 on page 5.

    Dual CMOS nominal frequency maximum added.

    Total stability footnotes clarified for 10 year aging at

    40 °C.

    Disable time maximum values updated.

    Enable time parameter added.

   Updated Table 3 on page 6.

    CMOS output rise / fall time typical and maximum

    values updated.

    LVPECL/HCSL output rise / fall time maximum value

    updated.

    LVPECL output swing maximum value updated.

    LVDS output common mode typical and maximum

    values updated.

    HCSL output swing maximum value updated.

    Duty cycle minimum and maximum values tightened to

    48/52%.

   Updated Table 4 on page 7.

    Phase jitter test condition and maximum value updated.

    Phase noise typical values updated.

    Additive RMS jitter due to external power supply noise

    typical values updated.

    Footnote 3 updated limiting the VDD to 2.5/3.3V

   Added Tables 5, 6, 7 for LVDS, HCSL, CMOS, and

    Dual CMOS operations.

   Moved Absolute Maximum Ratings table.

   Added note to Figure 2 clarifying CMOS and Dual

    CMOS maximum frequency.

   Updated Figure 10 outline diagram to correct pinout.

Revision 1.0 to Revision 1.1

   Updated Table 3.

    CMOS Output Rise/Fall Time Test Condition updated.

Revision 1.1 to Revision 1.2

   Updated Table 3.

    Separated LVPECL and HCSL output Rise/Fall time

    specs.

    Min Rise/Fall times added.

24                                                              Rev.  1.2
                  Si510/511

NOTES:

        Rev. 1.2  25
ClockBuilder Pro

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Windows and iOS (CBGo only).

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510CCB6M00000BAG        510CCA12M8000AAG  510CBA6M00000BAG  510CBA66M0000AAG  510BCA148M500AAG

510BCA000244AAG   510CBA60M0000BAG        510CCAM400000AAG  510JCB125M000AAG  510FCA200M000AAG

510ACA98M0000AAG  510CBA4M00000AAG        511BAA148M426BAG  510CCA64M0000BAG  510CCA100M000BAG

510CCA1M25000AAG  510CAAM400000AAG        510CBA000307AAG   510CBA125M000AAG  511BABM587000AAG

510JBA200M000AAG  510JCA120M000BAG        510JCA130M000BAG  510MAA33M0000BAG  510CAA22M1184AAG

510GBB80M0000AAG  510JCA125M000BAG        511BBA148M500BAG  510FBA156M250AAG  510ABA125M000AAG

511FBA200M000BAG  511BBA125M000BAG        510FBA000110AAGR  511FBA106M250AAG  510ABA156M250BAG

510BBA74M2500AAG  510BBA148M500AAG        511ABA200M000AAG  511ABA106M250AAG  511FBA156M250AAG

510ABA100M000BAG  510ABA212M500AAG        510BBA156M250AAG  510BBA000110BAGR  510BBA100M000AAG

511BBA000149BAG   511BBA000110AAG   511ABA155M520BAG       510FBA155M520AAG   510FBA74M2500AAG

510ABA155M520AAG  511FBA148M500BAG        510ABA000149AAG   510BBA155M520BAG  510ABA000110BAG

511ABA156M250BAG  511BBA100M000AAG        510FBA000110AAG   511ABA125M000BAG  510ABA000149BAG

511FBA74M2500AAG  510FBA100M000BAG        510ABA000110AAGR  510FBA200M000BAG  510FBA212M500BAG

511BBA000149BAGR  511ABA155M520AAG        511ABA148M500BAG  511FBA125M000BAG  510BBA100M000BAG

511FBA155M520AAG  511ABA000149AAGR        510BBA155M520AAG  510FBA000110BAGR  510FBA148M500AAG

511ABA000110BAG   511BBA155M520BAG  510BBA000110AAG        510ABA200M000BAG   510BBA125M000BAG

510FBA200M000AAG  511ABA000149BAG   510ABA000149AAGR        510FBA000149AAGR  511ABA148M500AAG

511FBA000110AAG   511FBA000149BAG   510FBA212M500AAG       510FBA156M250BAG   511BBA000110AAGR

510ABA000110BAGR  511BBA156M250AAG        511ABA74M2500AAG  510ABA106M250AAG  511ABA200M000BAG

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