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48e30

器件型号:48e30
厂商名称:Holtek
厂商官网:http://www.holtek.com/
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48e30器件文档内容

Preliminary                                                                                     HT48E30

                                                                      8-Bit I/O Type MCU (With EEPROM)

Features                                                                                       HALT function and wake-up feature reduce power
                                                                                                 consumption
Operating voltage:
   fSYS=4MHz: 2.2V~5.5V                                                                        4-level subroutine nesting
   fSYS=8MHz: 3.3V~5.5V                                                                        Up to 0.5ms instruction cycle with 8MHz system clock

Low voltage reset function                                                                     at VDD=5V
23 bidirectional I/O lines (max.)                                                            Bit manipulation instruction
1 interrupt input shared with an I/O line                                                    14-bit table read instruction
8-bit programmable timer/event counter with overflow                                        63 powerful instructions
                                                                                              106 erase/write cycles EEPROM data memory
   interrupt and 8-stage prescaler                                                             EEPROM data retention > 10 years
On-chip crystal and RC oscillator                                                            All instructions in one or two machine cycles
Watchdog Timer                                                                               In system programming (ISP)
204814 program memory ROM (MTP)                                                             24/28-pin SKDIP/SOP package
1288 data memory EEPROM
968 data memory RAM                                                                        wake-up functions, watchdog timer, buzzer driver, as
Buzzer driving pair and PFD supported                                                       well as low cost, enhance the versatility of these devices
                                                                                              to suit a wide range of application possibilities such as
General Description                                                                           industrial control, consumer products, subsystem con-
                                                                                              trollers, etc.
The HT48E30 is an 8-bit high performance, RISC archi-
tecture microcontroller device specifically designed for
multiple I/O control product applications.

The advantages of low power consumption, I/O flexibil-
ity, timer functions, oscillator options, HALT and

Block Diagram

                                                                      IN T /P G 0

                                                                      In te rru p t                                                                         M        fS Y S
                                                                       C ir c u it
                                                        STAC K                                TM R 0                  M                   P r e s c a le r     U
                                                        4 L e v e ls       IN T C             TM R 0C
                                                                                                                         U                                        X

            P ro g ra m       P ro g ra m                                                                                   X             T M R /P C 0
              ROM             C o u n te r

           In s tr u c tio n                                                      PG 0                                                           fS Y S /4
            R e g is te r
                                            MP          M              D ATA                    W D TS                         E N /D IS  M
                                                                      M e m o ry              W D T P r e s c a le r            W DT      U
                                                           U                                                                              X

                                                              X

                                                                                                                                            W DT O SC

           In s tr u c tio n                    M UX                                          PAC PO RT A                      P A 0~P A 7
            D ecoder                                                                           PA                              P B 0~P B 7
                                             A LU                     STATU S
             T im in g                      S h ifte r                                                   B Z /B Z
           G e n e ra to r                                                           PG 1     PBC PO RT B
                                                                                     PG 2      PB

                                                                                              PCC PO RT C                      P C 0~P C 5
                                                                                               PC

           O SC2  O SC1                     ACC

                  RES                       D a ta M e m o ry         EECR                    PG C PO RT G
                  VDD                         EEPRO M                                                                       PG 0
                   VSS
                                                                                               PG

Rev. 0.00                                                                                  1                                                                         January 12, 2004
                                                                   Preliminary                                        HT48E30

Pin Assignment

                  PB5 1                          24 P B 6                                  PB5 1      28 P B 6
                  PB4 2                          23 P B 7                                  PB4 2      27 P B 7
                  PA3 3                          22 P A 4                                  PA3 3      26 P A 4
                  PA2 4                          21 P A 5                                  PA2 4      25 P A 5
                  PA1 5                          20 P A 6                                  PA1 5      24 P A 6
                  PA0 6                          19 P A 7                                  PA0 6      23 P A 7
                  PB3 7                          18 O S C 2                                PB3 7      22 O S C 2
                  PB2 8                          17 O S C 1                                PB2 8      21 O S C 1
             P B 1 /B Z 9                        16 V D D                             P B 1 /B Z 9    20 V D D
             P B 0 /B Z 1 0                      15 R E S                             P B 0 /B Z 1 0  19 R E S
                 V S S 11                        14 P C 2                                  V S S 11   18 P C 5
            P G 0 /IN T 1 2                      1 3 P C 0 /T M R                    P G 0 /IN T 1 2  17 P C 4
                                                                                    P C 0 /T M R 1 3  16 P C 3
                                                                                           P C 1 14   15 P C 2

                               H T48E 30                                                 H T48E 30
                         2 4 S K D IP -A /S O P -A                                  2 8 S K D IP -A /S O P -A

Pad Assignment

               PA2       PA3           PB4  PB5  PB6  PB7  PA4     PA5

T R IM 1     1 31 30 29 28 27 26 25
T R IM 2
T R IM 3    2
            3
            4

                                                                                                                  24  PA6

                                                                           (0 ,0 )                                23  PA7

PA1         5                                                                                                     22  O SC2

PA0         6                                                                                                     21  O SC1

PB3         7

PB2         8

P B 1 /B Z  9

P B 0 /B Z  10

VSS         11                                                                                                    20  VDD

                                                                                                                  19  RES

            12 13 14 15 16 17                                                                                     18  PC5

            P G 0 /IN T  P C 0 /T M R  PC1  PC2  PC3  PC4

                         * The IC substrate should be connected to VSS in the PCB layout artwork.

Rev. 0.00                                                               2                                             January 12, 2004
                                      Preliminary                                                      HT48E30

Pad Description

Pad Name I/O     Options                                            Description

                 Pull-high*           Bidirectional 8-bit input/output port. Each bit can be configured as a

PA0~PA7    I/O          Wake-up       wake-up input by options. Software instructions determine the CMOS
                CMOS/Schmitt trigger  output or Schmitt trigger or CMOS input (depends on options) with

                 Input                pull-high resistor (determined by 1-bit pull-high options).

PB0/BZ           Pull-high*           Bidirectional 8-bit input/output port. Software instructions determine the
                 PB0 or BZ            CMOS output or Schmitt trigger input with pull-high resistor (deter-
PB1/BZ     I/O   PB1 or BZ            mined by pull-high options).
                                      The PB0 and PB1 are pin-shared with the BZ and BZ, respectively.
PB2~PB7                               Once the PB0 or PB1 is selected as buzzer driving outputs, the output
                                      signals come from an internal PFD generator (shared with timer/event
                                      counter).

VSS                                 Negative power supply, ground

PG0/INT I/O      Pull-high*           Bidirectional I/O lines. Software instructions determine the CMOS out-
                                      put or Schmitt trigger input with pull-high resistor (determined by 1-bit
                                      pull-high options). This external interrupt input is pin-shared with PG0.
                                      The external interrupt input is activated on a high to low transition.

PC0/TMR    I/O   Pull-high*           Bidirectional I/O lines. Software instructions determine the CMOS out-
PC1~PC5                               put or Schmitt trigger input with pull-high resistor (determined by 1-bit
                                      pull-high options). The timer input are pin-shared with PC0.

RES        I                         Schmitt trigger reset input. Active low.

VDD                                 Positive power supply

OSC1       I     Crystal or RC        OSC1and OSC2 are connected to an RC network or Crystal (deter-
OSC2       O                          mined by options) for the internal system clock. In the case of RC oper-
                                      ation, OSC2 is the output terminal for 1/4 system clock.

Note: * The pull-high resistors of each I/O port (PA, PB, PC, PG) are controlled by a 1-bit option.
           CMOS or Schmitt trigger option of port A is controlled by a 1-bit option.

Absolute Maximum Ratings                                            Storage Temperature ............................-50C to 125C
                                                                    Operating Temperature...........................-40C to 85C
Supply Voltage ...........................VSS-0.3V to VSS+6.0V
Input Voltage..............................VSS-0.3V to VDD+0.3V

Note: These are stress ratings only. Stresses exceeding the range specified under Absolute Maximum Ratings may
        cause substantial damage to the device. Functional operation of this device at other conditions beyond those
        listed in the specification is not implied and prolonged exposure to extreme conditions may affect device reliabil-
        ity.

Rev. 0.00                                                        3               January 12, 2004
                                             Preliminary                           HT48E30

D.C. Characteristics                                                                    Ta=25C

Symbol     Parameter                               Test Conditions       Min.  Typ. Max. Unit

                                             VDD   Conditions            2.2
                                                                         3.3
VDD                                           fSYS=4MHz                      5.5    V
                                                                          
           Operating Voltage

                                              fSYS=8MHz                        5.5    V

IDD1                                         3V                                0.6 1.5 mA
                                                   No load, fSYS=4MHz
           Operating Current (Crystal OSC)
                                             5V
                                                                               2   4    mA

IDD2                                         3V    No load, fSYS=4MHz    0.8 1.5 mA
IDD3
ISTB1      Operating Current (RC OSC)        5V                           2.5     4    mA
           Operating Current (Crystal OSC)
           Standby Current (WDT Enabled)     5V No load, fSYS=8MHz            3   5    mA

                                             3V                                  5    mA

                                                   No load, system HALT

                                             5V                                  10 mA

ISTB2 Standby Current (WDT Disabled)         3V                                  1    mA

                                                   No load, system HALT

                                             5V                                  2    mA

VIL1       Input Low Voltage for I/O Ports                             0      0.3VDD V
VIH1       Input High Voltage for I/O Ports
VIL2       Input Low Voltage (RES)                                     0.7VDD   VDD  V
VIH2       Input High Voltage (RES)
VLVR       Low Voltage Reset Voltage                                   0      0.4VDD V

                                                                       0.9VDD   VDD  V

                                              LVR enabled               2.7 3.0 3.3    V

IOL                                          3V VOL=0.1VDD               4     8    mA

           I/O Port Sink Current

                                             5V VOL=0.1VDD               10    20      mA

IOH                                          3V VOH=0.9VDD               -2    -4      mA

           I/O Port Source Current

                                             5V VOH=0.9VDD               -5 -10 mA

RPH                                          3V                         40    60  80   kW

           Pull-high Resistance

                                             5V                         10    30  50   kW

Rev. 0.00                                       4                                  January 12, 2004
                                           Preliminary                   HT48E30

A.C. Characteristics                                                     Ta=25C

Symbol                Parameter                 Test Conditions          Min. Typ. Max. Unit

                                           VDD  Conditions               400 4000 kHz
                                                                         400 8000 kHz
fSYS1 System Clock (Crystal OSC)            2.2V~5.5V

                                           3.3V~5.5V

fSYS2 System Clock (RC OSC)                2.2V~5.5V                   400 4000 kHz
                                           3.3V~5.5V                   400 8000 kHz

fTIMER Timer I/P Frequency (TMR)            2.2V~5.5V                   0 4000 kHz
                                           3.3V~5.5V                   0 8000 kHz

tWDTOSC Watchdog Oscillator Period         3V                           45 90 180 ms
                                                                         32 65 130 ms
                                           5V                           11 23 46 ms
                                                                         8 17 33 ms
tWDT1 Watchdog Time-out Period (WDT OSC)   3V                            1024 tSYS
                                                  Without WDT prescaler  1 ms
                                                                         1024 tSYS
                                           5V                            1 ms

tWDT2 Watchdog Time-out Period (System Clock) Without WDT prescaler

tRES       External Reset Low Pulse Width              

tSST       System Start-up Timer Period    Wake-up from HALT

tINT       Interrupt Pulse Width                       

Rev. 0.00                                  5                             January 12, 2004
                                                           Preliminary                                                       HT48E30

Functional Description                                              incremented by one. The program counter then points to
                                                                    the memory word containing the next instruction code.
Execution Flow
                                                                    When executing a jump instruction, conditional skip ex-
The HT48E30 system clock is derived from either a                   ecution, loading into the PCL register, subroutine call or
crystal or an RC oscillator and is internally divided into          return from subroutine, initial reset, internal interrupt,
four non-overlapping clocks. One instruction cycle con-             external interrupt or return from interrupt, the PC manip-
sists of four system clock cycles.                                  ulates the program transfer by loading the address cor-
                                                                    responding to each instruction.
Instruction fetching and execution are pipelined in such
a way that a fetch takes an instruction cycle while de-             The conditional skip is activated by instructions. Once
coding and execution takes the next instruction cycle.              the condition is met, the next instruction, fetched during
This pipelining scheme ensures that instructions are ef-            the current instruction execution, is discarded and a
fectively executed in one cycle. If an instruction changes          dummy cycle replaces it to get the proper instruction.
the contents of the program counter, two cycles are re-             Otherwise proceed with the next instruction.
quired to complete the instruction.
                                                                    The lower byte of the program counter (PCL) is a read-
Program Counter - PC                                                able and writeable register (06H). Moving data into the
                                                                    PCL performs a short jump. The destination will be
The program counter (PC) controls the sequence in                   within the current program ROM page.
which the instructions stored in the program ROM are
executed and its contents specify a full range of pro-              When a control transfer takes place, an additional
gram memory.                                                        dummy cycle is required.

After accessing a program memory word to fetch an in-
struction code, the contents of the program counter are

                                         T1 T2 T3 T4 T1 T2 T3 T4 T1 T2 T3 T4
                  S y s te m C lo c k

               O S C 2 ( R C o n ly )

                        PC                PC                  PC +1                             PC +2

                            F e tc h IN S T (P C )            F e tc h IN S T (P C + 1 )
                            E x e c u te IN S T (P C -1 )     E x e c u te IN S T (P C )

                                                                                          F e tc h IN S T (P C + 2 )
                                                                                          E x e c u te IN S T (P C + 1 )

                                                           Execution Flow

               Mode                                                 Program Counter
                            *10 *9 *8 *7 *6 *5 *4 *3 *2 *1 *0

Initial Reset                          0      0            0     0   0                    0     0       0                 0  0  0

External Interrupt                     0      0            0     0   0                    0     0       0                 1  0  0

Timer/Event Counter Overflow 0                0            0     0   0                    0     0       1                 0  0  0

Skip                                                                                      PC+2

Loading PCL                 *10 *9 *8 @7 @6 @5 @4 @3 @2 @1 @0

Jump, Call Branch           #10 #9 #8 #7 #6 #5 #4 #3 #2 #1 #0

Return from Subroutine      S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0

Note: *10~*0: Program counter bits                         Program Counter
        #10~#0: Instruction code bits                                      S10~S0: Stack register bits
                                                                           @7~@0: PCL bits

Rev. 0.00                                                     6                                                              January 12, 2004
                                                                     Preliminary                                             HT48E30

In System Programming                                                                 Certain locations in the program memory are reserved
                                                                                      for special usage:
In system programming allows programming and repro-
gramming of HT48EXX microcontroller on application                                     Location 000H
circuit board, this will save time and money, both during                               This area is reserved for program initialization. After a
development in the lab. Using a simple 3-wire interface,                                chip reset, the program always begins execution at lo-
the ISP communicates serially with the HT48EXX                                          cation 000H.
microcontroller, reprogramming program memory and
EEPROM data memory on the chip.                                                       Location 004H
                                                                                        This area is reserved for the external interrupt service
Pin Name Function            Description                                                program. If the INT input pin is activated, the interrupt
                                                                                        is enabled and the stack is not full, the program begins
PA0        SDATA Serial data input/output                                               execution at location 004H.

PA4        SCLK Serial clock input                                                    Location 008H
                                                                                        This area is reserved for the timer/event counter inter-
RES        RESET Device reset                                                           rupt service program. If a timer interrupt results from a
                                                                                        timer/event counter overflow, and if the interrupt is en-
VDD        VDD       Power supply                                                       abled and the stack is not full, the program begins exe-
                                                                                        cution at location 008H.
VSS        VSS       Ground
                                                                                       Table location
             ISP Pin Assignments
                                                                                        Any location in the program memory space can be
Program Memory - ROM                                                                    used as look-up tables. The instructions TABRDC
                                                                                        [m] (the current page, one page=256 words) and
The program memory is used to store the program in-                                     TABRDL [m] (the last page) transfer the contents of
structions which are to be executed. It also contains                                   the lower-order byte to the specified data memory,
data, table, and interrupt entries, and is organized into                               and the higher-order byte to TBLH (08H). Only the
204814 bits, addressed by the program counter and ta-                                  destination of the lower-order byte in the table is
ble pointer.                                                                            well-defined, the other bits of the table word are trans-
                                                                                        ferred to the lower portion of TBLH, and the remaining
000H                                                                                    2-bits words are read as 0. The Table Higher-order
                D e v ic e In itia liz a tio n P r o g r a m                            byte register (TBLH) is read only. The table pointer
                                                                                        (TBLP) is a read/write register (07H), which indicates
004H                                                                                    the table location. Before accessing the table, the lo-
               E x te r n a l In te r r u p t S u b r o u tin e                         cation must be placed in the TBLP. The TBLH is read
                                                                                        only and cannot be restored. If the main routine and
008H            T im e r /E v e n t C o u n te r                                        the ISR (Interrupt Service Routine) both employ the
                                                                                        table read instruction, the contents of the TBLH in the
                In te r r u p t S u b r o u tin e                                       main routine are likely to be changed by the table read
                                                                                        instruction used in the ISR. Errors can occur. In other
                                                                     P ro g ra m        words, using the table read instruction in the main rou-
                                                                     M e m o ry         tine and the ISR simultaneously should be avoided.
                                                                                        However, if the table read instruction has to be applied
n00H                                                                                    in both the main routine and the ISR, the interrupt is
                                                                                        supposed to be disabled prior to the table read in-
                  L o o k - u p T a b le ( 2 5 6 w o r d s )                            struction. It will not be enabled until the TBLH has
nFFH                                                                                    been backed up. All table related instructions require

700H
                  L o o k - u p T a b le ( 2 5 6 w o r d s )

7FFH
                                 1 4 b its

           N o te : n ra n g e s fro m 0 to 7

                      Program Memory

Instruction                                                                           Table Location

                *10   *9                                         *8  *7           *6  *5              *4  *3  *2             *1  *0

TABRDC [m] P10 P9                                                P8  @7 @6 @5 @4 @3 @2 @1 @0

TABRDL [m]      1     1                                          1   @7 @6 @5 @4 @3 @2 @1 @0

Note: *10~*0: Table location bits                                        Table Location
        @7~@0: Table pointer bits                                                      P10~P8: Current program counter bits

Rev. 0.00                                                                         7                               January 12, 2004
           Preliminary                                                                                                     HT48E30

  two cycles to complete the operation. These areas                00H   In d ir e c t A d d r e s s in g R e g is te r 0
  may function as normal program memory depending
  upon the requirements.                                           01H   M P0

Stack Register - STACK                                             02H   In d ir e c t A d d r e s s in g R e g is te r 1

This is a special part of the memory which is used to              03H   M P1
save the contents of the program counter (PC) only. The
stack is organized into 4 levels and is neither part of the        04H   BP
data nor part of the program space, and is neither read-
able nor writeable. The activated level is indexed by the          05H   ACC
stack pointer (SP) and is neither readable nor writeable.
At a subroutine call or interrupt acknowledge signal, the          06H   PCL
contents of the program counter are pushed onto the
stack. At the end of a subroutine or an interrupt routine,         07H   TB LP
signaled by a return instruction (RET or RETI), the pro-
gram counter is restored to its previous value from the            08H   TB LH
stack. After a chip reset, the SP will point to the top of the
stack.                                                             09H   W D TS

If the stack is full and a non-masked interrupt takes              0A H  STATU S
place, the interrupt request flag will be recorded but the
acknowledge signal will be inhibited. When the stack               0B H  IN T C
pointer is decremented (by RET or RETI), the interrupt
will be serviced. This feature prevents stack overflow al-         0C H                                                    S p e c ia l P u r p o s e
lowing the programmer to use the structure more easily.                                                                    D ATA M EM O R Y
In a similar case, if the stack is full and a CALL is sub-       0D H  TM R
sequently executed, stack overflow occurs and the first                                                                          :U nused
entry will be lost (only the most recent 4 return ad-              0E H  TM R C                                            R e a d a s "0 0 "
dresses are stored).
                                                                   0FH
Data Memory - RAM
                                                                   10H
The data memory has a capacity of 1158 bits and is di-
vided into two functional groups: special function regis-          11H
ters and general purpose data memory (968). Most
are read/write, but some are read only.                            12H   PA

The special function registers include the indirect ad-            13H   PAC
dressing registers (R0;00H), timer/event counter
(TMR;0DH), timer/event counter control register                    14H   PB
(TMRC;0EH), program counter lower-order byte regis-
ter (PCL;06H), memory pointer registers (MP;01H), ac-              15H   PBC
cumulator (ACC;05H), table pointer (TBLP;07H), table
higher-order byte register (TBLH;08H), status register             16H   PC
(STATUS;0AH), interrupt control register (INTC;0BH),
Watchdog Timer option setting register (WDTS;09H),                 17H   PCC
I/O registers (PA;12H, PB;14H, PC;16H, PG;1EH) and
I/O control registers (PAC;13H, PBC;15H, PCC;17H,                  18H
PGC;1FH). The remaining space before the 20H is re-
served for future expanded usage and reading these                 19H
locations will return the result 00H. The general pur-
pose data memory, addressed from 20H to 7FH, is used               1A H
for data and control information under instruction com-
mands.                                                             1B H

All of the data memory areas can handle arithmetic,                1C H
logic, increment, decrement and rotate operations di-
rectly. Except for some dedicated bits, each bit in the            1D H
data memory can be set and reset by SET [m].i and
CLR [m].i. They are also indirectly accessible through           1E H  PG

                                                                   1FH   PG C

                                                                   20H

                                                                         G e n e ra l P u rp o s e
                                                                         D ATA M EM O R Y

                                                                                           (9 6 B y te s )

                                                                   7FH
                                                                   80H

                                                                   FFH

                                                                         RAM Mapping

                                                                   memory pointer registers (MP). The control register of
                                                                   the EEPROM data memory is located at [40H] in Bank 1.

                                                                   Indirect Addressing Register

                                                                   Location 00H and 02H are indirect addressing registers
                                                                   that are not physically implemented. Any read/write op-
                                                                   eration on [00H] and [02H] access the RAM pointed to
                                                                   by MP0 (01H) and MP1 (03H) respectively. Reading lo-
                                                                   cation 00H or 02H indirectly returns the result 00H.
                                                                   While, writing it indirectly leads to no operation. The
                                                                   function of data movement between two indirect ad-
                                                                   dressing registers is not supported. The memory pointer
                                                                   registers, MP0 and MP1, are both 7-bit registers used to
                                                                   access the RAM by combining corresponding indirect
                                                                   addressing registers. MP0 can only be applied to data
                                                                   memory in Bank 0, while MP1 can be applied to data
                                                                   memory in Bank 0 and Bank1.

Rev. 0.00                                                       8                                                          January 12, 2004
                                          Preliminary                     HT48E30

Accumulator                                                     In addition, on entering the interrupt sequence or exe-
                                                                cuting the subroutine call, the status register will not be
The accumulator is closely related to ALU operations. It        pushed onto the stack automatically. If the contents of
is also mapped to location 05H of the data memory and           the status are important and if the subroutine may cor-
can carry out immediate data operations. The data               rupt the status register, precautions must be taken to
movement between two data memory locations must                 save it properly.
pass through the accumulator.

Arithmetic and logic unit - ALU                                 Interrupt

This circuit performs 8-bit arithmetic and logic opera-         The device provides an external interrupt and internal
tions. The ALU provides the following functions:                timer/event counter interrupts. The Interrupt Control
                                                                Register (INTC;0BH) contains the interrupt control bits
Arithmetic operations (ADD, ADC, SUB, SBC, DAA)               to set the enable or disable and the interrupt request
Logic operations (AND, OR, XOR, CPL)                          flags.
Rotation (RL, RR, RLC, RRC)
Increment and Decrement (INC, DEC)                            Once an interrupt subroutine is serviced, all the other in-
Branch decision (SZ, SNZ, SIZ, SDZ ....)                      terrupts will be blocked (by clearing the EMI bit). This
The ALU not only saves the results of a data operation          scheme may prevent any further interrupt nesting. Other
but also changes the status register.                           interrupt requests may occur during this interval but only
                                                                the interrupt request flag is recorded. If a certain inter-
Status Register - STATUS                                        rupt requires servicing within the service routine, the
                                                                EMI bit and the corresponding bit of the INTC may be set
This 8-bit register (0AH) contains the zero flag (Z), carry     to allow interrupt nesting. If the stack is full, the interrupt
flag (C), auxiliary carry flag (AC), overflow flag (OV),        request will not be acknowledged, even if the related in-
power down flag (PDF), and watchdog time-out flag               terrupt is enabled, until the SP is decremented. If immedi-
(TO). It also records the status information and controls       ate service is desired, the stack must be prevented from
the operation sequence.                                         becoming full.

With the exception of the TO and PDF flags, bits in             All these kinds of interrupts have a wake-up capability.
the status register can be altered by instructions like         As an interrupt is serviced, a control transfer occurs by
most other registers. Any data written into the status          pushing the program counter onto the stack, followed by
register will not change the TO or PDF flag. In addi-           a branch to a subroutine at specified location in the pro-
tion operations related to the status register may give         gram memory. Only the program counter is pushed onto
different results from those intended. The TO flag              the stack. If the contents of the register or status register
can be affected only by a system power-up, a WDT                (STATUS) are altered by the interrupt service program
time-out or executing the CLR WDT or HALT in-               which corrupts the desired control sequence, the con-
struction. The PDF flag can be affected only by exe-            tents should be saved in advance.
cuting the HALT or CLR WDT instruction or
during a system power-up.                                       External interrupts are triggered by a high to low transi-
                                                                tion of the INT and the related interrupt request flag (EIF;
The Z, OV, AC and C flags generally reflect the status of       bit 4 of INTC) will be set. When the interrupt is enabled,
the latest operations.                                          the stack is not full and the external interrupt is active, a

Labels Bits                                                     Function

              C is set if an operation results in a carry during an addition operation or if a borrow does not take

C          0 place during a subtraction operation; otherwise C is cleared. C is also affected by a rotate

              through carry instruction.

AC         1  AC is set if an operation results in a carry out of the low nibbles in addition or no borrow from the
              high nibble into the low nibble in subtraction; otherwise AC is cleared.

Z          2 Z is set if the result of an arithmetic or logic operation is zero; otherwise Z is cleared.

OV         3  OV is set if an operation results in a carry into the highest-order bit but not a carry out of the high-
              est-order bit, or vice versa; otherwise OV is cleared.

PDF        4  PDF is cleared by a system power-up or executing the CLR WDT instruction. PDF is set by ex-

              ecuting the HALT instruction.

TO         5  TO is cleared by a system power-up or executing the CLR WDT or HALT instruction. TO is
              set by a WDT time-out.

          6 Unused bit, read as 0

          7 Unused bit, read as 0

                                          Status Register

Rev. 0.00                                                    9            January 12, 2004
                                  Preliminary                                                                                  HT48E30

Register   Bit No.    Label                                               Function
               0       EMI   Controls the master (global) interrupt (1= enabled; 0= disabled)
  INTC         1       EEI   Controls the external interrupt (1= enabled; 0= disabled)
  (0BH)        2       ETI   Controls the Timer/Event Counter 0 interrupt (1= enabled; 0= disabled)
               3            Unused bit, read as 0
               4       EIF   External interrupt request flag (1= active; 0= inactive)
               5        TF   Internal Timer/Event Counter 0 request flag (1= active; 0= inactive)
               6            Unused bit, read as 0
               7            Unused bit, read as 0

                                             INTC Register

subroutine call to location 04H will occur. The interrupt              If only one stack is left and enabling the interrupt is not
request flag (EIF) and EMI bits will be cleared to disable             well controlled, the original control sequence will be dam-
other interrupts.                                                      aged once the CALL operates in the interrupt subrou-
                                                                       tine.
The internal timer/event counter interrupt is initialized by
setting the timer/event counter interrupt request flag                 Oscillator Configuration
(TF; bit 5 of INTC), caused by a timer overflow. When                  There are 2 oscillator circuits in the microcontroller.
the interrupt is enabled, the stack is not full and the TF
bit is set, a subroutine call to location 08H will occur. The                                                               V DD
related interrupt request flag (TF) will be reset and the
EMI bit cleared to disable further interrupts.

During the execution of an interrupt subroutine, other in-             O SC1                                                   O SC1
terrupt acknowledge signals are held until the RETI in-
struction is executed or the EMI bit and the related                                                 470pF
interrupt control bit are set to 1 (if the stack is not full). To
return from the interrupt subroutine, RET or RETI                  O SC2                         fS Y S /4                 O SC2
may be invoked. RETI will set the EMI bit to enable an in-
terrupt service, but RET will not.                                                                   N M O S O p e n D r a in

                                                                       C r y s ta l O s c illa to r                            R C O s c illa to r

                                                                              System Oscillator

Interrupts, occurring in the interval between the rising               All of them are designed for system clocks, namely, ex-
edges of two consecutive T2 pulses, will be serviced on                ternal RC oscillator and external Crystal oscillator,
the latter of the two T2 pulses, if the corresponding inter-           which are determined by options. No matter what oscil-
rupts are enabled. In the case of simultaneous requests                lator type is selected, the signal provides the system
the following table shows the priority that is applied.                clock. The HALT mode stops the system oscillator and
These can be masked by resetting the EMI bit.                          ignores an external signal to conserve power.

No.        Interrupt Source  Priority Vector                           If an RC oscillator is used, an external resistor between
                                                                       OSC1 and VDD is required and the resistance must
a External Interrupt         1    04H                                  range from 24kW to 1MW. The system clock, divided by
                                                                       4, is available on OSC2, which can be used to synchro-
b Timer/Event Counter Overflow 2  08H                                  nize external logic. The RC oscillator provides the most
                                                                       cost effective solution. However, the frequency of oscil-
The timer/event counter interrupt request flag (TF), ex-               lation may vary with VDD, temperatures and the chip it-
ternal interrupt request flag (EIF), enable timer/event                self due to process variations. It is, therefore, not
counter interrupt bit (ETI), enable external interrupt bit             suitable for timing sensitive operations where an accu-
(EEI) and enable master interrupt bit (EMI) constitute an              rate oscillator frequency is desired.
interrupt control register (INTC) which is located at 0BH
in the data memory. EMI, EEI, ETI are used to control                  If a Crystal oscillator is used, a crystal across OSC1 and
the enabling/disabling of interrupts. These bits prevent               OSC2 is needed to provide the feedback and phase
the requested interrupt from being serviced. Once the                  shift required for the oscillator. No other external compo-
interrupt request flags (TF, EIF) are set, they will remain            nents are required. In stead of a crystal, a resonator can
in the INTC register until the interrupts are serviced or              also be connected between OSC1 and OSC2 to obtain
cleared by a software instruction.                                     a frequency reference, but two external capacitors in
                                                                       OSC1 and OSC2 are required.
It is recommended that a program does not use the
CALL subroutine within the interrupt subroutine. In-                 The WDT oscillator is a free running on-chip RC oscilla-
terrupts often occur in an unpredictable manner or                     tor, and no external components are required. Even if
need to be serviced immediately in some applications.                  the system enters the power down mode and the sys-

Rev. 0.00                                                          10                                                          January 12, 2004
                                               Preliminary                                                    HT48E30

tem clock is stopped, the oscillator still works within a             The WDT overflow under normal operation will initialize
period of 65ms at 5V. The WDT oscillator can be dis-                  a chip reset and set the status bit TO. But in the
abled by options to conserve power.                                   HALT mode, the overflow will initialize a warm reset
                                                                      and only the PC and SP are reset to zero. To clear the
Watchdog Timer - WDT                                                  contents of WDT (including the WDT prescaler), three
                                                                      methods are adopted; external reset (a low level to
The WDT clock source is implemented by a dedicated                    RES), software instruction and a HALT instruction.
RC oscillator (WDT oscillator), instruction clock (system             The software instruction includes CLR WDT and the
clock divided by 4), determines the options. This timer is            other set - CLR WDT1 and CLR WDT2. Of these
designed to prevent a software malfunction or sequence                two types of instruction, only one can be active depend-
from jumping to an unknown location with unpredictable                ing on the option - CLR WDT times selection option. If
results. The Watchdog Timer can be disabled by op-                    the CLR WDT is selected (i.e. CLRWDT times equal
tions. If the Watchdog Timer is disabled, all the execu-              one), any execution of the CLR WDT instruction will
tions related to the WDT result in no operation.                      clear the WDT. In the case that CLR WDT1 and CLR
                                                                      WDT2 are chosen (i.e. CLRWDT times equal two),
Once the internal WDT oscillator (RC oscillator with a                these two instructions must be executed to clear the
period of 65ms at 5V normally) is selected, it is first di-           WDT; otherwise, the WDT may reset the chip as a result
vided by 256 (8-stage) to get the nominal time-out pe-                of time-out.
riod of 18.6ms at 5V. This time-out period may vary with
temperatures, VDD and process variations. By invoking                 Power Down Operation - HALT
the WDT prescaler, longer time-out periods can be real-
ized. Writing data to WS2, WS1, WS0 (bit 2,1,0 of the                 The HALT mode is initialized by the HALT instruction
WDTS) can give different time-out periods. If WS2, WS1,               and results in the following...
and WS0 are all equal to 1, the division ratio is up to 1:128,
and the maximum time-out period is 2.4s at 5V seconds. If             The system oscillator will be turned off but the WDT
the WDT oscillator is disabled, the WDT clock may still                 oscillator remains running (if the WDT oscillator is se-
come from the instruction clock and operates in the same                lected).
manner except that in the HALT state the WDT may stop
counting and lose its protecting purpose. In this situation            The contents of the on chip RAM and registers remain
the logic can only be restarted by an external logic. The               unchanged.
high nibble and bit 3 of the WDTS are reserved for users
defined flags, which can be used to indicate some speci-               WDT and WDT prescaler will be cleared and re-
fied status.                                                            counted again (if the WDT clock is from the WDT os-
                                                                        cillator).
If the device operates in a noisy environment, using the
on-chip RC oscillator (WDT OSC) is strongly recom-                     All of the I/O ports maintain their original status.
mended, since the HALT will stop the system clock.                     The PDF flag is set and the TO flag is cleared.

WS2        WS1  WS0                Division Ratio                     The system can leave the HALT mode by means of an
  0          0    0                       1:1                         external reset, an interrupt, an external falling edge sig-
  0          0    1                       1:2                         nal on port A or a WDT overflow. An external reset
  0          1    0                       1:4                         causes a device initialization and the WDT overflow per-
  0          1    1                       1:8                         forms a warm reset. After the TO and PDF flags are
  1          0    0                       1:16                        examined, the reason for chip reset can be determined.
  1          0    1                       1:32                        The PDF flag is cleared by a system power-up or exe-
  1          1    0                       1:64                        cuting the CLR WDT instruction and is set when exe-
  1          1    1                                                   cuting the HALT instruction. The TO flag is set if a
                                         1:128                        WDT time-out occurs, and causes a wake-up that only
                                                                      resets the PC and SP; the others remain in their original
                                                                      status.

                WDTS Register

           S y s te m C lo c k /4  O p tio n   8 - b it C o u n te r  W D T P r e s c a le r
                                   S e le c t                           7 - b it C o u n te r
                     W DT
                     O SC                                                8 -to -1 M U X          W S 0~W S 2

                                                                           W D T T im e - o u t

                                               Watchdog Timer

Rev. 0.00                                                       11                                            January 12, 2004
                                                  Preliminary                                                                   HT48E30

The port A wake-up and interrupt methods can be con-                          VDD                                       tS S T
sidered as a continuation of normal execution. Each bit                       RES
in port A can be independently selected to wake up the            S S T T im e - o u t  Reset Timing Chart
device by options. Awakening from an I/O port stimulus,             C h ip R e s e t
the program will resume execution of the next instruc-
tion. If it awakens from an interrupt, two sequence may                                         V DD
occur. If the related interrupt is disabled or the interrupt                                          0 .0 1 m F *
is enabled but the stack is full, the program will resume
execution at the next instruction. If the interrupt is en-                              100kW
abled and the stack is not full, a regular interrupt re-                                                          RES
sponse takes place. If an interrupt request flag is set to
1 before entering the HALT mode, the wake-up func-                                     10kW
tion of the related interrupt will be disabled. Once a
wake-up event occurs, it takes 1024 (system clock pe-                                   0 .1 m F *
riod) to resume to normal operation. In other words, a
dummy period will be inserted after a wake-up. If the                                        Reset Circuit
wake-up results from an interrupt acknowledge signal,
the actual interrupt subroutine execution will be delayed         Note: * Make the length of the wiring, which is con-
by one or more cycles. If the wake-up results in the next                   nected to the RES pin as short as possible, to
instruction execution, this will be executed immediately                    avoid noise interference.
after the dummy period is finished.

To minimize power consumption, all the I/O pins should
be carefully managed before entering the HALT status.

                                                                  H A LT                                                        W a rm R e s e t
                                                                            W DT
Reset

There are three ways in which a reset can occur:

RES reset during normal operation                               RES
RES reset during HALT
WDT time-out reset during normal operation                                                                                    C o ld
                                                                                                                                R eset
The time-out during HALT is different from other chip re-
set conditions, since it can perform a warm reset that          O SC1           SST
resets only the PC and SP, leaving the other circuits in                     1 0 - b it R ip p le
their original state. Some registers remain unchanged
during other reset conditions. Most registers are reset to                      C o u n te r
the initial condition when the reset conditions are met.
By examining the PDF and TO flags, the program can                           S y s te m R e s e t
distinguish between different chip resets.
                                                                                    Reset Configuration

TO PDF     RESET Conditions                                       When a system reset occurs, the SST delay is added
                                                                  during the reset period. Any wake-up from HALT will en-
                                                                  able an SST delay.

0 0 RES reset during power-up                                     An extra option load time delay is added during system
u u RES reset during normal operation                             reset (power-up, WDT time-out at normal mode or RES
0 1 RES wake-up HALT                                              reset).
1 u WDT time-out during normal operation
1 1 WDT wake-up HALT                                              The functional unit chip reset status are shown below.

                                                                  PC                               000H

                                                                  Interrupt                        Disable

Note: u stands for unchanged"                                   Prescaler                        Clear

To guarantee that the system oscillator is started and            WDT                              Clear. After master reset,
stabilized, the SST (System Start-up Timer) provides an                                            WDT begins counting
extra delay of 1024 system clock pulses when the sys-
tem reset (power-up, WDT time-out or RES reset) or the            Timer/Event Counter Off
system awakes from the HALT state.
                                                                  Input/Output Ports               Input mode

                                                                  Stack Pointer, SP                Points to the top of the stack

Rev. 0.00                                                     12                                                       January 12, 2004
                                               Preliminary                              HT48E30

The registers status is summarized in the following table.

Register   Reset                    WDT Time-out                RES Reset  RES Reset    WDT Time-out
                                                                             (HALT)         (HALT)*
           (Power On) (Normal Operation) (Normal Operation)
                                                                            xxxx xxxx      uuuu uuuu
TMR        xxxx xxxx                xxxx xxxx                   xxxx xxxx  00-0 1000       uu-u uuuu

TMRC       00-0 1000                00-0 1000                   00-0 1000      000H           000H

Program    000H                     000H                        000H       -uuu uuuu       -uuu uuuu
Counter                                                                    uuuu uuuu       uuuu uuuu
                                                                           uuuu uuuu       uuuu uuuu
MP         -xxx xxxx                -uuu uuuu                   -uuu uuuu   --uu uuuu      --uu uuuu
                                                                            --01 uuuu      --11 uuuu
ACC        xxxx xxxx                uuuu uuuu                   uuuu uuuu   --00 0000      --uu uuuu
                                                                           0000 0111       uuuu uuuu
TBLP       xxxx xxxx                uuuu uuuu                   uuuu uuuu  1111 1111       uuuu uuuu
                                                                           1111 1111       uuuu uuuu
TBLH       --xx xxxx                --uu uuuu                   --uu uuuu  1111 1111       uuuu uuuu
                                                                           1111 1111       uuuu uuuu
STATUS     --00 xxxx                --1u uuuu                   --uu uuuu   --11 1111      --uu uuuu
                                                                            --11 1111      --uu uuuu
INTC       --00 0000                --00 0000                   --00 0000
                                                                             ---- ---1       ---- ---u
WDTS       0000 0111                0000 0111                   0000 0111    ---- ---1       ---- ---u
                                                                            1000 ----       uuuu ----
PA         1111 1111                1111 1111                   1111 1111

PAC        1111 1111                1111 1111                   1111 1111

PB         1111 1111                1111 1111                   1111 1111

PBC        1111 1111                1111 1111                   1111 1111

PC         --11 1111                --11 1111                   --11 1111

PCC        --11 1111                --11 1111                   --11 1111

PG         ---- ---1                ---- ---1                   ---- ---1

PGC        ---- ---1                ---- ---1                   ---- ---1

EECR       1000 ----                1000 ----                   1000 ----

Note:  * stands for warm reset
       u stands for unchanged
       x stands for unknown

Timer/Event Counter                                             control register, which defines some options.

Timer/event counters (TMR) is implemented in the                The TM0, TM1 bits define the operating mode. The
microcontroller. The timer/event counter contains an 8-bit      event count mode is used to count external events,
programmable count-up counter and the clock may come            which means the clock source comes from an external
from an external source or from the system clock by 4.          (TMR) pin. The timer mode functions as a normal timer
                                                                with the clock source coming from the fINT clock. The
Using the internal clock sources, there are 2 reference         pulse width measurement mode can be used to count the
time-bases for the timer/event counter. The internal            high or low level duration of the external signal (TMR). The
clock source can be selected as coming from fSYS or by          counting is based on the fINT clock.
options. Using an external clock input allows the user to
count external events, measure time internals or pulse          In the event count or timer mode, once the timer/event
widths, or generate an accurate time base. While using          counter starts counting, it will count from the current
the internal clock allows the user to generate an accu-         contents in the timer/event counter to FFH. Once over-
rate time base.                                                 flow occurs, the counter is reloaded from the timer/event
                                                                counter preload register and generates the interrupt re-
The timer/event counter can generate PFD signals by             quest flag (TF; bit 5 of INTC) at the same time.
using external or internal clock and the PFD frequency
is determine by the equation fINT/[2(256-N)].                  In the pulse width measurement mode with the TON and
                                                                TE bits equal to one, once the TMR has received a tran-
There are 2 registers related to the timer/event counter;       sient from low to high (or high to low if the TE bits is 0)
TMR ([0DH]), TMRC ([0EH]). Two physical registers are           it will start counting until the TMR returns to the original
mapped to TMR location; writing TMR makes the start-            level and resets the TON. The measured result will re-
ing value be placed in the timer/event counter preload          main in the timer/event counter even if the activated
register and reading TMR retrieves the contents of the          transient occurs again. In other words, only one cycle
timer/event counter. The TMRC is a timer/event counter

Rev. 0.00                                                   13                          January 12, 2004
                                                                 Preliminary                                                 HT48E30

measurement can be done. Until setting the TON, the                           In the case of timer/event counter OFF condition, writing
cycle measurement will function again as long as it re-                       data to the timer/event counter preload register will also
ceives further transient pulse. Note that, in this operat-                    reload that data to the timer/event counter. But if the
ing mode, the timer/event counter starts counting not                         timer/event counter is turned on, data written to it will
according to the logic level but according to the transient                   only be kept in the timer/event counter preload register.
edges. In the case of counter overflows, the counter is                       The timer/event counter will still operate until overflow
reloaded from the timer/event counter preload register                        occurs. When the timer/event counter (reading TMR) is
and issues the interrupt request just like the other two                      read, the clock will be blocked to avoid errors. As clock
modes. To enable the counting operation, the timer ON                         blocking may results in a counting error, this must be
bit (TON; bit 4 of TMRC) should be set to 1. In the pulse                     taken into consideration by the programmer.
width measurement mode, the TON will be cleared au-
tomatically after the measurement cycle is completed.                         The bit0~bit2 of the TMRC can be used to define the
But in the other two modes the TON can only be reset by                       pre-scaling stages of the internal clock sources of
instructions. The overflow of the timer/event counter is                      timer/event counter. The definitions are as shown. The
one of the wake-up sources. No matter what the opera-                         overflow signal of the timer/event counter can be used
tion mode is, writing a 0 to ETI can disable the corre-                     to generate PFD signals for buzzer driving.
sponding interrupt services.

Label (TMRC)  Bits                                                            Function

PSC0~PSC2             Defines the prescaler stages, PSC2, PSC1, PSC0=

TE                    000: fINT=fSYS/2
TON                   001: fINT=fSYS/4
                      010: fINT=fSYS/8
             0~2 011: fINT=fSYS/16
TM0                   100: fINT=fSYS/32
TM1                   101: fINT=fSYS/64
                      110: fINT=fSYS/128
                      111: fINT=fSYS/256

              3     Defines the TMR active edge of the timer/event counter 0
                    (0=active on low to high; 1=active on high to low)

              4     Enable or disable timer 0 counting
                    (0=disabled; 1=enabled)

              5 Unused bit, read as 0

                    Defines the operating mode

              6     01=Event count mode (external clock)
              7     10=Timer mode (internal clock)
                    11=Pulse width measurement mode

                    00=Unused

                                                                 TMRC Register

              (1 /2 ~ 1 /2 5 6 )

fS Y S     8 - s ta g e P r e s c a le r

                                          fIN T                                                               D a ta B u s
                    8 -1 M U X
                                                                                T im e r /E v e n t C o u n te r R e lo a d
                                                           TM 1                   P r e lo a d R e g is te r
                                                           TM 0
           P S C 2~P S C 0 TM R

                                                TE

                                          TM 1       P u ls e W id th           T im e r /E v e n t        O v e r flo w
                                          TM 0      M e a s u re m e n t          C o u n te r             to In te rru p t
                                                    M o d e C o n tro l
                                          TO N                                                       1 /2                    BZ

                                                                                                                             BZ

                                                    Timer/Event Counter

Rev. 0.00                                                                 14                                                 January 12, 2004
                                               Preliminary                      HT48E30

Input/Output Ports                                                 After a chip reset, these input/output lines remain at high
                                                                   levels or floating state (depending on the pull-high op-
There are 23 bidirectional input/output lines in the               tions). Each bit of these input/output latches can be set
microcontroller, labeled from PA to PC and PG, which               or cleared by SET [m].i and CLR [m].i (m=12H, 14H,
are mapped to the data memory of [12H], [14H], [16H]               16H or 1EH) instructions.
and [1EH] respectively. All of these I/O ports can be
used for input and output operations. For input opera-             Some instructions first input data and then follow the
tion, these ports are non-latching, that is, the inputs            output operations. For example, SET [m].i, CLR
must be ready at the T2 rising edge of instruction MOV            [m].i, CPL [m], CPLA [m] read the entire port states
A,[m] (m=12H, 14H, 16H or 1EH). For output operation,             into the CPU, execute the defined operations
all the data is latched and remains unchanged until the            (bit-operation), and then write the results back to the
output latch is rewritten.                                         latches or the accumulator.

Each I/O line has its own control register (PAC, PBC,              Each line of port A has the capability of waking-up the de-
PCC, PGC) to control the input/output configuration.               vice. The highest 7-bit of port G are not physically imple-
With this control register, CMOS output or Schmitt trig-           mented; on reading them a 0 is returned whereas writing
ger input with or without pull-high resistor structures can        then results in no operation. See Application note.
be reconfigured dynamically under software control. To
function as an input, the corresponding latch of the con-          There is a pull-high option available for all I/O lines (bit
trol register must write a 1. The input source also de-          option). Once the pull-high option of an I/O line is se-
pends on the control register. If the control register bit is      lected, the I/O line has a pull-high resistor. Otherwise,
1, the input will read the pad state. If the control regis-      the pull-high resistor is absent. It should be noted that a
ter bit is 0, the contents of the latches will move to the       non-pull-high I/O line operating in input mode will cause
internal bus. The latter is possible in the                        a floating state.
read-modify-write instruction.
                                                                   The PB0 and PB1 are pin-shared with BZ and BZ sig-
For output function, CMOS is the only configuration.               nals, respectively. If the BZ/BZ option is selected, the
These control registers are mapped to locations 13H,               output signal in output mode of PB0/PB1 will be the PFD
15H, 17H and 1FH.                                                  signal generated by timer/event counter 0 overflow sig-
                                                                   nal. The input mode always remain in its original func-
                                                                   tions. Once the BZ/BZ option is selected, the buzzer
                                                                   output signals are controlled by the PB0 data register
                                                                   only.

The I/O functions of PB0/PB1 are shown below.

PB0 I/O         I  I  O                             O              O  O   O  O  O  O

PB1 I/O         I  O  I                             I              I  O   O  O  O  O

PB0 Mode        x  x  C                             B              B  C   B  B  B  B

PB1 Mode        x  C  x                             x              x  C   C  C  B  B

PB0 Data        x  x  D                             0              1  D0  0  1  0  1

PB1 Data        x  D  x                             x              x  D1  D  D  x  x

PB0 Pad Status  I  I  D                             0              B  D0  0  B  0  B

PB1 Pad Status  I  D  I                             I              I  D1  D  D  0  B

Note:  I input, O output, D, D0, D1 data,
       B buzzer option, BZ or BZ, x don't care
       C CMOS output

Rev. 0.00                                                      15               January 12, 2004
                                                              Preliminary                                                                HT48E30

                            D a ta B u s                   C o n tr o l B it                                       V DD
           W r ite C o n tr o l R e g is te r              DQ                     PU

                         C h ip R e s e t                  CK Q                                                             P A 0~P A 7
                                                                  S                                                         P B 0~P B 7
           R e a d C o n tr o l R e g is te r                                                                               P C 0~P C 5
                                                           D a ta B it                                                      PG 0

                                                           D        Q                     M
                                                                                           U
           W r ite D a ta R e g is te r                    CK Q                            X
                                                                 S
                                                                                               BZEN
           (P  B  0,P  B  1  O  n ly )         B  PB    0                               ( P B 0 , P B 1 O n ly )
                                                  Z /B  Z
                                                                                   O P 0~O P 7
           R e a d D a ta R e g is te r                                 M
              S y s te m W a k e -u p                                   U
                   ( P A o n ly )                                       X

               IN T fo r P G 0 O n ly

                                                              Input/Output Ports

The PG0 is pin-shared with INT.                                                   The relationship between VDD and VLVR is shown below.

It is recommended that unused or not bonded out I/O                               V DD  V O PR
lines should be set as output pins by software instruction
to avoid consuming power under input floating state.                              5 .5 V 5 .5 V

Low Voltage Reset - LVR                                                                                                         V LV R
                                                                                                        3 .3 V
The HT48E30 provides a low voltage reset circuit in or-
der to monitor the supply voltage of the device. If the                                                            2 .4 V
supply voltage is within the range 0.9V~VLVR, such as
while changing a battery, the LVR will automatically re-                                                                        0 .9 V
set the device internally.                                                        Note: VOPR is the voltage range for proper chip opera-

The LVR includes the following specifications:                                              tion at 4MHz system clock.

Within the low voltage range (0.9V~VLVR), the device
  remains in their original state until exceeding 1ms. If
  the low voltage state does not exceed 1ms, the LVR
  will ignore it and does not perform a reset function.

The LVR uses the OR function with the external
  RES signal to perform chip reset.

Rev. 0.00                                                                     16                                                         January 12, 2004
                                                        Preliminary                                                        HT48E30

                  V DD                                                                                                     L V R D e te c t V o lta g e
            5 .5 V

            V LV R
            0 .9 V

               0V
           R e s e t S ig n a l

                                 R eset           N o r m a l O p e r a tio n                R eset

                                         *1                                              *2

                                                        Low Voltage Reset

Note:  *1: To make sure that the system oscillator has stabilized, the SST provides an extra delay of
           1024 system clock pulses before entering the normal operation.

       *2: Since low voltage has to be maintained in its original state until exceeding 1ms, therefore after a 1ms
            delay, the device enters a reset mode.

EEPROM Data Memory

The 1288 bits EEPROM data memory is readable and writable during normal operation. It is indirectly addressed
through the control register EECR ([40H] in Bank 1). The EECR can be read and written to only by indirect addressing
mode using MP1.

Label (EECR) Bits                                                                            Function

          0~3 Unused bit, read as 0

       CS  4 EEPROM data memory select

       SK  5 Serial clock input to EEPROM data memory

       DI  6 Serial data input to EEPROM data memory

       DO  7 Serial data output from EEPROM data memory

                                                            C S C o n tro l                  A d d r e s s R e g is te r
                                                                                             A d d re s s D e c o d e r
                                                            SK                 L o g ic
                                                                                and

                                            CS                                 C lo c k

                                             SK                 G e n e ra to r

                                 EECR             V DD  DI        D a ta                     M e m o r y C e ll A r r a y
                                                                R e g is te r                    1 K : (1 2 8 8 )
                                              DI
                                                                                                O u tp u t B u ffe r
                                            DO

                                                        DO

                                                                               S am e as H T93LC 46

                                                  EEPROM Data Memory Block Diagram

Rev. 0.00                                                       17                                                         January 12, 2004
                                                             Preliminary                                              HT48E30

The EEPROM data memory is accessed via a                               memory at the rising edge of SK. During the READ cy-
three-wire serial communication interface by writing to                cle, DO acts as the data output and during the WRITE or
EECR. It is arranged into 128 words by 8 bits. The                     ERASE cycle, DO indicates the BUSY/READY status.
EEPROM data memory contains seven instructions:                        When the DO is active for read data or as a BUSY/
READ, ERASE, WRITE, EWEN, EWDS, ERAL and                               READY indicator the CS pin must be high; otherwise
WRAL. These instructions are all made up of 10 bits                    DO will be in a high state. For successful instructions,
data: 1 start bit, 2 op-code bits and 7 address bits.                  CS must be low once after the instruction is sent. After
                                                                       power on, the device is by default in the EWDS state.
By writing CS, SK and DI, these instructions can be                    And, an EWEN instruction must be performed before
given to the EEPROM. These serial instruction data pre-                any ERASE or WRITE instruction can be executed.
sented at the DI will be written into the EEPROM data

The following are the functional descriptions and timing diagrams of all seven instructions.

                              tC S S                                                                    tC D S
           CS                                                                               tC S H

                                         tS K H              tS K L
                                                                            V a lid D a ta
           SK
                                 tD IS
                                             t D IH

           DI                         V a lid D a ta

           DO                                        tP D 0               tP D 1

                                      1

EECR A.C. Characteristics                                                                                              Ta=25C

Symbol         Parameter                                     VCC=5V10%                     VCC=2.2V10%              Unit

                                                             Min.      Max.                 Min.                Max.  MHz
                                                                                                                       ns
fSK        Clock Frequency                                   0         2                    0                   1      ns
                                                                                                                       ns
tSKH       SK High Time                                      250                           500                       ns
                                                                                                                       ns
tSKL       SK Low Time                                       250                           500                       ns
                                                                                                                       ns
tCSS       CS Setup Time                                     50                            100                       ns
                                                                                                                       ns
tCSH       CS Hold Time                                      0                             0                         ns
                                                                                                                       ns
tCDS       CS Deselect Time                                  250                           250                       ms

tDIS       DI Setup Time                                     100                           200                 

tDIH       DI Hold Time                                      100                           200                 

tPD1       DO Delay to 1                                            250                                     500

tPD0       DO Delay to 0                                            250                                     500

tSV        Status Valid Time                                          250                                     250

tHZ        DO Disable Time                                   100                           200                 

tPR        Write Cycle Time Per Word                                  2                                       5

Rev. 0.00                                                          18                                                 January 12, 2004
                                    Preliminary                                                                                   HT48E30

READ                                                                                         WRITE

The READ instruction will stream out data at a specified                                     The WRITE instruction writes data into the EEPROM
address on the DO. The data on DO changes during the                                         data memory at the specified addresses in the program-
low-to-high edge of SK. The 8 bits data stream is pre-                                       ming enable mode. After the WRITE op-code and the
ceded by a logical 0 dummy bit. Irrespective of the                                        specified address and data have been issued, the data
condition of the EWEN or EWDS instruction, the READ                                          writing is activated by the falling edge of CS. Since the
command is always valid and independent of these two                                         internal auto-timing generator provides all timing signal
instructions. After the data word has been read the in-                                      for the internal writing, so the SK clock is not required.
ternal address will be automatically incremented by 1 al-                                    The auto-timing write cycle includes an automatic
lowing the next consecutive data word to be read out                                         erase-before-write capability. So, it is not necessary to
without entering further address data. The address will                                      erase data before the WRITE instruction. During the in-
wrap around with CS High until CS returns to Low.                                            ternal writing, we can verify the busy/ready status if CS
                                                                                             is high. The DO will remain low but when the operation is
EWEN/EWDS                                                                                    over, the DO will return to high and further instructions
                                                                                             can be executed.
The EWEN/EWDS instruction will enable or disable the
programming capabilities. At both the power on and                                           ERAL
power off state the device automatically entered the dis-
able mode. Before a WRITE, ERASE, WRAL or ERAL in-                                           The ERAL instruction erases the entire 1288 memory
struction is given, the programming enable instruction                                       cells to a logical 1 state in the programming enable
EWEN must be issued, otherwise the ERASE/WRITE in-                                           mode. After the erase-all instruction set has been is-
struction is invalid. After the EWEN instruction is issued,                                  sued, the data erase feature is activated by the falling
the programming enable condition remains until power is                                      edge of CS. Since the internal auto-timing generator
turned off or an EWDS instruction is given. No data can be                                   provides all timing signal for the erase-all operation, so
written into the EEPROM data memory in the program-                                          the SK clock is not required. During the internal erase-all
ming disabled state. By so doing, the internal memory data                                   operation, we can verify the busy/ready status if CS is
can be protected.                                                                            high. The DO will remain low but when the operation is
                                                                                             over, the DO will return to high and further instruction
ERASE                                                                                        can be executed.

The ERASE instruction erases data at the specified ad-                                       WRAL
dresses in the programming enable mode. After the
ERASE op-code and the specified address have been                                            The WRAL instruction writes data into the entire 1288
issued, the data erase is activated by the falling edge of                                   memory cells in the programming enable mode. After
CS. Since the internal auto-timing generator provides all                                    the write-all instruction set has been issued, the data
timing signals for the internal erase, so the SK clock is                                    writing is activated by the falling edge of CS. Since the
not required. During the internal erase, we can verify the                                   internal auto-timing generator provides all timing signals
busy/ready status if CS is high. The DO will remain low                                      for the write-all operation, so the SK clock is not re-
but when the operation is over, the DO will return to high                                   quired. During the internal write-all operation, we can
and further instructions can be executed.                                                    verify the busy/ready status if CS is high. The DO will re-
                                                                                             main low but when the operation is over the DO will re-
                                                                                             turn to high and further instruction can be executed.

EECR Control Timing Diagrams
READ

                                                                                                               tC D S
    CS

SK

DI         (1 ) 1 0 A N   A0

           S ta r t b it

DO         1                  0 DX  D0 DX                                                                              1

                                                                         *                   M ode                        (X 8 )
    * A d d r e s s p o in te r a u to m a tic a lly c y c le s to th e n e x t w o r d

                                                                                             AN                           A6

                                                                                             DX                           D7

Rev. 0.00                                                                                19                                       January 12, 2004
                                                               Preliminary                                   HT48E30

EWEN/EWDS                                                           S ta n d b y

   CS

SK

DI         (1 ) 0 0

           S ta r t b it           11=E W E N

                                   00=E W D S

WRITE

CS                                                                    tC D S        V e r ify  S ta n d b y

SK

DI         (1 ) 0                  1 A N A N -1 A N -2  A1 A0 DX  D0

           S ta r t b it                                                             tS V
                                                                                  B usy
DO                           1                                                tP R

                                                                                               R eady

ERASE

CS                                                                    tC D S        V e r ify  S ta n d b y

SK

DI         ( 1 ) 1 1 A N A N -1 A N -2                  A1 A0

           S ta r t b it                                                             tS V
                                                                                  B usy
DO                        1                                                   tP R

                                                                                               R eady

ERAL

CS                                                                    tC D S        V e r ify  S ta n d b y

SK

DI         (1 ) 0 0 1 0

           S ta r t b it                                                             tS V
                                                                                  B usy
DO                              1                                             tP R

                                                                                               R eady

Rev. 0.00                                                         20                                         January 12, 2004
                                               Preliminary                                           HT48E30

WRAL                                                        tC D S  V e r ify    S ta n d b y

    CS

SK

DI         (1 ) 0 0 0 1                        DX         D0

           S ta r t b it                                                     tS V
                                                                          B usy
DO                        1                                           tP R

                                                                                   R eady

EEPROM Data Memory Instruction Set Summary

    Instruction              Comments          Start bit              Op Code               Address   Data
                                                                          10                 A6~A0   D7~D0
READ                      Read data                1                      11                 A6~A0
                                                                          01                 A6~A0      
ERASE                     Erase data               1                      00               11XXXXX   D7~D0
                                                                          00               00XXXXX
WRITE                     Write data               1                      00               10XXXXX      
                                                                          00               01XXXXX      
EWEN                      Erase/Write Enable       1                                                   
                                                                                                     D7~D0
EWDS                      Erase/Write Disable      1

ERAL                      Erase All                1

WRAL                      Write All                1

Note: X stands for dont care

Options

The following table shows all kinds of options in the microcontroller. All of the options must be defined to ensure proper
system functioning.

Items                                                     Options

    1      WDT clock source: WDT oscillator or fSYS/4 or disable

    2 CLRWDT instructions: 1 or 2 instructions

    3      Timer/event counter clock source: fSYS

    4 PA bit wake-up enable or disable

    5 PA CMOS or Schmitt input

    6 PA, PB, PC, PG pull-high enable or disable (by port)

    7 BZ/BZ enable or disable

    8 LVR enable or disable

    9 System oscillator: RC or crystal

Rev. 0.00                                             21                                             January 12, 2004
                                                          Preliminary                            HT48E30

Application Circuits

               V DD                        P A 0~P A 7
                    0 .0 1 m F *           P B 2~P B 7
                                 VDD       P C 1~P C 5

       100kW                                  P B 0 /B Z
                                              P B 1 /B Z
       0 .1 m F               RES          P C 0 /T M R

                 10kW

                 0 .1 m F *                               V DD
                             VSS
                                                                R O SC                    R C S y s te m O s c illa to r
                                                                                          24kW < R OSC< 1M W
                                                                470pF         O SC1
                                                                                          C r y s ta l S y s te m O s c illa to r
              O SC            O SC1                                                O SC2  F o r th e v a lu e s ,
             C ir c u it      O SC2                             N M O S o p e n d r a in  s e e ta b le b e lo w

       S e e R ig h t S id e                                    C1
                                                                                   O SC1

                              P G 0 /IN T                       C2            O SC2
                                                                      R1

                                      H T48E 30                               O S C C ir c u it

The following table shows the C1, C2 and R1 value according different crystal values.

                 Crystal or Resonator                           C1, C2                             R1
                                                                                                 10kW
4MHz Crystal                                                            0pF                      12kW
                                                                                                 12kW
4MHz Resonator (3 pin)                                                  0pF                      10kW
                                                                                                 10kW
4MHz Resonator (2 pin)                                                  10pF                     10kW
                                                                                                 27kW
3.58MHz Crystal                                                         0pF                      9.1kW
                                                                                                 10kW
3.58MHz Resonator (2 pin)                                               25pF                     10kW

2MHz Crystal & Resonator (2 pin)                                        25pF

1MHz Crystal                                                            35pF

480kHz Resonator                                                300pF

455kHz Resonator                                                300pF

429kHz Resonator                                                300pF

Note:  The resistance and capacitance for reset circuit should be designed in such a way as to ensure that the VDD is
       stable and remains within a valid operating voltage range before bringing RES to high.

       * Make the length of the wiring, which is connected to the RES pin as short as possible, to avoid noise
       interference.

Rev. 0.00                                                 22                                     January 12, 2004
                                           Preliminary                                      HT48E30

Instruction Set Summary

Mnemonic                                  Description                          Instruction  Flag

                                                                               Cycle        Affected

Arithmetic

ADD A,[m] Add data memory to ACC                                               1            Z,C,AC,OV
ADDM A,[m] Add ACC to data memory
                                                                               1(1)         Z,C,AC,OV

ADD A,x        Add immediate data to ACC                                       1            Z,C,AC,OV

ADC A,[m] Add data memory to ACC with carry                                    1            Z,C,AC,OV
ADCM A,[m] Add ACC to data memory with carry
                                                                               1(1)         Z,C,AC,OV

SUB A,x        Subtract immediate data from ACC                                1            Z,C,AC,OV

SUB A,[m] Subtract data memory from ACC                                        1            Z,C,AC,OV
SUBM A,[m] Subtract data memory from ACC with result in data memory
                                                                               1(1)         Z,C,AC,OV

SBC A,[m] Subtract data memory from ACC with carry                             1            Z,C,AC,OV

SBCM A,[m] Subtract data memory from ACC with carry and result in data memory  1(1)         Z,C,AC,OV

DAA [m]        Decimal adjust ACC for addition with result in data memory      1(1)         C

Logic Operation

AND A,[m]      AND data memory to ACC                                          1            Z
OR A,[m]       OR data memory to ACC
XOR A,[m]      Exclusive-OR data memory to ACC                                 1            Z
ANDM A,[m]     AND ACC to data memory
ORM A,[m]      OR ACC to data memory                                           1            Z
XORM A,[m]     Exclusive-OR ACC to data memory
AND A,x        AND immediate data to ACC                                       1(1)         Z
OR A,x         OR immediate data to ACC
XOR A,x        Exclusive-OR immediate data to ACC                              1(1)         Z
CPL [m]        Complement data memory
CPLA [m]       Complement data memory with result in ACC                       1(1)         Z

                                                                               1            Z

                                                                               1            Z

                                                                               1            Z

                                                                               1(1)         Z

                                                                               1            Z

Increment & Decrement

INCA [m]       Increment data memory with result in ACC                        1            Z
INC [m]        Increment data memory
DECA [m]       Decrement data memory with result in ACC                        1(1)         Z
DEC [m]        Decrement data memory
                                                                               1            Z

                                                                               1(1)         Z

Rotate

RRA [m]        Rotate data memory right with result in ACC                     1            None
RR [m]         Rotate data memory right
RRCA [m]       Rotate data memory right through carry with result in ACC       1(1)         None
RRC [m]        Rotate data memory right through carry
RLA [m]        Rotate data memory left with result in ACC                      1            C
RL [m]         Rotate data memory left
RLCA [m]       Rotate data memory left through carry with result in ACC        1(1)         C
RLC [m]        Rotate data memory left through carry
                                                                               1            None

                                                                               1(1)         None

                                                                               1            C

                                                                               1(1)         C

Data Move

MOV A,[m]      Move data memory to ACC                                         1            None
MOV [m],A      Move ACC to data memory
MOV A,x        Move immediate data to ACC                                      1(1)         None

                                                                               1            None

Bit Operation

CLR [m].i      Clear bit of data memory                                        1(1)         None
SET [m].i      Set bit of data memory
                                                                               1(1)         None

Rev. 0.00                                        23                                   January 12, 2004
               Preliminary                                                            HT48E30

Mnemonic       Description                                               Instruction  Flag

                                                                         Cycle        Affected

Branch

JMP addr       Jump unconditionally                                      2            None
SZ [m]         Skip if data memory is zero
SZA [m]        Skip if data memory is zero with data movement to ACC     1(2)         None
SZ [m].i       Skip if bit i of data memory is zero
SNZ [m].i      Skip if bit i of data memory is not zero                  1(2)         None
SIZ [m]        Skip if increment data memory is zero
SDZ [m]        Skip if decrement data memory is zero                     1(2)         None
SIZA [m]       Skip if increment data memory is zero with result in ACC
SDZA [m]       Skip if decrement data memory is zero with result in ACC  1(2)         None
CALL addr      Subroutine call
RET            Return from subroutine                                    1(3)         None
RET A,x        Return from subroutine and load immediate data to ACC
RETI           Return from interrupt                                     1(3)         None

                                                                         1(2)         None

                                                                         1(2)         None

                                                                         2            None

                                                                         2            None

                                                                         2            None

                                                                         2            None

Table Read

TABRDC [m] Read ROM code (current page) to data memory and TBLH          2(1)         None
TABRDL [m] Read ROM code (last page) to data memory and TBLH
                                                                         2(1)         None

Miscellaneous

NOP            No operation                                              1            None
CLR [m]        Clear data memory
SET [m]        Set data memory                                           1(1)         None
CLR WDT        Clear Watchdog Timer
CLR WDT1       Pre-clear Watchdog Timer                                  1(1)         None
CLR WDT2       Pre-clear Watchdog Timer
SWAP [m]       Swap nibbles of data memory                               1            TO,PDF
SWAPA [m]      Swap nibbles of data memory with result in ACC
HALT           Enter power down mode                                     1            TO(4),PDF(4)

                                                                         1            TO(4),PDF(4)

                                                                         1(1)         None

                                                                         1            None

                                                                         1            TO,PDF

Note: x: Immediate data

          m: Data memory address

          A: Accumulator

          i: 0~7 number of bits

          addr: Program memory address

          : Flag is affected

          -: Flag is not affected
          (1): If a loading to the PCL register occurs, the execution cycle of instructions will be delayed for one more cycle

               (four system clocks).
          (2): If a skipping to the next instruction occurs, the execution cycle of instructions will be delayed for one more

               cycle (four system clocks). Otherwise the original instruction cycle is unchanged.
          (3): (1) and (2)
          (4): The flags may be affected by the execution status. If the Watchdog Timer is cleared by executing the

               CLR WDT1 or CLR WDT2 instruction, the TO and PDF are cleared.
               Otherwise the TO and PDF flags remain unchanged.

Rev. 0.00      24                                                               January 12, 2004
                                 Preliminary       HT48E30

Instruction Definition

ADC A,[m]         Add data memory and carry to the accumulator
Description       The contents of the specified data memory, accumulator and the carry flag are added si-
                  multaneously, leaving the result in the accumulator.
Operation
Affected flag(s)  ACC ACC+[m]+C

                        TO  PDF  OV      Z  AC  C

                                           

ADCM A,[m]        Add the accumulator and carry to data memory
Description       The contents of the specified data memory, accumulator and the carry flag are added si-
                  multaneously, leaving the result in the specified data memory.
Operation
Affected flag(s)  [m] ACC+[m]+C

                        TO  PDF  OV      Z  AC  C

                                           

ADD A,[m]         Add data memory to the accumulator
Description       The contents of the specified data memory and the accumulator are added. The result is
                  stored in the accumulator.
Operation
Affected flag(s)  ACC ACC+[m]

                        TO  PDF  OV      Z  AC  C

                                           

ADD A,x           Add immediate data to the accumulator
Description       The contents of the accumulator and the specified data are added, leaving the result in the
                  accumulator.
Operation
Affected flag(s)  ACC ACC+x

                        TO  PDF  OV      Z  AC  C

                                           

ADDM A,[m]        Add the accumulator to the data memory
Description       The contents of the specified data memory and the accumulator are added. The result is
                  stored in the data memory.
Operation
Affected flag(s)  [m] ACC+[m]

                        TO  PDF  OV      Z  AC  C

                                           

Rev. 0.00                            25            January 12, 2004
                           Preliminary                                         HT48E30

AND A,[m]         Logical AND accumulator with data memory
Description       Data in the accumulator and the specified data memory perform a bitwise logical_AND op-
Operation         eration. The result is stored in the accumulator.
Affected flag(s)
                  ACC ACC AND [m]
AND A,x
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

ANDM A,[m]        Logical AND immediate data to the accumulator
Description       Data in the accumulator and the specified data perform a bitwise logical_AND operation.
Operation         The result is stored in the accumulator.
Affected flag(s)
                  ACC ACC AND x
CALL addr
Description       TO  PDF  OV      Z  AC  C

Operation                            
Affected flag(s)
                  Logical AND data memory with the accumulator
CLR [m]           Data in the specified data memory and the accumulator perform a bitwise logical_AND op-
Description       eration. The result is stored in the data memory.
Operation
Affected flag(s)  [m] ACC AND [m]

                  TO  PDF  OV      Z  AC  C

                                     

                  Subroutine call

                  The instruction unconditionally calls a subroutine located at the indicated address. The
                  program counter increments once to obtain the address of the next instruction, and pushes
                  this onto the stack. The indicated address is then loaded. Program execution continues
                  with the instruction at this address.

                  Stack PC+1
                  PC addr

                  TO  PDF  OV      Z  AC  C

                                     

                  Clear data memory
                  The contents of the specified data memory are cleared to 0.
                  [m] 00H

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      26                                              January 12, 2004
                                Preliminary                                   HT48E30

CLR [m].i         Clear bit of data memory
Description       The bit i of the specified data memory is cleared to 0.
Operation         [m].i 0
Affected flag(s)
                  TO  PDF  OV      Z  AC                                   C
CLR WDT
Description                                                           
Operation
Affected flag(s)  Clear Watchdog Timer

CLR WDT1          The WDT is cleared (clears the WDT). The power down bit (PDF) and time-out bit (TO) are
Description       cleared.

Operation         WDT 00H
Affected flag(s)  PDF and TO 0

CLR WDT2          TO  PDF  OV      Z  AC                                   C
Description
                  0   0                                                 
Operation
Affected flag(s)  Preclear Watchdog Timer

CPL [m]           Together with CLR WDT2, clears the WDT. PDF and TO are also cleared. Only execution
Description       of this instruction without the other preclear instruction just sets the indicated flag which im-
Operation         plies this instruction has been executed and the TO and PDF flags remain unchanged.
Affected flag(s)
                  WDT 00H*
                  PDF and TO 0*

                  TO  PDF  OV      Z  AC                                   C

                  0*  0*                                                

                  Preclear Watchdog Timer

                  Together with CLR WDT1, clears the WDT. PDF and TO are also cleared. Only execution
                  of this instruction without the other preclear instruction, sets the indicated flag which im-
                  plies this instruction has been executed and the TO and PDF flags remain unchanged.

                  WDT 00H*
                  PDF and TO 0*

                  TO  PDF  OV      Z  AC                                   C

                  0*  0*                                                

                  Complement data memory
                  Each bit of the specified data memory is logically complemented (1s complement). Bits
                  which previously contained a 1 are changed to 0 and vice-versa.
                  [m] [m]

                  TO  PDF  OV      Z  AC                                   C

                                                                      

Rev. 0.00                      27                                             January 12, 2004
                           Preliminary                                    HT48E30

CPLA [m]          Complement data memory and place result in the accumulator
Description
Operation         Each bit of the specified data memory is logically complemented (1s complement). Bits
Affected flag(s)  which previously contained a 1 are changed to 0 and vice-versa. The complemented result
                  is stored in the accumulator and the contents of the data memory remain unchanged.
DAA [m]
Description       ACC [m]

Operation         TO  PDF  OV      Z  AC  C

Affected flag(s)                     

DEC [m]           Decimal-Adjust accumulator for addition
Description
Operation         The accumulator value is adjusted to the BCD (Binary Coded Decimal) code. The accumu-
Affected flag(s)  lator is divided into two nibbles. Each nibble is adjusted to the BCD code and an internal
                  carry (AC1) will be done if the low nibble of the accumulator is greater than 9. The BCD ad-
DECA [m]          justment is done by adding 6 to the original value if the original value is greater than 9 or a
Description       carry (AC or C) is set; otherwise the original value remains unchanged. The result is stored
Operation         in the data memory and only the carry flag (C) may be affected.
Affected flag(s)
                  If ACC.3~ACC.0 >9 or AC=1
                  then [m].3~[m].0 (ACC.3~ACC.0)+6, AC1=AC
                  else [m].3~[m].0 (ACC.3~ACC.0), AC1=0
                  and
                  If ACC.7~ACC.4+AC1 >9 or C=1
                  then [m].7~[m].4 ACC.7~ACC.4+6+AC1,C=1
                  else [m].7~[m].4 ACC.7~ACC.4+AC1,C=C

                  TO  PDF  OV      Z  AC  C

                                     

                  Decrement data memory
                  Data in the specified data memory is decremented by 1.
                  [m] [m]-1

                  TO  PDF  OV      Z  AC  C

                                     

                  Decrement data memory and place result in the accumulator
                  Data in the specified data memory is decremented by 1, leaving the result in the accumula-
                  tor. The contents of the data memory remain unchanged.

                  ACC [m]-1

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      28                                         January 12, 2004
                           Preliminary                                                      HT48E30

HALT              Enter power down mode
Description
                  This instruction stops program execution and turns off the system clock. The contents of
Operation         the RAM and registers are retained. The WDT and prescaler are cleared. The power down
                  bit (PDF) is set and the WDT time-out bit (TO) is cleared.
Affected flag(s)
                  PC PC+1
INC [m]           PDF 1
Description       TO 0
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

INCA [m]          0   1                
Description
Operation         Increment data memory
Affected flag(s)  Data in the specified data memory is incremented by 1
                  [m] [m]+1
JMP addr
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

MOV A,[m]         Increment data memory and place result in the accumulator
Description       Data in the specified data memory is incremented by 1, leaving the result in the accumula-
Operation         tor. The contents of the data memory remain unchanged.
Affected flag(s)
                  ACC [m]+1

                  TO  PDF  OV      Z  AC  C

                                     

                  Directly jump
                  The program counter are replaced with the directly-specified address unconditionally, and
                  control is passed to this destination.

                  PC addr

                  TO  PDF  OV      Z  AC  C

                                     

                  Move data memory to the accumulator
                  The contents of the specified data memory are copied to the accumulator.
                  ACC [m]

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      29                                        January 12, 2004
                                Preliminary                                                  HT48E30

MOV A,x           Move immediate data to the accumulator
Description       The 8-bit data specified by the code is loaded into the accumulator.
Operation         ACC x
Affected flag(s)
                  TO  PDF  OV      Z  AC  C
MOV [m],A
Description                          
Operation
Affected flag(s)  Move the accumulator to data memory
                  The contents of the accumulator are copied to the specified data memory (one of the data
NOP               memories).
Description
Operation         [m] ACC
Affected flag(s)
                  TO  PDF  OV      Z  AC  C
OR A,[m]
Description                          
Operation
Affected flag(s)  No operation
                  No operation is performed. Execution continues with the next instruction.
OR A,x            PC PC+1
Description
Operation         TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
ORM A,[m]
Description       Logical OR accumulator with data memory
Operation         Data in the accumulator and the specified data memory (one of the data memories) per-
Affected flag(s)  form a bitwise logical_OR operation. The result is stored in the accumulator.

Rev. 0.00         ACC ACC OR [m]

                  TO  PDF  OV      Z  AC  C

                                     

                  Logical OR immediate data to the accumulator
                  Data in the accumulator and the specified data perform a bitwise logical_OR operation.
                  The result is stored in the accumulator.

                  ACC ACC OR x

                  TO  PDF  OV      Z  AC  C

                                     

                  Logical OR data memory with the accumulator
                  Data in the data memory (one of the data memories) and the accumulator perform a
                  bitwise logical_OR operation. The result is stored in the data memory.

                  [m] ACC OR [m]

                  TO  PDF  OV      Z  AC  C

                                     

                               30                                                       January 12, 2004
                           Preliminary       HT48E30

RET               Return from subroutine
Description       The program counter is restored from the stack. This is a 2-cycle instruction.
Operation         PC Stack
Affected flag(s)
                  TO  PDF  OV      Z  AC  C
RET A,x
Description                          
Operation
Affected flag(s)  Return and place immediate data in the accumulator

RETI              The program counter is restored from the stack and the accumulator loaded with the speci-
Description       fied 8-bit immediate data.
Operation
Affected flag(s)  PC Stack
                  ACC x
RL [m]
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

RLA [m]           Return from interrupt
Description
Operation         The program counter is restored from the stack, and interrupts are enabled by setting the
Affected flag(s)  EMI bit. EMI is the enable master (global) interrupt bit.

                  PC Stack
                  EMI 1

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate data memory left
                  The contents of the specified data memory are rotated 1 bit left with bit 7 rotated into bit 0.

                  [m].(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
                  [m].0 [m].7

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate data memory left and place result in the accumulator

                  Data in the specified data memory is rotated 1 bit left with bit 7 rotated into bit 0, leaving the
                  rotated result in the accumulator. The contents of the data memory remain unchanged.

                  ACC.(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
                  ACC.0 [m].7

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      31            January 12, 2004
                           Preliminary       HT48E30

RLC [m]           Rotate data memory left through carry
Description
Operation         The contents of the specified data memory and the carry flag are rotated 1 bit left. Bit 7 re-
                  places the carry bit; the original carry flag is rotated into the bit 0 position.
Affected flag(s)
                  [m].(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
RLCA [m]          [m].0 C
Description       C [m].7
Operation
                  TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
RR [m]
Description       Rotate left through carry and place result in the accumulator
Operation
Affected flag(s)  Data in the specified data memory and the carry flag are rotated 1 bit left. Bit 7 replaces the
                  carry bit and the original carry flag is rotated into bit 0 position. The rotated result is stored
RRA [m]           in the accumulator but the contents of the data memory remain unchanged.
Description
Operation         ACC.(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
Affected flag(s)  ACC.0 C
                  C [m].7
RRC [m]
Description       TO  PDF  OV      Z  AC  C
Operation
                                     
Affected flag(s)
                  Rotate data memory right
Rev. 0.00         The contents of the specified data memory are rotated 1 bit right with bit 0 rotated to bit 7.

                  [m].i [m].(i+1); [m].i:bit i of the data memory (i=0~6)
                  [m].7 [m].0

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate right and place result in the accumulator

                  Data in the specified data memory is rotated 1 bit right with bit 0 rotated into bit 7, leaving
                  the rotated result in the accumulator. The contents of the data memory remain unchanged.

                  ACC.(i) [m].(i+1); [m].i:bit i of the data memory (i=0~6)
                  ACC.7 [m].0

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate data memory right through carry

                  The contents of the specified data memory and the carry flag are together rotated 1 bit
                  right. Bit 0 replaces the carry bit; the original carry flag is rotated into the bit 7 position.

                  [m].i [m].(i+1); [m].i:bit i of the data memory (i=0~6)
                  [m].7 C
                  C [m].0

                  TO  PDF  OV      Z  AC  C

                                     

                               32            January 12, 2004
                           Preliminary       HT48E30

RRCA [m]          Rotate right through carry and place result in the accumulator
Description
Operation         Data of the specified data memory and the carry flag are rotated 1 bit right. Bit 0 replaces
                  the carry bit and the original carry flag is rotated into the bit 7 position. The rotated result is
Affected flag(s)  stored in the accumulator. The contents of the data memory remain unchanged.

SBC A,[m]         ACC.i [m].(i+1); [m].i:bit i of the data memory (i=0~6)
Description       ACC.7 C
Operation         C [m].0
Affected flag(s)
                  TO  PDF  OV      Z  AC  C
SBCM A,[m]
Description                          
Operation
Affected flag(s)  Subtract data memory and carry from the accumulator
                  The contents of the specified data memory and the complement of the carry flag are sub-
SDZ [m]           tracted from the accumulator, leaving the result in the accumulator.
Description
                  ACC ACC+[m]+C
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

SDZA [m]                             
Description
                  Subtract data memory and carry from the accumulator
Operation         The contents of the specified data memory and the complement of the carry flag are sub-
Affected flag(s)  tracted from the accumulator, leaving the result in the data memory.

Rev. 0.00         [m] ACC+[m]+C

                  TO  PDF  OV      Z  AC  C

                                     

                  Skip if decrement data memory is 0

                  The contents of the specified data memory are decremented by 1. If the result is 0, the next
                  instruction is skipped. If the result is 0, the following instruction, fetched during the current
                  instruction execution, is discarded and a dummy cycle is replaced to get the proper instruc-
                  tion (2 cycles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if ([m]-1)=0, [m] ([m]-1)

                  TO  PDF  OV      Z  AC  C

                                     

                  Decrement data memory and place result in ACC, skip if 0

                  The contents of the specified data memory are decremented by 1. If the result is 0, the next
                  instruction is skipped. The result is stored in the accumulator but the data memory remains
                  unchanged. If the result is 0, the following instruction, fetched during the current instruction
                  execution, is discarded and a dummy cycle is replaced to get the proper instruction (2 cy-
                  cles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if ([m]-1)=0, ACC ([m]-1)

                  TO  PDF  OV      Z  AC  C

                                     

                               33            January 12, 2004
                                Preliminary                              HT48E30

SET [m]           Set data memory
Description       Each bit of the specified data memory is set to 1.
Operation         [m] FFH
Affected flag(s)
                  TO  PDF  OV      Z  AC                              C
SET [m]. i
Description                                                     
Operation
Affected flag(s)  Set bit of data memory
                  Bit i of the specified data memory is set to 1.
SIZ [m]           [m].i 1
Description
                  TO  PDF  OV      Z  AC                              C
Operation
Affected flag(s)                                                

SIZA [m]          Skip if increment data memory is 0
Description
                  The contents of the specified data memory are incremented by 1. If the result is 0, the fol-
Operation         lowing instruction, fetched during the current instruction execution, is discarded and a
Affected flag(s)  dummy cycle is replaced to get the proper instruction (2 cycles). Otherwise proceed with
                  the next instruction (1 cycle).
SNZ [m].i
Description       Skip if ([m]+1)=0, [m] ([m]+1)

Operation         TO  PDF  OV      Z  AC                              C
Affected flag(s)
                                                                

                  Increment data memory and place result in ACC, skip if 0

                  The contents of the specified data memory are incremented by 1. If the result is 0, the next
                  instruction is skipped and the result is stored in the accumulator. The data memory re-
                  mains unchanged. If the result is 0, the following instruction, fetched during the current in-
                  struction execution, is discarded and a dummy cycle is replaced to get the proper
                  instruction (2 cycles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if ([m]+1)=0, ACC ([m]+1)

                  TO  PDF  OV      Z  AC                              C

                                                                

                  Skip if bit i of the data memory is not 0

                  If bit i of the specified data memory is not 0, the next instruction is skipped. If bit i of the data
                  memory is not 0, the following instruction, fetched during the current instruction execution,
                  is discarded and a dummy cycle is replaced to get the proper instruction (2 cycles). Other-
                  wise proceed with the next instruction (1 cycle).

                  Skip if [m].i0

                  TO  PDF  OV      Z  AC                              C

                                                                

Rev. 0.00                      34                                        January 12, 2004
                           Preliminary       HT48E30

SUB A,[m]         Subtract data memory from the accumulator
Description       The specified data memory is subtracted from the contents of the accumulator, leaving the
Operation         result in the accumulator.
Affected flag(s)
                  ACC ACC+[m]+1
SUBM A,[m]
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

SUB A,x           Subtract data memory from the accumulator
Description       The specified data memory is subtracted from the contents of the accumulator, leaving the
Operation         result in the data memory.
Affected flag(s)
                  [m] ACC+[m]+1
SWAP [m]
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

SWAPA [m]         Subtract immediate data from the accumulator
Description       The immediate data specified by the code is subtracted from the contents of the accumula-
Operation         tor, leaving the result in the accumulator.
Affected flag(s)
                  ACC ACC+x+1

                  TO  PDF  OV      Z  AC  C

                                     

                  Swap nibbles within the data memory
                  The low-order and high-order nibbles of the specified data memory (1 of the data memo-
                  ries) are interchanged.

                  [m].3~[m].0 [m].7~[m].4

                  TO  PDF  OV      Z  AC  C

                                     

                  Swap data memory and place result in the accumulator

                  The low-order and high-order nibbles of the specified data memory are interchanged, writ-
                  ing the result to the accumulator. The contents of the data memory remain unchanged.

                  ACC.3~ACC.0 [m].7~[m].4
                  ACC.7~ACC.4 [m].3~[m].0

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      35            January 12, 2004
                           Preliminary       HT48E30

SZ [m]            Skip if data memory is 0
Description
                  If the contents of the specified data memory are 0, the following instruction, fetched during
Operation         the current instruction execution, is discarded and a dummy cycle is replaced to get the
Affected flag(s)  proper instruction (2 cycles). Otherwise proceed with the next instruction (1 cycle).

SZA [m]           Skip if [m]=0
Description
                  TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

SZ [m].i          Move data memory to ACC, skip if 0
Description
                  The contents of the specified data memory are copied to the accumulator. If the contents is
Operation         0, the following instruction, fetched during the current instruction execution, is discarded
Affected flag(s)  and a dummy cycle is replaced to get the proper instruction (2 cycles). Otherwise proceed
                  with the next instruction (1 cycle).
TABRDC [m]
Description       Skip if [m]=0
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

TABRDL [m]                           
Description
Operation         Skip if bit i of the data memory is 0
Affected flag(s)
                  If bit i of the specified data memory is 0, the following instruction, fetched during the current
                  instruction execution, is discarded and a dummy cycle is replaced to get the proper instruc-
                  tion (2 cycles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if [m].i=0

                  TO  PDF  OV      Z  AC  C

                                     

                  Move the ROM code (current page) to TBLH and data memory

                  The low byte of ROM code (current page) addressed by the table pointer (TBLP) is moved
                  to the specified data memory and the high byte transferred to TBLH directly.

                  [m] ROM code (low byte)
                  TBLH ROM code (high byte)

                  TO  PDF  OV      Z  AC  C

                                     

                  Move the ROM code (last page) to TBLH and data memory

                  The low byte of ROM code (last page) addressed by the table pointer (TBLP) is moved to
                  the data memory and the high byte transferred to TBLH directly.

                  [m] ROM code (low byte)
                  TBLH ROM code (high byte)

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      36            January 12, 2004
                           Preliminary       HT48E30

XOR A,[m]         Logical XOR accumulator with data memory
Description       Data in the accumulator and the indicated data memory perform a bitwise logical Exclu-
Operation         sive_OR operation and the result is stored in the accumulator.
Affected flag(s)
                  ACC ACC XOR [m]
XORM A,[m]
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

XOR A,x           Logical XOR data memory with the accumulator
Description       Data in the indicated data memory and the accumulator perform a bitwise logical Exclu-
Operation         sive_OR operation. The result is stored in the data memory. The 0 flag is affected.
Affected flag(s)
                  [m] ACC XOR [m]

                  TO  PDF  OV      Z  AC  C

                                     

                  Logical XOR immediate data to the accumulator
                  Data in the accumulator and the specified data perform a bitwise logical Exclusive_OR op-
                  eration. The result is stored in the accumulator. The 0 flag is affected.

                  ACC ACC XOR x

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 0.00                      37            January 12, 2004
                                Preliminary                                HT48E30

Package Information                                                      Max.
                                                                         1265
24-pin SKDIP (300mil) Outline Dimensions                                 265
                                                                         135
                                   A                                     145

                   B     24                 13                            20
                                                                          70
                         1                  12                           
                                                                         315
                                                                   H     360
                                                                          15
                      C

                      D

                             E  F        G      a                     I

           Symbol                  Min.         Dimensions in mil
                                   1235                  Nom.
               A                   255                     
               B                   125                     
               C                   125                     
               D                                          
               E                    16                     
               F                    50                     
               G                                         100
               H                   295                     
                I                  345                     
               a                    0                     

Rev. 0.00                                   38                           January 12, 2004
                                Preliminary                                        HT48E30

28-pin SKDIP (300mil) Outline Dimensions                                         Max.
                                                                                 1395
                                    A                                            298
                                                                                 135
                   B  28                        15                               145

                      1                         14                                20
                                                                                  70
                                                                           H      
                                                                                 315
                   C             F           G          a                     I  375
                   D                                                              15

                              E

           Symbol                      Min.             Dimensions in mil
                                       1375                      Nom.
               A                       278                        
               B                       125                        
               C                       125                        
               D                                                   
               E                        16                        
               F                        50                        
               G                                                 100
               H                       295                        
                I                      330                        
               a                        0                        

Rev. 0.00                                           39                           January 12, 2004
                                Preliminary                                   HT48E30

24-pin SOP (300mil) Outline Dimensions                                  H

                 24                    13                            G       Max.
           A                                  B                               419
                                                                     a        300
                 1                     12                                      20
                                                     Dimensions in mil        614
                           C                F                 Nom.            104
                                   C'                                         
                                                                              
           D                                                                  38
                             E                                                12
                                                                             10
           Symbol                      Min.                     50
                                       394                     
               A                       290                     
               B                        14                     
               C                       590                     
               C                       92
               D                        
               E
               F                         4
               G                        32
               H                         4
               a                        0

Rev. 0.00                                        40                     January 12, 2004
                                Preliminary                             HT48E30

28-pin SOP (300mil) Outline Dimensions

                 28  C                 15                          G    H
           A                 C'               B
                                                                   a           Max.
                 1        E            14                                       419
                                                     Dimensions in mil          300
           D                                F                 Nom.               20
                                                                               713
           Symbol                Min.                                          104
                                 394                                           
               A                 290                                           
               B                  14                                            38
               C                 697                            50               12
               C                 92                                           10
               D                                               
               E                                                
               F                   4                           
               G                  32
               H                   4
               a                  0

Rev. 0.00                                        41                     January 12, 2004
                                                    Preliminary     HT48E30

Product Tape and Reel Specifications

Reel Dimensions

                     T2                                 D

             A    B                                              C

                     T1

SOP 24W                                Description               Dimensions in mm
     Symbol     Reel Outer Diameter                                      3301.0
          A     Reel Inner Diameter                                      621.5
          B     Spindle Hole Diameter                                   13.0+0.5
          C     Key Slit Width                                               -0.2
          D     Space Between Flange                                     2.00.5
         T1     Reel Thickness                                          24.8+0.3
         T2                                                                  -0.2
                                                                        30.20.2
SOP 28W (300mil)
                                                                 Dimensions in mm
Symbol                          Description                              3301.0
                                                                         621.5
A               Reel Outer Diameter                                     13.0+0.5
                                                                             -0.2
B               Reel Inner Diameter                                      2.00.5
                                                                        24.8+0.3
C               Spindle Hole Diameter                                        -0.2
                                                                        30.20.2
D               Key Slit Width
                                                                                        January 12, 2004
T1              Space Between Flange

T2              Reel Thickness

Rev. 0.00                                           42
                                                          Preliminary                                 HT48E30

Carrier Tape Dimensions                      P0                      P1                                 t
                                      D                      P                       W  C B0

                     E                                              A0                                 K0
                     F

                                         D1

SOP 24W                             Description                                         Dimensions in mm
     Symbol  Carrier Tape Width                                                                24.00.3
         W   Cavity Pitch                                                                      12.00.1
          P  Perforation Position                                                              1.750.1
          E  Cavity to Perforation (Width Direction)                                           11.50.1
          F  Perforation Diameter                                                              1.55+0.1
          D  Cavity Hole Diameter                                                              1.5+0.25
         D1  Perforation Pitch                                                                  4.00.1
         P0  Cavity to Perforation (Length Direction)                                           2.00.1
         P1  Cavity Length                                                                     10.90.1
         A0  Cavity Width                                                                      15.90.1
         B0  Cavity Depth                                                                       3.10.1
         K0  Carrier Tape Thickness                                                           0.350.05
          t  Cover Tape Width                                                                     21.3
          C
                                                                                        Dimensions in mm
SOP 28W (300mil)                                                                               24.00.3
                                                                                               12.00.1
Symbol                                       Description                                       1.750.1
                                                                                               11.50.1
W            Carrier Tape Width                                                                 1.5+0.1
                                                                                               1.5+0.25
P            Cavity Pitch                                                                       4.00.1
                                                                                                2.00.1
E            Perforation Position                                                             10.850.1
                                                                                              18.340.1
F            Cavity to Perforation (Width Direction)                                           2.970.1
                                                                                              0.350.01
D            Perforation Diameter                                                                 21.3

D1           Cavity Hole Diameter                                                                              January 12, 2004

P0           Perforation Pitch

P1           Cavity to Perforation (Length Direction)

A0           Cavity Length

B0           Cavity Width

K0           Cavity Depth

t            Carrier Tape Thickness

C            Cover Tape Width

Rev. 0.00                                                       43
           Preliminary  HT48E30

Holtek Semiconductor Inc. (Headquarters)
No.3, Creation Rd. II, Science Park, Hsinchu, Taiwan
Tel: 886-3-563-1999
Fax: 886-3-563-1189
http://www.holtek.com.tw

Holtek Semiconductor Inc. (Sales Office)
4F-2, No. 3-2, YuanQu St., Nankang Software Park, Taipei 115, Taiwan
Tel: 886-2-2655-7070
Fax: 886-2-2655-7373
Fax: 886-2-2655-7383 (International sales hotline)

Holtek Semiconductor (Shanghai) Inc.
7th Floor, Building 2, No.889, Yi Shan Rd., Shanghai, China
Tel: 021-6485-5560
Fax: 021-6485-0313
http://www.holtek.com.cn

Holtek Semiconductor (Hong Kong) Ltd.
Block A, 3/F, Tin On Industrial Building, 777-779 Cheung Sha Wan Rd., Kowloon, Hong Kong
Tel: 852-2-745-8288
Fax: 852-2-742-8657

Holmate Semiconductor, Inc.
46712 Fremont Blvd., Fremont, CA 94538
Tel: 510-252-9880
Fax: 510-252-9885
http://www.holmate.com

Copyright 2004 by HOLTEK SEMICONDUCTOR INC.

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Rev. 0.00  44           January 12, 2004
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