4 Megabit (512 K x 8-bit/256 K x 16-bit) cmos 3.0 volt-only boot sector flash memory


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4 Megabit (512 K x 8-Bit/256 K x 16-Bit)

CMOS 3.0 Volt-only Boot Sector Flash Memory


s  Single power supply operation                         s  Top or bottom boot block configurations

   — Full voltage range: 2.7 to 3.6 volt read and write     available

   operations for battery-powered applications           s  Embedded Algorithms

   — Regulated voltage range: 3.0 to 3.6 volt read          — Embedded Erase algorithm automatically

   and write operations and for compatibility with          preprograms and erases the entire chip or any

   high performance 3.3 volt microprocessors                combination of designated sectors

s  High performance                                         — Embedded Program algorithm automatically

   — Full voltage range: access times as fast as 100        writes and verifies data at specified addresses

   ns                                                    s  Typical 1,000,000 write cycles per sector

   — Regulated voltage range: access times as fast          (100,000 cycles minimum guaranteed)

   as 90 ns                                              s  Package option

s  Ultra low power consumption (typical values at           — 48-ball FBGA

   5 MHz)                                                   — 48-pin TSOP

   — 200 nA Automatic Sleep mode current                    — 44-pin SO

   — 200 nA standby mode current                         s  Compatibility with JEDEC standards

   — 10 mA read current                                     — Pinout and software compatible with single-

   — 20 mA program/erase current                            power supply Flash

s  Flexible sector architecture                             — Superior inadvertent write protection

   — One 16 Kbyte, two 8 Kbyte, one 32 Kbyte, and        s  Data# Polling and toggle bits

   seven 64 Kbyte sectors (byte mode)                       — Provides a software method of detecting

   — One 8 Kword, two 4 Kword, one 16 Kword, and            program or erase operation completion

   seven 32 Kword sectors (word mode)                    s

   — Supports full chip erase                               Ready/Busy# pin (RY/BY#)

   — Sector Protection features:                            — Provides a hardware method of detecting

                                                            program or erase cycle completion

   A hardware method of locking a sector to              s

   prevent any program or erase operations within           Erase Suspend/Erase Resume

   that sector                                              — Suspends an erase operation to read data from,

   Sectors can be locked via programming                    or program data to, a sector that is not being

   equipment                                                erased, then resumes the erase operation

   Temporary Sector Unprotect feature allows code        s  Hardware reset pin (RESET#)

   changes in previously locked sectors                     — Hardware method to reset the device to reading

                                                            array data

                                                                            Publication#  20514  Rev: C  Amendment/+1

                                                                            Issue Date:   March 1998


The Am29LV400 is a 4 Mbit, 3.0 volt-only Flash            The host system can detect whether a program or

memory organized as 524,288 bytes or 262,144 words.       erase operation is complete by observing the RY/BY#

The device is offered in 48-ball FBGA, 44-pin SO, and     pin, or by reading the DQ7 (Data# Polling) and DQ6

48-pin TSOP packages. The word-wide data (x16)            (toggle) status bits. After a program or erase cycle

appears on DQ15–DQ0; the byte-wide (x8) data              has been completed, the device is ready to read array

appears on DQ7–DQ0. This device is designed to be         data or accept another command.

programmed in-system using only a single 3.0 volt VCC     The sector erase architecture allows memory sectors

supply. No VPP is required for write or erase opera-      to be erased and reprogrammed without affecting the

tions. The device can also be programmed in standard      data contents of other sectors. The device is fully

EPROM programmers.                                        erased when shipped from the factory.

The standard device offers access times of 90, 100,       Hardware data protection measures include a low

120, and 150 ns, allowing high speed microprocessors      VCC detector that automatically inhibits write opera-

to operate without wait states. To eliminate bus conten-  tions during power transitions. The hardware sector

tion the device has separate chip enable (CE#), write     protection feature disables both program and erase

enable (WE#) and output enable (OE#) controls.            operations in any combination of the sectors of mem-

The device requires only a single 3.0 volt power sup-     ory. This can be achieved via programming equipment.

ply for both read and write functions. Internally gener-  The Erase Suspend feature enables the user to put

ated and regulated voltages are provided for the          erase on hold for any period of time to read data from,

program and erase operations.                             or program data to, any sector that is not selected for

The device is entirely command set compatible with the    erasure. True background erase can thus be achieved.

JEDEC single-power-supply Flash standard. Com-            The hardware RESET# pin terminates any operation

mands are written to the command register using           in progress and resets the internal state machine to

standard microprocessor write timings. Register con-      reading array data. The RESET# pin may be tied to the

tents serve as input to an internal state-machine that    system reset circuitry. A system reset would thus also

controls the erase and programming circuitry. Write       reset the device, enabling the system microprocessor

cycles also internally latch addresses and data needed    to read the boot-up firmware from the Flash memory.

for the programming and erase operations. Reading

data out of the device is similar to reading from other   The device offers two power-saving features. When

Flash or EPROM devices.                                   addresses have been stable for a specified amount of

Device programming occurs by executing the program        time, the device enters the automatic sleep mode.

command sequence. This initiates the Embedded             The system can also place the device into the standby

Program algorithm—an internal algorithm that auto-        mode. Power consumption is greatly reduced in both

matically times the program pulse widths and verifies     these modes.

proper cell margin.                                       AMD’s Flash technology combines years of Flash

Device erasure occurs by executing the erase com-         memory manufacturing experience to produce the

mand sequence. This initiates the Embedded Erase          highest levels of quality, reliability and cost effective-

algorithm—an internal algorithm that automatically pre-   ness. The device electrically erases all bits within

programs the array (if it is not already programmed) be-  a sector simultaneously via Fowler-Nordheim tun-

fore executing the erase operation. During erase, the     neling. The data is programmed using hot electron

device automatically times the erase pulse widths and     injection.

verifies proper cell margin.

                                                Am29LV400                                                             2


Family Part Number                                                                                      Am29LV400

                    Regulated Voltage Range: VCC =3.0–3.6  V              -90R

Speed Options

                    Full Voltage Range: VCC = 2.7–3.6 V                                         -100             -120            -150

Max access time, ns (tACC)                                                               90     100              120             150

Max CE# access time, ns (tCE)                                                            90     100              120             150

Max OE# access time, ns (tOE)                                                            40             40         40            55

Note: See “AC Characteristics” for full specifications.


               RY/BY#                                                                                            DQ0–DQ15 (A-1)

   VCC                                                   Sector Switches


   RESET#                                                Erase Voltage                                           Input/Output

                                                         Generator                                               Buffers

   WE#              State

   BYTE#            Control


                    Register   PGM Voltage


                                                                          Chip Enable                              Data

   CE#                                                                    Output Enable                     STB    Latch

   OE#                                                                                   Logic

                                                              STB                            Y-Decoder             Y-Gating

               VCC Detector    Timer                                      Address Latch

                                                                                             X-Decoder           Cell Matrix



3                                                        Am29LV400


A15         1                        48  A16

A14         2                        47  BYTE#

A13         3                        46  VSS

A12         4                        45  DQ15/A-1

A11         5                        44  DQ7

A10         6                        43  DQ14

A9          7                        42  DQ6

A8          8                        41  DQ13

NC          9                        40  DQ5

NC          10                       39  DQ12

WE#         11                       38  DQ4

RESET#      12        Standard TSOP  37  VCC

NC          13                       36  DQ11

NC          14                       35  DQ3

RY/BY#      15                       34  DQ10

NC          16                       33  DQ2

A17         17                       32  DQ9

A7          18                       31  DQ1

A6          19                       30  DQ8

A5          20                       29  DQ0

A4          21                       28  OE#

A3          22                       27  VSS

A2          23                       26  CE#

A1          24                       25  A0

A16            1                     48  A15

BYTE#          2                     47  A14

VSS            3                     46  A13

DQ15/A-1       4                     45  A12

DQ7            5                     44  A11

DQ14           6                     43  A10

DQ6            7                     42  A9

DQ13           8                     41  A8

DQ5            9                     40  NC

DQ12           10                    39  NC

DQ4            11                    38  WE#

VCC            12     Reverse TSOP   37  RESET#

DQ11           13                    36  NC

DQ3            14                    35  NC

DQ10           15                    34  RY/BY#

DQ2            16                    33  NC

DQ9            17                    32  A17

DQ1            18                    31  A7

DQ8            19                    30  A6

DQ0            20                    29  A5

OE#            21                    28  A4

VSS            22                    27  A3

CE#            23                    26  A2

A0             24                    25  A1


                      Am29LV400                    4


                 NC     1                                  44  RESET#

            RY/BY#      2                                  43  WE#

                 A17    3                                  42  A8

                    A7  4                                  41  A9

                    A6  5                                  40  A10

                    A5  6                                  39  A11

                    A4  7                                  38  A12

                    A3  8                                  37  A13

                    A2  9                                  36  A14

                    A1  10                                 35  A15

                    A0  11        SO                       34  A16

                 CE#    12                                 33  BYTE#

                 VSS    13                                 32  VSS

                 OE#    14                                 31  DQ15/A-1

                 DQ0    15                                 30  DQ7

                 DQ8    16                                 29  DQ14

                 DQ1    17                                 28  DQ6

                 DQ9    18                                 27  DQ13

                 DQ2    19                                 26  DQ5

            DQ10        20                                 25  DQ12

                 DQ3    21                                 24  DQ4

            DQ11        22                                 23  VCC


                                 Bump Side (Bottom)  View

            A1          B1   C1   D1         E1            F1       G1    H1

            A3          A4   A2   A1         A0      CE#            OE#   VSS

            A2          B2   C2   D2         E2            F2       G2    H2

            A7          A17  A6   A5   DQ0           DQ8            DQ9   DQ1

            A3          B3   C3   D3         E3            F3       G3    H3

            RY/BY#      NC   NC   NC   DQ2           DQ10           DQ11  DQ3

            A4          B4   C4   D4         E4            F4       G4    H4

            WE#     RESET#   NC   NC   DQ5           DQ12           VCC   DQ4

            A5          B5   C5   D5         E5            F5       G5    H5

            A9          A8   A10  A11  DQ7           DQ14           DQ13  DQ6

            A6          B6   C6   D6         E6            F6       G6    H6

            A13         A12  A14  A15        A16     BYTE#     DQ15/A-1   VSS


5                                 Am29LV400

Special Handling Instructions for Fine                  Flash memory devices in FBGA packages may be

PItch Ball Grid Array (FBGA)                            damaged if exposed to ultrasonic cleaning methods.

Special handling is required for Flash Memory products  The     package  and/or  data    integrity  may  be

in FBGA packages.                                       compromised if the package body is exposed to

                                                        temperatures above 150°C for prolonged periods of


PIN CONFIGURATION                                       LOGIC   SYMBOL

A0–A17    =  18 addresses                                   18

DQ0–DQ14 =   15 data inputs/outputs                             A0–A17                   16 or 8

DQ15/A-1  =  DQ15 (data input/output, word mode),                        DQ0–DQ15

             A-1 (LSB address input, byte mode)                                  (A-1)

BYTE#     =  Selects 8-bit or 16-bit mode                       CE#

CE#       =  Chip enable                                        OE#

OE#       =  Output enable                                      WE#

WE#       =  Write enable                                       RESET#

RESET#    =  Hardware reset pin, active low                     BYTE#            RY/BY#

RY/BY#    =  Ready/Busy# output

VCC       =  3.0 volt-only single power supply

             (see Product Selector Guide for speed                                                  20514C-4

             options and voltage supply tolerances)

VSS       =  Device ground

NC        =  Pin not connected internally

                                                 Am29LV400                                                  6
                                           PRELIMINA            RY


Standard Products

AMD standard products are available    in several packages and  operating  ranges.  The  order     number  (Valid   Combi-

nation) is formed by a combination of  the elements below.

   Am29LV400           T  70R          E   C

                                                            OPTIONAL PROCESSING

                                                            Blank     =  Standard Processing

                                                                B     = Burn-in

                                                            (Contact an AMD representative for more information)

                                                            TEMPERATURE RANGE

                                                            C = Commercial (0°C to +70°C)

                                                            I   = Industrial (–40°C to +85°C)

                                                            E = Extended (–55°C to +125°C)

                                                            PACKAGE TYPE

                                                            E      =     48-Pin Thin Small Outline Package (TSOP)

                                                                         Standard Pinout (TS 048)

                                                            F      =     48-Pin Thin Small Outline Package (TSOP)

                                                                         Reverse Pinout (TSR048)

                                                            S      =     44-Pin Small Outline Package (SO 044)

                                                            WA     =     48-ball Fine Pitch Ball Grid Array (FBGA)

                                                                         0.80 mm pitch, 6 x 8 mm package

                                                            SPEED OPTION

                                                            See Product Selector Guide and Valid Combinations

                                                            BOOT CODE SECTOR ARCHITECTURE

                                                            T = Top Sector

                                                            B = Bottom Sector

                                       DEVICE NUMBER/DESCRIPTION


                                       4 Megabit (512 K x 8-Bit/256 K x 16-Bit) CMOS Flash Memory

                                       3.0 Volt-only Read, Program, and Erase

                Valid  Combinations                                              Valid Combinations

Am29LV400T70R,            EC, EI, FC,                       Valid Combinations list configurations planned to be sup-

Am29LV400B70R             FI, SC, SI, WAC                   ported in volume for this device. Consult the local AMD sales

                                                            office to confirm availability of specific valid combinations and

Am29LV400T80,                                               to check on newly released combinations.

Am29LV400B80              EC, EI, EE,

Am29LV400T90,             FC, FI, FE,

Am29LV400B90              SC, SI, SE,

Am29LV400T120,            WAC, WAI, WAE


7                                             Am29LV400


This section describes the requirements and use of the        register serve as inputs to the internal state machine.

device bus operations, which are initiated through the        The state machine outputs dictate the function of the

internal command register. The command register itself        device. Table 1 lists the device bus operations, the in-

does not occupy any addressable memory location.              puts and control levels they require, and the resulting

The register is composed of latches that store the com-       output. The following subsections describe each of

mands, along with the address and data information            these operations in further detail.

needed to execute the command. The contents of the

                                   Table 1.     Am29LV400 Device Bus Operations


                                                              Addresses   DQ0–              BYTE#         BYTE#

         Operation          CE#    OE#  WE#     RESET#        (See Note)  DQ7               = VIH         = VIL

Read                        L      L         H  H             AIN         DOUT              DOUT    DQ8–DQ14 = High-Z,

Write                       L      H         L  H             AIN                DIN        DIN           DQ15 = A-1

Standby                     VCC ±  X         X  VCC ±         X           High-Z            High-Z        High-Z

                            0.3 V               0.3 V

Output Disable              L      H         H  H             X           High-Z            High-Z        High-Z

Reset                       X      X         X  L             X           High-Z            High-Z        High-Z

Temporary Sector Unprotect  X      X         X  VID           AIN                DIN        DIN           High-Z


L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 ± 0.5 V, X = Don’t Care, AIN = Addresses In, DIN = Data In, DOUT = Data Out

Note: Addresses are A17:A0 in word mode (BYTE# = VIH), A17:A-1 in byte mode (BYTE# = VIL).

Word/Byte Configuration                                       microprocessor read cycles that assert valid addresses

The BYTE# pin controls whether the device data I/O            on the device address inputs produce valid data on the

pins DQ15–DQ0 operate in the byte or word configura-          device data outputs. The device remains enabled for

tion. If the BYTE# pin is set at logic ‘1’, the device is in  read access until the command register contents are

word configuration, DQ15–DQ0 are active and control-          altered.

led by CE# and OE#.                                           See “Reading Array Data” for more information. Refer

If the BYTE# pin is set at logic ‘0’, the device is in byte   to the AC Read Operations table for timing specifica-

configuration, and only data I/O pins DQ0–DQ7 are ac-         tions and to Figure 12 for the timing diagram. ICC1 in

tive and controlled by CE# and OE#. The data I/O pins         the DC Characteristics table represents the active cur-

DQ8–DQ14 are tri-stated, and the DQ15 pin is used as          rent specification for reading array data.

an input for the LSB (A-1) address function.                  Writing Commands/Command Sequences

Requirements for Reading Array Data                           To write a command or command sequence (which in-

To read array data from the outputs, the system must          cludes programming data to the device and erasing

drive the CE# and OE# pins to VIL. CE# is the power           sectors of memory), the system must drive WE# and

control and selects the device. OE# is the output con-        CE# to VIL, and OE# to VIH.

trol and gates array data to the output pins. WE#             For program operations, the BYTE# pin determines

should remain at VIH. The BYTE# pin determines                whether the device accepts program data in bytes or

whether the device outputs array data in words or             words. Refer to “Word/Byte Configuration” for more in-

bytes.                                                        formation.

The internal state machine is set for reading array data      An erase operation can erase one sector, multiple sec-

upon device power-up, or after a hardware reset. This         tors, or the entire device. Tables 2 and 3 indicate the

ensures that no spurious alteration of the memory con-        address space that each sector occupies. A “sector ad-

tent occurs during the power transition. No command is        dress” consists of the address bits required to uniquely

necessary in this mode to obtain array data. Standard         select a sector. The “Command Definitions” section

                                                   Am29LV400                                                                       8

has details on erasing a sector or the entire chip, or    Automatic Sleep Mode

suspending/resuming the erase operation.                  The automatic sleep mode minimizes Flash device

After the system writes the autoselect command se-        energy consumption. The device automatically

quence, the device enters the autoselect mode. The        enables this mode when addresses remain stable for

system can then read autoselect codes from the inter-     tACC  +     30  ns.  The  automatic  sleep   mode          is

nal register (which is separate from the memory array)    independent of the CE#, WE#, and OE# control

on DQ7–DQ0. Standard read cycle timings apply in this     signals. Standard address access timings provide new

mode. Refer to the Autoselect Mode and Autoselect         data when addresses are changed. While in sleep

Command Sequence sections for more information.           mode, output data is latched and always available to

ICC2 in the DC Characteristics table represents the ac-   the system. ICC4 in the DC Characteristics table

tive current specification for the write mode. The “AC    represents      the  automatic  sleep  mode  current

Characteristics” section contains timing specification    specification.

tables and timing diagrams for write operations.          RESET#: Hardware Reset Pin

Program and Erase Operation Status                        The RESET# pin provides a hardware method of reset-

During an erase or program operation, the system may      ting the device to reading array data. When the RE-

check the status of the operation by reading the status   SET# pin is driven low for at least a period of tRP, the

bits on DQ7–DQ0. Standard read cycle timings and ICC      device immediately terminates any operation in

read specifications apply. Refer to “Write Operation      progress, tristates all output pins, and ignores all

Status” for more information, and to “AC Characteris-     read/write commands for the duration of the RESET#

tics” for timing diagrams.                                pulse. The device also resets the internal state ma-

                                                          chine to reading array data. The operation that was in-

Standby Mode                                              terrupted should be reinitiated once the device is ready

                                                          to accept another command sequence, to ensure data

When the system is not reading or writing to the device,  integrity.

it can place the device in the standby mode. In this      Current is reduced for the duration of the RESET#

mode, current consumption is greatly reduced, and the     pulse. When RESET# is held at VSS±0.3 V, the device

outputs are placed in the high impedance state, inde-     draws CMOS standby current (ICC4). If RESET# is held

pendent of the OE# input.                                 at VIL but not within VSS±0.3 V, the standby current will

The device enters the CMOS standby mode when the          be greater.

CE# and RESET# pins are both held at VCC ± 0.3 V.         If RESET# is asserted during a program or erase oper-

(Note that this is a more restricted voltage range than   ation, the RY/BY# pin remains a “0” (busy) until the in-

VIH.) If CE# and RESET# are held at VIH, but not within   ternal reset operation is complete, which requires a

VCC ± 0.3 V, the device will be in the standby mode, but  time of tREADY (during Embedded Algorithms). The

the standby current will be greater. The device requires  system can thus monitor RY/BY# to determine whether

standard access time (tCE) for read access when the       the reset operation is complete. If RESET# is asserted

device is in either of these standby modes, before it is  when a program or erase operation is not executing

ready to read data.                                       (RY/BY# pin is “1”), the reset operation is completed

If the device is deselected during erasure or program-    within a time of tREADY (not during Embedded Algo-

ming, the device draws active current until the           rithms). The system can read data tRH after the RE-

operation is completed.                                   SET# pin returns to VIH.

ICC3 in the DC Characteristics table represents the       Refer to the AC Characteristics tables for RESET# pa-

standby current specification.                            rameters and to Figure 13 for the timing diagram.

                                                          Output Disable Mode

                                                          When the OE# input is at VIH, output from the device is

9                                                 Am29LV400
                                              P  RELIMINARY

                  Table 2.          Am29LV400T   Top Boot Block Sector  Address Table

                                                      Sector Size       Address Range  (in  hexadecimal)

                                                      (Kbytes/          (x8)                (x16)

Sector  A17  A16               A15  A14  A13     A12  Kwords)           Address Range       Address Range

SA0     0    0                 0    X    X       X    64/32             00000h–0FFFFh       00000h–07FFFh

SA1     0    0                 1    X    X       X    64/32             10000h–1FFFFh       08000h–0FFFFh

SA2     0    1                 0    X    X       X    64/32             20000h–2FFFFh       10000h–17FFFh

SA3     0    1                 1    X    X       X    64/32             30000h–3FFFFh       18000h–1FFFFh

SA4     1    0                 0    X    X       X    64/32             40000h–4FFFFh       20000h–27FFFh

SA5     1    0                 1    X    X       X    64/32             50000h–5FFFFh       28000h–2FFFFh

SA6     1    1                 0    X    X       X    64/32             60000h–6FFFFh       30000h–37FFFh

SA7     1    1                 1    0    X       X    32/16             70000h–77FFFh       38000h–3BFFFh

SA8     1    1                 1    1    0       0          8/4         78000h–79FFFh       3C000h–3CFFFh

SA9     1    1                 1    1    0       1          8/4         7A000h–7BFFFh       3D000h–3DFFFh

SA10    1    1                 1    1    1       X          16/8        7C000h–7FFFFh       3E000h–3FFFFh

                Table 3.            Am29LV400B Bottom Boot Block Sector Address Table

                                                      Sector Size       Address Range (in hexadecimal)

                                                      (Kbytes/          (x8)                (x16)

Sector  A17  A16               A15  A14  A13     A12  Kwords)           Address Range       Address Range

SA0     0    0                 0    0    0       X          16/8        00000h–03FFFh       00000h–01FFFh

SA1     0    0                 0    0    1       0          8/4         04000h–05FFFh       02000h–02FFFh

SA2     0    0                 0    0    1       1          8/4         06000h–07FFFh       03000h–03FFFh

SA3     0    0                 0    1    X       X    32/16             08000h–0FFFFh       04000h–07FFFh

SA4     0    0                 1    X    X       X    64/32             10000h–1FFFFh       08000h–0FFFFh

SA5     0    1                 0    X    X       X    64/32             20000h–2FFFFh       10000h–17FFFh

SA6     0    1                 1    X    X       X    64/32             30000h–3FFFFh       18000h–1FFFFh

SA7     1    0                 0    X    X       X    64/32             40000h–4FFFFh       20000h–27FFFh

SA8     1    0                 1    X    X       X    64/32             50000h–5FFFFh       28000h–2FFFFh

SA9     1    1                 0    X    X       X    64/32             60000h–6FFFFh       30000h–37FFFh

SA10    1    1                 1    X    X       X    64/32             70000h–7FFFFh       38000h–3FFFFh

Note for Tables 2 and 3: Address range is A17:A-1 in byte mode and A171:A0 in word mode. See “Word/Byte Configuration”

section for more information.

                                                 Am29LV400                                                              10

Autoselect Mode                                                      Table 4. In addition, when verifying sector protection,

The autoselect mode provides manufacturer and de-                    the sector address must appear on the appropriate

vice identification, and sector protection verification,             highest order address bits (see Tables 2 and 3). Table

through identifier codes output on DQ7–DQ0. This                     4 shows the remaining address bits that are don’t care.

mode is primarily intended for programming equipment                 When all necessary bits have been set as required, the

to automatically match a device to be programmed with                programming equipment may then read the corre-

its corresponding programming algorithm. However,                    sponding identifier code on DQ7–DQ0.

the autoselect codes can also be accessed in-system                  To access the autoselect codes in-system, the host

through the command register.                                        system can issue the autoselect command via the

When using programming equipment, the autoselect                     command register, as shown in Table 5. This method

mode requires VID (11.5 V to 12.5 V) on address pin                  does not require VID. See “Command Definitions” for

A9. Address pins A6, A1, and A0 must be as shown in                  details on using the autoselect mode.

                       Table 4.      Am29LV400      Autoselect       Codes (High Voltage  Method)

                                                    A17   A11             A8          A5              DQ8       DQ7

                                                    to    to              to          to                    to  to

    Description   Mode          CE#  OE#       WE#  A12   A10        A9   A7  A6      A2  A1  A0      DQ15      DQ0

Manufacturer ID:  AMD           L           L  H    X     X          VID  X   L       X   L   L             X   01h

Device ID:             Word     L           L  H                                                      22h       B9h

Am29LV400                                           X     X          VID  X   L       X   L   H

(Top Boot Block)       Byte     L           L  H                                                            X   B9h

Device ID:             Word     L           L  H                                                      22h       BAh

Am29LV400                                           X     X          VID  X   L       X   L   H

(Bottom Boot           Byte     L           L  H                                                            X   BAh


                                                                                                            X   01h


Sector Protection Verification  L           L  H    SA    X          VID  X   L       X   H   L

                                                                                                            X   00h


L = Logic Low = VIL, H = Logic High = VIH,     SA = Sector Address,  X = Don’t care.

Sector Protection/Unprotection                                       through AMD’s ExpressFlash™ Service. Contact an

The hardware sector protection feature disables both                 AMD representative for details.

program and erase operations in any sector. The hard-                It is possible to determine whether a sector is protected

ware sector unprotection feature re-enables both pro-                or unprotected. See “Autoselect Mode” for details.

gram and erase operations in previously protected

sectors.                                                             Temporary Sector Unprotect

Sector protection/unprotection is implemented using                  This feature allows temporary unprotection of previ-

programming equipment, and requires VID on address                   ously protected sectors to change data in-system. The

pin A9 and OE#. Publication number 20873 contains                    Sector Unprotect mode is activated by setting the RE-

further details; contact an AMD representative to re-                SET# pin to VID. During this mode, formerly protected

quest a copy.                                                        sectors can be programmed or erased by selecting the

The device is shipped with all sectors unprotected.                  sector addresses. Once VID is removed from the RE-

AMD offers the option of programming and protecting                  SET# pin, all the previously protected sectors are

sectors at its factory prior to shipping the device                  protected again. Figure 1 shows the algorithm, and

                                                                     Figure 21 shows the timing diagrams, for this feature.

11                                                     Am29LV400

                                                                against inadvertent writes (refer to Table 5 for com-

                                                                mand definitions). In addition, the following hardware

                                START                           data protection measures prevent accidental erasure

                                                                or programming, which might otherwise be caused by

                     RESET# = VID                               spurious system level signals during VCC power-up

                                                                and power-down transitions, or from system noise.

                                (Note 1)

                                                                Low VCC Write Inhibit

                     Perform Erase or                           When VCC is less than VLKO, the device does not ac-

                     Program Operations                         cept any write cycles. This protects data during VCC

                                                                power-up and power-down. The command register and

                                                                all internal program/erase circuits are disabled, and the

                     RESET# = VIH                               device resets. Subsequent writes are ignored until VCC

                                                                is greater than VLKO. The system must provide the

                                                                proper signals to the control pins to prevent uninten-

                     Temporary Sector                           tional writes when VCC is greater than VLKO.

                     Unprotect Completed                        Write Pulse “Glitch” Protection

                                (Note 2)

                                                                Noise pulses of less than 5 ns (typical) on OE#, CE# or

                                                                WE# do not initiate a write cycle.

                                               20514C-5         Logical Inhibit

Notes:                                                          Write cycles are inhibited by holding any one of OE# =

1.  All protected sectors unprotected.                          VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,

2.  All  previously  protected  sectors   are  protected  once  CE# and WE# must be a logical zero while OE# is a

    again.                                                      logical one.

Figure 1.   Temporary Sector Unprotect Operation                Power-Up Write Inhibit

                                                                If WE# = CE# = VIL and OE# = VIH during power up, the

                                                                device does not accept commands on the rising edge

Hardware Data Protection                                        of WE#. The internal state machine is automatically

The command sequence requirement of unlock cycles               reset to reading array data on power-up.

for programming or erasing provides data protection

                                                          Am29LV400                                                12


Writing specific address and data commands or se-          The reset command may be written between the se-

quences into the command register initiates device op-     quence cycles in an autoselect command sequence.

erations. Table 5 defines the valid register command       Once in the autoselect mode, the reset command must

sequences. Writing incorrect address and data val-         be written to return to reading array data (also applies

ues or writing them in the improper sequence resets        to autoselect during Erase Suspend).

the device to reading array data.                          If DQ5 goes high during a program or erase operation,

All addresses are latched on the falling edge of WE# or    writing the reset command returns the device to read-

CE#, whichever happens later. All data is latched on       ing array data (also applies during Erase Suspend).

the rising edge of WE# or CE#, whichever happens           See “AC Characteristics” for parameters, and to Figure

first. Refer to the appropriate timing diagrams in the     13 for the timing diagram.

“AC Characteristics” section.

Reading Array Data                                         Autoselect Command Sequence

The device is automatically set to reading array data      The autoselect command sequence allows the host

after device power-up. No commands are required to         system to access the manufacturer and devices codes,

retrieve data. The device is also ready to read array      and determine whether or not a sector is protected.

data after completing an Embedded Program or Em-           Table 5 shows the address and data requirements.

bedded Erase algorithm.                                    This method is an alternative to that shown in Table 4,

                                                           which is intended for PROM programmers and requires

After the device accepts an Erase Suspend command,         VID on address bit A9.

the device enters the Erase Suspend mode. The sys-         The autoselect command sequence is initiated by writ-

tem can read array data using the standard read tim-       ing two unlock cycles, followed by the autoselect com-

ings, except that if it reads at an address within erase-  mand. The device then enters the autoselect mode,

suspended sectors, the device outputs status data.         and the system may read at any address any number

After completing a programming operation in the Erase      of times, without initiating another command sequence.

Suspend mode, the system may once again read array         A read cycle at address XX00h retrieves the manufac-

data with the same exception. See “Erase Sus-              turer code. A read cycle at address XX01h in word

pend/Erase Resume Commands” for more information           mode (or 02h in byte mode) returns the device code. A

on this mode.                                              read cycle containing a sector address (SA) and the

The system must issue the reset command to re-ena-         address 02h in word mode (or 04h in byte mode) re-

ble the device for reading array data if DQ5 goes high,    turns 01h if that sector is protected, or 00h if it is unpro-

or while in the autoselect mode. See the “Reset Com-       tected. Refer to Tables 2 and 3 for valid sector

mand” section, next.                                       addresses.

See also “Requirements for Reading Array Data” in the      The system must write the reset command to exit the

“Device Bus Operations” section for more information.      autoselect mode and return to reading array data.

The Read Operations table provides the read parame-

ters, and Figure 12 shows the timing diagram.              Word/Byte Program Command Sequence

Reset Command                                              The system may program the device by word or byte,

                                                           depending on the state of the BYTE# pin. Program-

Writing the reset command to the device resets the de-     ming is a four-bus-cycle operation. The program com-

vice to reading array data. Address bits are don’t care    mand sequence is initiated by writing two unlock write

for this command.                                          cycles, followed by the program set-up command. The

The reset command may be written between the se-           program address and data are written next, which in

quence cycles in an erase command sequence before          turn initiate the Embedded Program algorithm. The

erasing begins. This resets the device to reading array    system is not required to provide further controls or tim-

data. Once erasure begins, however, the device ig-         ings. The device automatically generates the program

nores reset commands until the operation is complete.      pulses and verifies the programmed cell margin. Table

                                                           5 shows the address and data requirements for the

The reset command may be written between the se-           byte program command sequence.

quence cycles in a program command sequence be-            When the Embedded Program algorithm is complete,

fore programming begins. This resets the device to         the device then returns to reading array data and ad-

reading array data (also applies to programming in         dresses are no longer latched. The system can deter-

Erase Suspend mode). Once programming begins,              mine the status of the program operation by using

however, the device ignores reset commands until the       DQ7, DQ6, or RY/BY#. See “Write Operation Status”

operation is complete.                                     for information on these status bits.

13                                             Am29LV400

Any commands written to the device during the Em-           Chip Erase Command Sequence

bedded Program Algorithm are ignored. Note that a           Chip erase is a six bus cycle operation. The chip erase

hardware reset immediately terminates the program-          command sequence is initiated by writing two unlock

ming operation. The Byte Program command se-                cycles, followed by a set-up command. Two additional

quence should be reinitiated once the device has reset      unlock write cycles are then followed by the chip erase

to reading array data, to ensure data integrity.            command, which in turn invokes the Embedded Erase

Programming is allowed in any sequence and across           algorithm. The device does not require the system to

sector boundaries. A bit cannot be programmed               preprogram prior to erase. The Embedded Erase algo-

from a “0” back to a “1”. Attempting to do so may halt      rithm automatically preprograms and verifies the entire

the operation and set DQ5 to “1”, or cause the Data#        memory for an all zero data pattern prior to electrical

Polling algorithm to indicate the operation was suc-        erase. The system is not required to provide any con-

cessful. However, a succeeding read will show that the      trols or timings during these operations. Table 5 shows

data is still “0”. Only erase operations can convert a “0”  the address and data requirements for the chip erase

to a “1”.                                                   command sequence.

Figure 2 illustrates the algorithm for the program oper-    Any commands written to the chip during the Embed-

ation. See the Erase/Program Operations table in “AC        ded Erase algorithm are ignored. Note that a hardware

Characteristics” for parameters, and to Figure 16 for       reset during the chip erase operation immediately ter-

timing diagrams.                                            minates the operation. The Chip Erase command se-

                                                            quence should be reinitiated once the device has

                                                            returned to reading array data, to ensure data integrity.

                                                            The system can determine the status of the erase op-

                                 START                      eration by using DQ7, DQ6, DQ2, or RY/BY#. See

                                                            “Write Operation Status” for information on these sta-

                                                            tus bits. When the Embedded Erase algorithm is com-

                                                            plete, the device returns to reading array data and

                                 Write Program              addresses are no longer latched.

                                 Command Sequence           Figure 3 illustrates the algorithm for the erase opera-

                                                            tion. See the Erase/Program Operations tables in “AC

                                                            Characteristics” for parameters, and to Figure 17 for

                                 Data Poll                  timing diagrams.

           Embedded              from System

                  Program                                   Sector Erase Command Sequence

                  algorithm                                 Sector erase is a six bus cycle operation. The sector

           in progress                                      erase command sequence is initiated by writing two

                                 Verify Data?      No       unlock cycles, followed by a set-up command. Two ad-

                                                            ditional unlock write cycles are then followed by the ad-

                                                            dress of the sector to be erased, and the sector erase

                                 Yes                        command. Table 5 shows the address and data re-

                                                            quirements for the sector erase command sequence.

Increment Address            No  Last Address?              The device does not require the system to preprogram

                                                            the memory prior to erase. The Embedded Erase algo-

                                                            rithm automatically programs and verifies the sector for

                                 Yes                        an all zero data pattern prior to electrical erase. The

                                                            system is not required to provide any controls or tim-

                                 Programming                ings during these operations.


                                                            After the command sequence is written, a sector erase

                                                            time-out of 50 µs begins. During the time-out period,

                                                  20514C-6  additional sector addresses and sector erase com-

Note: See Table 5 for program command sequence.             mands may be written. Loading the sector erase buffer

                                                            may be done in any sequence, and the number of sec-

           Figure 2.  Program Operation                     tors may be from one sector to all sectors. The time be-

                                                            tween these additional cycles must be less than 50 µs,

                                                            otherwise the last address and command might not be

                                                            accepted, and erasure may begin. It is recommended

                                                            that processor interrupts be disabled during this time to

                                                   Am29LV400                                                   14

ensure all commands are accepted. The interrupts can      Sector Erase time-out immediately terminates the

be re-enabled after the last Sector Erase command is      time-out period and suspends the erase operation. Ad-

written. If the time between additional sector erase      dresses are “don’t-cares” when writing the Erase Sus-

commands can be assumed to be less than 50 µs, the        pend command.

system need not monitor DQ3. Any command other            When the Erase Suspend command is written during a

than Sector Erase or Erase Suspend during the             sector erase operation, the device requires a maximum

time-out period resets the device to reading array        of 20 µs to suspend the erase operation. However,

data. The system must rewrite the command sequence        when the Erase Suspend command is written during

and any additional sector addresses and commands.         the sector erase time-out, the device immediately ter-

The system can monitor DQ3 to determine if the sector     minates the time-out period and suspends the erase

erase timer has timed out. (See the “DQ3: Sector          operation.

Erase Timer” section.) The time-out begins from the ris-  After the erase operation has been suspended, the

ing edge of the final WE# pulse in the command se-        system can read array data from or program data to

quence.                                                   any sector not selected for erasure. (The device “erase

Once the sector erase operation has begun, only the       suspends” all sectors selected for erasure.) Normal

Erase Suspend command is valid. All other commands        read and write timings and command definitions apply.

are ignored. Note that a hardware reset during the        Reading at any address within erase-suspended sec-

sector erase operation immediately terminates the op-     tors produces status data on DQ7–DQ0. The system

eration. The Sector Erase command sequence should         can use DQ7, or DQ6 and DQ2 together, to determine

be reinitiated once the device has returned to reading    if a sector is actively erasing or is erase-suspended.

array data, to ensure data integrity.                     See “Write Operation Status” for information on these

When the Embedded Erase algorithm is complete, the        status bits.

device returns to reading array data and addresses are    After an erase-suspended program operation is com-

no longer latched. The system can determine the sta-      plete, the system can once again read array data within

tus of the erase operation by using DQ7, DQ6, DQ2, or     non-suspended sectors. The system can determine the

RY/BY#. (Refer to “Write Operation Status” for informa-   status of the program operation using the DQ7 or DQ6

tion on these status bits.)                               status bits, just as in the standard program operation.

Figure 3 illustrates the algorithm for the erase opera-   See “Write Operation Status” for more information.

tion. Refer to the Erase/Program Operations tables in     The system may also write the autoselect command

the “AC Characteristics” section for parameters, and to   sequence when the device is in the Erase Suspend

Figure 17 for timing diagrams.                            mode. The device allows reading autoselect codes

                                                          even at addresses within erasing sectors, since the

Erase Suspend/Erase Resume Commands                       codes are not stored in the memory array. When the

The Erase Suspend command allows the system to in-        device exits the autoselect mode, the device reverts to

terrupt a sector erase operation and then read data       the Erase Suspend mode, and is ready for another

from, or program data to, any sector not selected for     valid operation. See “Autoselect Command Sequence”

erasure. This command is valid only during the sector     for more information.

erase operation, including the 50 µs time-out period      The system must write the Erase Resume command

during the sector erase command sequence. The             (address bits are “don’t care”) to exit the erase suspend

Erase Suspend command is ignored if written during        mode and continue the sector erase operation. Further

the chip erase operation or Embedded Program algo-        writes of the Resume command are ignored. Another

rithm. Writing the Erase Suspend command during the       Erase Suspend command can be written after the de-

15                                                 Am29LV400
                                              PRELIMINA              R  Y


             Write Erase

             Command Sequence

             Data Poll

             from System




                                in progress

         No  Data = FFh?


             Erasure Completed



1.  See  Table 5 for erase command sequence.

2.  See  “DQ3: Sector Erase Timer” for more information.

             Figure 3.  Erase Operation

                                                          Am29LV400        16

                                                     Table 5.           Am29LV400 Command Definitions

                            Command                  Cycles                                    Bus Cycles (Notes 2–5)

                               Sequence                      First             Second          Third              Fourth      Fifth       Sixth

                               (Note 1)                      Addr       Data  Addr  Data       Addr   Data      Addr    Data  Addr  Data  Addr          Data

Read (Note 6)                                        1       RA         RD

Reset (Note 7)                                       1       XXX        F0

                     Manufacturer ID        Word     4       555        AA    2AA   55         555          90    X00   01

                                            Byte             AAA               555             AAA

Autoselect (Note 8)  Device ID,             Word     4       555        AA    2AA   55         555          90    X01   22B9

                     Top Boot Block         Byte             AAA               555             AAA                X02   B9

                     Device ID,             Word     4       555        AA    2AA   55         555          90    X01   22BA

                     Bottom Boot Block      Byte             AAA               555             AAA                X02   BA

                                            Word             555              2AA              555              (SA)    XX00

                     Sector Protect Verify                                                                        X02   XX01

                     (Note 9)                        4                  AA          55                      90          00

                                            Byte             AAA               555             AAA              (SA)

                                                                                                                  X04   01

Program                                     Word     4       555        AA    2AA   55         555          A0    PA    PD

                                            Byte             AAA               555             AAA

Chip Erase                                  Word     6       555        AA    2AA   55         555          80    555   AA    2AA    55   555           10

                                            Byte             AAA               555             AAA              AAA           555         AAA

Sector Erase                                Word     6       555        AA    2AA   55         555          80    555   AA    2AA    55   SA            30

                                            Byte             AAA               555             AAA              AAA           555

Erase Suspend (Note 10)                              1       XXX        B0

Erase Resume (Note 11)                               1       XXX        30


X = Don’t care                                                                            PD = Data to be programmed at location PA. Data latches on the

RA = Address of the memory location to be read.                                           rising edge of WE# or CE# pulse, whichever happens first.

RD = Data read from location RA during read operation.                                    SA = Address of the sector to be verified (in autoselect mode) or

                                                                                          erased. Address bits A17–A12 uniquely select any sector.

PA = Address of the memory location to be programmed.

Addresses latch on the falling edge of the WE# or CE# pulse,

whichever happens later.


1.                   See Table 1 for description of bus operations.                       8.   The fourth cycle of the autoselect command sequence is a

2.                   All values are in hexadecimal.                                            read cycle.

3.                   Except when reading array or autoselect data, all bus cycles         9.   The data is 00h for an unprotected sector and 01h for a

                     are write operations.                                                     protected sector. See “Autoselect Command Sequence” for

                                                                                               more information.

4.                   Data bits DQ15–DQ8 are don’t cares for unlock and                    10.  The system may read and program in non-erasing sectors, or

                     command cycles.                                                           enter the autoselect mode, when in the Erase Suspend

5.                   Address bits A17–A11 are don’t cares for unlock and                       mode. The Erase Suspend command is valid only during a

                     command cycles, except when SA or PA required.                            sector erase operation.

6.                   No unlock or command cycles required when reading array              11.  The Erase Resume command is valid only during the Erase

                     data.                                                                     Suspend mode.

7.                   The Reset command is required to return to reading array

                     data when device is in the autoselect mode, or if DQ5 goes

                     high (while the device is providing status data).

17                                                                             Am29LV400


The device provides several bits to determine the sta-     Table 6 shows the outputs for Data# Polling on DQ7.

tus of a write operation: DQ2, DQ3, DQ5, DQ6, DQ7,         Figure 4 shows the Data# Polling algorithm.

and RY/BY#. Table 6 and the following subsections de-

scribe the functions of these bits. DQ7, RY/BY#, and

DQ6 each offer a method for determining whether a

program or erase operation is complete or in progress.               START

These three bits are discussed first.

DQ7: Data# Polling

The Data# Polling bit, DQ7, indicates to the host sys-               Read DQ7–DQ0

tem whether an Embedded Algorithm is in progress or                  Addr = VA

completed, or whether the device is in Erase Suspend.

Data# Polling is valid after the rising edge of the final

WE# pulse in the program or erase command se-

quence.                                                              DQ7 = Data?     Yes

During the Embedded Program algorithm, the device

outputs on DQ7 the complement of the datum pro-

grammed to DQ7. This DQ7 status also applies to pro-                            No

gramming     during  Erase  Suspend.            When  the

Embedded Program algorithm is complete, the device               No

outputs the datum programmed to DQ7. The system                      DQ5 = 1?

must provide the program address to read valid status

information on DQ7. If a program address falls within a

protected sector, Data# Polling on DQ7 is active for ap-                        Yes

proximately 1 µs, then the device returns to reading

array data.                                                          Read DQ7–DQ0

During the Embedded Erase algorithm, Data# Polling                   Addr = VA

produces a “0” on DQ7. When the Embedded Erase al-

gorithm is complete, or if the device enters the Erase

Suspend mode, Data# Polling produces a “1” on DQ7.

This is analogous to the complement/true datum output                                Yes

described for the Embedded Program algorithm: the                    DQ7 = Data?

erase function changes all the bits in a sector to “1”;

prior to this, the device outputs the “complement,” or

“0.” The system must provide an address within any of                           No

the sectors selected for erasure to read valid status in-

formation on DQ7.                                                    FAIL                 PASS

After an erase command sequence is written, if all sec-

tors selected for erasing are protected, Data# Polling     Notes:

on DQ7 is active for approximately 100 µs, then the de-    1.    VA = Valid address for programming. During a sector

vice returns to reading array data. If not all selected          erase operation, a valid address is an address within any

sectors are protected, the Embedded Erase algorithm              sector selected for erasure. During chip erase, a valid

erases the unprotected sectors, and ignores the se-              address is any non-protected sector address.

lected sectors that are protected.                         2.    DQ7 should be rechecked even if DQ5 = “1” because

When the system detects DQ7 has changed from the                 DQ7 may change simultaneously with DQ5.

complement to true data, it can read valid data at DQ7–                                                        20514C-8

DQ0 on the following read cycles. This is because DQ7

may change asynchronously with DQ0–DQ6 while                         Figure 4.  Data# Polling Algorithm

Output Enable (OE#) is asserted low. Figure 18, Data#

Polling Timings (During Embedded Algorithms), in the

“AC Characteristics” section illustrates this.

                                                      Am29LV400                                                             18

RY/BY#: Ready/Busy#                                          Table 6 shows the outputs for Toggle Bit I on DQ6. Fig-

The RY/BY# is a dedicated, open-drain output pin that        ure 5 shows the toggle bit algorithm. Figure 19 in the

indicates whether an Embedded Algorithm is in                “AC Characteristics” section shows the toggle bit timing

progress or complete. The RY/BY# status is valid after       diagrams. Figure 20 shows the differences between

the rising edge of the final WE# pulse in the command        DQ2 and DQ6 in graphical form. See also the subsec-

sequence. Since RY/BY# is an open-drain output, sev-         tion on DQ2: Toggle Bit II.

eral RY/BY# pins can be tied together in parallel with a     DQ2: Toggle Bit II

pull-up resistor to VCC.                                     The “Toggle Bit II” on DQ2, when used with DQ6, indi-

If the output is low (Busy), the device is actively erasing  cates whether a particular sector is actively erasing

or programming. (This includes programming in the            (that is, the Embedded Erase algorithm is in progress),

Erase Suspend mode.) If the output is high (Ready),          or whether that sector is erase-suspended. Toggle Bit

the device is ready to read array data (including during     II is valid after the rising edge of the final WE# pulse in

the Erase Suspend mode), or is in the standby mode.          the command sequence.

Table 6 shows the outputs for RY/BY#. Figures 13, 16         DQ2 toggles when the system reads at addresses

and 17 shows RY/BY# for reset, program, and erase            within those sectors that have been selected for eras-

operations, respectively.                                    ure. (The system may use either OE# or CE# to control

DQ6: Toggle Bit I                                            the read cycles.) But DQ2 cannot distinguish whether

                                                             the sector is actively erasing or is erase-suspended.

Toggle Bit I on DQ6 indicates whether an Embedded            DQ6, by comparison, indicates whether the device is

Program or Erase algorithm is in progress or complete,       actively erasing, or is in Erase Suspend, but cannot

or whether the device has entered the Erase Suspend          distinguish which sectors are selected for erasure.

mode. Toggle Bit I may be read at any address, and is        Thus, both status bits are required for sector and mode

valid after the rising edge of the final WE# pulse in the    information. Refer to Table 6 to compare outputs for

command sequence (prior to the program or erase op-          DQ2 and DQ6.

eration), and during the sector erase time-out.              Figure 5 shows the toggle bit algorithm in flowchart

During an Embedded Program or Erase algorithm op-            form, and the section “DQ2: Toggle Bit II” explains the

eration, successive read cycles to any address cause         algorithm. See also the DQ6: Toggle Bit I subsection.

DQ6 to toggle. The system may use either OE# or CE#          Figure 19 shows the toggle bit timing diagram. Figure

to control the read cycles. When the operation is com-       20 shows the differences between DQ2 and DQ6 in

plete, DQ6 stops toggling.                                   graphical form.

After an erase command sequence is written, if all sec-      Reading Toggle Bits DQ6/DQ2

tors selected for erasing are protected, DQ6 toggles for

approximately 100 µs, then returns to reading array          Refer to Figure 5 for the following discussion. When-

data. If not all selected sectors are protected, the Em-     ever the system initially begins reading toggle bit sta-

bedded Erase algorithm erases the unprotected sec-           tus, it must read DQ7–DQ0 at least twice in a row to

tors, and ignores the selected sectors that are              determine whether a toggle bit is toggling. Typically, the

protected.                                                   system would note and store the value of the toggle bit

The system can use DQ6 and DQ2 together to deter-            after the first read. After the second read, the system

mine whether a sector is actively erasing or is erase-       would compare the new value of the toggle bit with the

suspended. When the device is actively erasing (that         first. If the toggle bit is not toggling, the device has com-

is, the Embedded Erase algorithm is in progress), DQ6        pleted the program or erase operation. The system can

toggles. When the device enters the Erase Suspend            read array data on DQ7–DQ0 on the following read cy-

mode, DQ6 stops toggling. However, the system must           cle.

also use DQ2 to determine which sectors are erasing          However, if after the initial two read cycles, the system

or erase-suspended. Alternatively, the system can use        determines that the toggle bit is still toggling, the sys-

DQ7 (see the subsection on DQ7: Data# Polling).              tem also should note whether the value of DQ5 is high

If a program address falls within a protected sector,        (see the section on DQ5). If it is, the system should

DQ6 toggles for approximately 2 µs after the program         then determine again whether the toggle bit is toggling,

command sequence is written, then returns to reading         since the toggle bit may have stopped toggling just as

array data.                                                  DQ5 went high. If the toggle bit is no longer toggling,

                                                             the device has successfully completed the program or

DQ6 also toggles during the erase-suspend-program            erase operation. If it is still toggling, the device did not

mode, and stops toggling once the Embedded Pro-              completed the operation successfully, and the system

gram algorithm is complete.                                  must write the reset command to return to reading

                                                             array data.

19                                               Am29LV400

The remaining scenario is that the system initially de-

termines that the toggle bit is toggling and DQ5 has not

gone high. The system may continue to monitor the                  START

toggle bit and DQ5 through successive read cycles, de-

termining the status as described in the previous para-

graph. Alternatively, it may choose to perform other               Read DQ7–DQ0

system tasks. In this case, the system must start at the

beginning of the algorithm when it returns to determine                                    (Note 1)

the status of the operation (top of Figure 5).

                                                                   Read DQ7–DQ0

DQ5: Exceeded Timing Limits

DQ5 indicates whether the program or erase time has

exceeded a specified internal pulse count limit. Under             Toggle Bit              No

these conditions DQ5 produces a “1.” This is a failure             = Toggle?

condition that indicates the program or erase cycle was

not successfully completed.                                                         Yes

The DQ5 failure condition may appear if the system

tries to program a “1” to a location that is previously        No

programmed to “0.” Only an erase operation can                     DQ5 = 1?

change a “0” back to a “1.” Under this condition, the

device halts the operation, and when the operation has                              Yes

exceeded the timing limits, DQ5 produces a “1.”

Under both these conditions, the system must issue                 Read DQ7–DQ0            (Notes

the reset command to return the device to reading                  Twice                   1, 2)

array data.

DQ3: Sector Erase Timer

After writing a sector erase command sequence, the                 Toggle Bit              No

system may read DQ3 to determine whether or not an                 = Toggle?

erase operation has begun. (The sector erase timer

does not apply to the chip erase command.) If addi-                                 Yes

tional sectors are selected for erasure, the entire time-          Program/Erase

out also applies after each additional sector erase com-           Operation Not           Program/Erase

mand. When the time-out is complete, DQ3 switches                  Complete, Write         Operation Complete

from “0” to “1.” If the time between additional sector             Reset Command

erase commands from the system can be assumed to

be less than 50 µs, the system need not monitor DQ3.       Notes:

See also the “Sector Erase Command Sequence” sec-          1.  Read toggle bit twice to determine whether or not it is

tion.                                                          toggling. See text.

After the sector erase command sequence is written,        2.  Recheck toggle bit because it may stop toggling as DQ5

the system should read the status on DQ7 (Data# Poll-          changes to “1” . See text.

ing) or DQ6 (Toggle Bit I) to ensure the device has ac-                                                   20514C-9

cepted the command sequence, and then read DQ3. If

DQ3 is “1”, the internally controlled erase cycle has be-          Figure 5.        Toggle Bit Algorithm

gun; all further commands (other than Erase Suspend)

are ignored until the erase operation is complete. If

DQ3 is “0”, the device will accept additional sector

erase commands. To ensure the command has been

accepted, the system software should check the status

of DQ3 prior to and following each subsequent sector

erase command. If DQ3 is high on the second status

check, the last command might not have been ac-

cepted. Table 6 shows the outputs for DQ3.

                                                 Am29LV400                                                              20

                                      Table 6.  Write Operation Status

                                      DQ7                               DQ5             DQ2

          Operation                   (Note 2)               DQ6        (Note 1)  DQ3   (Note 2)   RY/BY#

Standard  Embedded Program Algorithm  DQ7#                   Toggle     0         N/A   No toggle                     0

Mode      Embedded Erase Algorithm    0                      Toggle     0         1     Toggle                        0

          Reading within Erase        1                      No toggle  0         N/A   Toggle                        1

Erase     Suspended Sector

Suspend   Reading within Non-Erase    Data                   Data       Data      Data  Data                          1

Mode      Suspended Sector

          Erase-Suspend-Program       DQ7#                   Toggle     0         N/A   N/A                           0


1.  DQ5 switches to ‘1’ when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.

    See “DQ5: Exceeded Timing Limits” for more information.

2.  DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further details.

21                                              Am29LV400


Storage Temperature

Plastic Packages . . . . . . . . . . . . . . . –65°C to +150°C

Ambient Temperature                                                                  20 ns             20 ns

with Power Applied    . . . . . . . . . . . . . –65°C to +125°C   +0.8 V

Voltage with Respect to Ground

    VCC (Note 1) . . . . . . . . . . . . . . . .–0.5 V to +4.0 V  –0.5 V

    A9, OE#, and                                                  –2.0 V

    RESET# (Note 2). . . . . . . . . . . . –0.5 V to +12.5 V

    All other pins (Note 1)  .....      –0.5 V to VCC+0.5 V                                 20 ns

Output Short Circuit Current (Note 3)   ......           200 mA

Notes:                                                                                                        20514C-10

1.  Minimum DC voltage on input or I/O pins is –0.5 V. During

    voltage transitions, input or I/O pins may undershoot VSS             Figure 6.  Maximum Negative  Overshoot

    to –2.0 V for periods of up to 20 ns. See Figure 6.                              Waveform

    Maximum DC voltage on input or I/O pins is VCC +0.5 V.

    During voltage transitions, input or I/O pins may overshoot

    to VCC +2.0 V for periods up to 20 ns. See Figure 7.

2.  Minimum DC input voltage on pins A9, OE#, and RESET#                                    20 ns

    is –0.5 V. During voltage transitions, A9, OE#, and                   VCC

    RESET# may undershoot VSS to –2.0 V for periods of up         +2.0 V

    to 20 ns. See Figure 6. Maximum DC input voltage on pin               VCC

    A9 is +12.5 V which may overshoot to 14.0 V for periods       +0.5 V

    up to 20 ns.

3.  No more than one output may be shorted to ground at a         2.0 V

    time. Duration of the short circuit should not be greater                        20 ns             20 ns

    than one second.

Stresses above those listed under “Absolute Maximum

Ratings” may cause permanent damage to the device. This is                                                    20514C-11

a stress rating only; functional operation of the device at

these or any other conditions above those indicated in the                Figure 7.  Maximum Positive Overshoot

operational sections of this data sheet is not implied.                              Waveform

Exposure of the device to absolute maximum rating

conditions for extended periods may affect device reliability.


Commercial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . . 0°C to +70°C

Industrial (I) Devices

Ambient Temperature (TA) . . . . . . . . . –40°C to +85°C

Extended (E) Devices

Ambient Temperature (TA) . . . . . . . . –55°C to +125°C

VCC Supply Voltages

VCC for regulated voltage range. . . . .+3.0 V to +3.6 V

VCC for full voltage range . . . . . . . . . .+2.7 V to +3.6 V

Operating ranges define those limits between which the func-

tionality of the device is guaranteed.

                                                               Am29LV400                                          22


CMOS Compatible

    Parameter            Description           Test Conditions                   Min                Typ     Max        Unit

    ILI        Input Load Current              VIN = VSS to VCC,                                            ±1.0       µA

                                               VCC = VCC max

    ILIT       A9 Input Load Current           VCC = VCC max; A9 = 12.5  V                                  35         µA

    ILO        Output Leakage Current          VOUT = VSS to VCC,                                           ±1.0       µA

                                               VCC = VCC max

                                               CE# = VIL, OE# = VIH,     5  MHz                     10      16

               VCC Active Read Current         Byte Mode                 1  MHz                     2       4

    ICC1       (Note 1)                                                                                                mA

                                               CE# = VIL, OE# = VIH,     5  MHz                     9       16

                                               Word Mode                 1  MHz                     2       4

    ICC2       VCC Active Write Current        CE# = VIL, OE# = VIH                                 20      30         mA

               (Notes 2 and 4)

    ICC3       VCC Standby Current             VCC = VCC max;                                       0.2     5          µA

                                               CE#, RESET# = VCC±0.3     V

    ICC4       VCC Reset Current               VCC = VCC max;                                       0.2     5          µA

                                               RESET# = VSS ± 0.3 V

    ICC5       Automatic Sleep Mode (Note  3)  VIH = VCC ± 0.3 V;                                   0.2     5          µA

                                               VIL = VSS ± 0.3 V

    VIL        Input Low Voltage                                                 –0.5                       0.8        V

    VIH        Input High Voltage                                                0.7 x VCC                  VCC + 0.3  V

    VID        Voltage for Autoselect and      VCC = 3.3 V                       11.5                       12.5       V

               Temporary Sector Unprotect

    VOL        Output Low Voltage              IOL = 4.0 mA, VCC = VCC min                                  0.45       V

    VOH1                                       IOH = –2.0 mA, VCC = VCC min      0.85 VCC                              V

               Output High Voltage

    VOH2                                       IOH = –100 µA, VCC = VCC min      VCC–0.4

    VLKO       Low VCC Lock-Out Voltage                                          2.3                        2.5        V

               (Note 4)


1.  The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH. Typical VCC is 3.0 V.

2.  ICC active while Embedded Erase or Embedded Program is in progress.

3.  Automatic sleep mode enables the low power mode when addresses remain stable for tACC +         30 ns.

4.  Not 100% tested.

23                                             Am29LV400


Zero Power Flash


Supply Current in mA  20





                                            0      500     1000     1500    2000         2500           3000          3500       4000

                                                                            Time in ns

Note: Addresses are switching at 1 MHz


                                                Figure 8.  ICC1 Current vs. Time (Showing Active and Automatic Sleep  Currents)


                      Supply Current in mA  10

                                                                                         3.6 V

                                                                                               2.7 V



                                                1                2                3                           4                        5

                                                                            Frequency in MHz

Note: T = 25 °C


                                                                 Figure 9.  Typical ICC1 vs. Frequency

                                                                            Am29LV400                                                     24
                                                PREL    I  M  I  NARY


                                                                              Table 7.  Test Specifications

                                        3.3  V

                                                                                              -90R,           -120,

                                                                       Test Condition         -100            -150           Unit

    Device                                      2.7 kΩ           Output Load                             1 TTL gate

    Under                                                        Output Load Capacitance, CL

     Test                                                                                            30           100        pF

               CL                                                (including jig capacitance)

                            6.2 kΩ

                                                                 Input Rise and Fall Times               5                   ns

                                                                 Input Pulse Levels                      0.0–3.0             V

                                                                 Input timing measurement                1.5                 V

                                                                 reference levels

Note: Diodes are IN3064 or  equivalent

                                                                 Output timing measurement               1.5                 V

                                             20514C-14           reference levels

            Figure 10.      Test Setup


     WAVEFORM                           INPUTS                                                OUTPUTS


                                                                 Changing from H to L

                                                                 Changing from L to H

                            Don’t Care, Any Change Permitted                         Changing, State Unknown

                                        Does Not Apply                 Center Line is High Impedance State        (High  Z)


    3.0 V                   1.5 V                                                             1.5 V

            Input                                       Measurement Level                                     Output

     0.0 V


                            Figure 11.  Input Waveforms and Measurement Levels

25                                              Am29LV400


Read Operations

    Parameter                                                                                        Speed Option

JEDEC      Std        Description                                        Test Setup            -90R  -100      -120  -150   Unit

    tAVAV  tRC        Read Cycle Time (Note 1)                                       Min       90    100       120   150    ns

    tAVQV  tACC       Address to Output Delay                            CE# = VIL  Max        90    100       120   150    ns

                                                                         OE# = VIL

    tELQV  tCE        Chip Enable to Output Delay                        OE# = VIL  Max        90    100       120   150    ns

    tGLQV  tOE        Output Enable to Output Delay                                 Max        40    40        50       55  ns

    tEHQZ  tDF        Chip Enable to Output High Z (Note 1)                         Max        30    30        30       40  ns

    tGHQZ  tDF        Output Enable to Output High Z (Note 1)                       Max        30    30        30       40  ns

                                          Read                                       Min                   0                ns

           tOEH       Output Enable

                      Hold Time (Note 1)  Toggle and                                 Min                   10               ns

                                          Data# Polling

    tAXQX  tOH        Output Hold Time From Addresses, CE# or                        Min                   0                ns

                      OE#, Whichever Occurs First (Note 1)


1.  Not 100% tested.

2.  See Figure 10 and Table 7 for test specifications.


    Addresses                                                  Addresses Stable



                                                                    tOE                              tDF



           WE#                                                 tCE


                                          HIGH Z                                                               HIGH  Z

           Outputs                                                               Output Valid


           RY/BY#   0V


                                          Figure 12.    Read Operations Timings

                                                         Am29LV400                                                          26
                                           PRELIMI      N    A  RY


Hardware Reset (RESET#)


JEDEC  Std     Description                                      Test  Setup      All  Speed Options  Unit

       tREADY  RESET# Pin Low (During Embedded                          Max           20             µs

               Algorithms) to Read or Write (See Note)

       tREADY  RESET# Pin Low (NOT During Embedded                      Max           500            ns

               Algorithms) to Read or Write (See Note)

       tRP     RESET# Pulse Width                                       Min           500            ns

       tRH     RESET# High Time Before Read (See Note)                  Min           50             ns

       tRPD    RESET# Low to Standby Mode                               Min           20             µs

       tRB     RY/BY# Recovery Time                                     Min           0              ns

Note: Not 100% tested.


       CE#, OE#





                                   Reset Timings NOT during Embedded Algorithms

                                     Reset Timings during Embedded Algorithms




       CE#, OE#




                                     Figure 13.         RESET# Timings

27                                              Am29LV400


Word/Byte Configuration (BYTE#)


JEDEC  Std.         Description                                                    -90R  -100           -120  -150  Unit

       tELFL/tELFH  CE# to BYTE# Switching Low or High     Max                                     5                ns

       tFLQZ        BYTE# Switching Low to Output HIGH Z   Max                     30          30       30    40    ns

       tFHQV        BYTE# Switching High to Output Active  Min                     90    100            120   150   ns




                                      tELFL                       Data Output                  Data Output

       BYTE#        DQ0–DQ14

Switching                                                  (DQ0–DQ14)                          (DQ0–DQ7)

from word

       to byte

       mode         DQ15/A-1                               DQ15                                Address

                                                           Output                              Input





Switching                                                  Data Output                   Data Output

from byte           DQ0–DQ14                               (DQ0–DQ7)                     (DQ0–DQ14)

       to word


                    DQ15/A-1                               Address                       DQ15

                                                           Input                       Output



                    Figure       14.  BYTE#  Timings for Read Operations


                                                           The falling edge of the last WE# signal


                    BYTE#             tSET

                                      (tAS)                tHOLD (tAH)

Note: Refer to the Erase/Program Operations table for tAS and tAH specifications.


                    Figure 15.        BYTE# Timings for Write Operations

                                      Am29LV400                                                                         28


Erase/Program Operations


    JEDEC   Std.      Description                                               -90R  -100       -120  -150  Unit

    tAVAV   tWC       Write Cycle Time (Note 1)                   Min           90    100        120   150   ns

    tAVWL   tAS       Address Setup Time                          Min                       0                ns

    tWLAX   tAH       Address Hold Time                           Min           50    50         50    65    ns

    tDVWH   tDS       Data Setup Time                             Min           50    50         50    65    ns

    tWHDX   tDH       Data Hold Time                              Min                       0                ns

            tOES      Output Enable Setup Time                    Min                       0                ns

    tGHWL   tGHWL     Read Recovery Time Before  Write            Min                       0                ns

                      (OE# High to WE# Low)

    tELWL   tCS       CE# Setup Time                              Min                       0                ns

    tWHEH   tCH       CE# Hold Time                               Min                       0                ns

    tWLWH   tWP       Write Pulse Width                           Min           50    50         50    65    ns

    tWHWL   tWPH      Write Pulse Width High                      Min           30    30         30    35    ns

                                                           Byte   Typ                       9

    tWHWH1  tWHWH1    Programming Operation (Note 2)                                                         µs

                                                           Word   Typ                       11

    tWHWH2  tWHWH2    Sector Erase Operation (Note 2)             Typ                       0.7              sec

            tVCS      VCC Setup Time (Note 1)                     Min                       50               µs

            tRB       Recovery Time from RY/BY#                   Min                       0                ns

            tBUSY     Program/Erase Valid to RY/BY# Delay         Min                       90               ns


1.  Not 100% tested.

2.  See the “Erase and Programming Performance” section for more  information.

29                                                     Am29LV400


                     Program Command Sequence (last two cycles)                  Read Status Data               (last two  cycles)

                                  tWC                   tAS

    Addresses                     555h                   PA                                         PA          PA


        CE#                                   tCH



                                         tWP                                     tWHWH1


                                  tCS              tWPH



        Data                             A0h                          PD                                Status  DOUT

                                                                          tBUSY                                            tRB





1.  PA = program address, PD      = program data,  DOUT  is the true  data at the program address.

2.  Illustration shows device in  word mode.


                                         Figure    16.   Program      Operation Timings

                                                             Am29LV400                                                              30


                    Erase Command            Sequence (last two cycles)            Read Status Data

                    tWC                            tAS

Addresses           2AAh                           SA                              VA                VA

                                             555h for chip erase




        OE#                     tCH



                    tCS                      tWPH                                  tWHWH2



        Data               55h                                         30h                 In        Complete


                                                        10 for Chip Erase

                                                                            tBUSY                                       tRB





1.  SA = sector address (for Sector Erase), VA = Valid Address for reading status data (see “Write Operation Status”).

2.  Illustration shows device in word mode.


                           Figure 17.        Chip/Sector Erase Operation Timings

31                                                      Am29LV400
                                                       P  R  E  L  I  M  I  NARY



Addresses                          VA                                       VA                                       VA




             tCH                   tOE


                    tOEH                 tDF



DQ7                                                                                                                                    High Z

                                         Complement                         Complement       True                    Valid Data

DQ0–DQ6                                                                                                                                High Z

                                         Status Data                            Status Data  True                    Valid Data



Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array data

read cycle.


                    Figure 18.           Data# Polling Timings (During Embedded Algorithms)


Addresses                          VA                                       VA                     VA                    VA




             tCH                   tOE


                  tOEH                   tDF



DQ6/DQ2                   High Z         Valid Status                 Valid Status                 Valid Status          Valid   Data

             tBUSY                       (first read)                 (second read)                (stops toggling)


Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read

cycle, and array data read cycle.


                    Figure 19.           Toggle Bit Timings (During Embedded Algorithms)

                                                          Am29LV400                                                                    32


         Enter                  Erase          Enter Erase

         Embedded           Suspend           Suspend Program                             Erase

         Erasing                                                                 Resume

    WE#                  Erase  Erase Suspend               Erase          Erase Suspend         Erase             Erase

                                        Read                Suspend        Read                                    Complete




Note: The system may use OE# and CE# to toggle DQ2 and DQ6. DQ2 toggles    only  when     read at an address  within an

erase-suspended sector.


                                              Figure 20.   DQ2  vs. DQ6

Temporary Sector Unprotect


JEDEC    Std.      Description                                                   All      Speed Options                  Unit

         tVIDR          VID Rise and Fall Time (See Note)             Min                 500                            ns

         tRSP      RESET# Setup Time for Temporary Sector             Min                        4                       µs


Note: Not 100% tested.

                  12 V


                  0 or 3 V                                                                               0 or 3 V

                                tVIDR                                                     tVIDR

                                               Program or Erase Command Sequence






                            Figure 21.  Temporary Sector Unprotect Timing Diagram

33                                                         Am29LV400


Alternate CE# Controlled Erase/Program Operations


    JEDEC   Std.        Description                                              -90R  -100       -120  -150  Unit

    tAVAV   tWC         Write Cycle Time (Note 1)                  Min           90    100        120   150   ns

    tAVEL   tAS         Address Setup Time                         Min                       0                ns

    tELAX   tAH         Address Hold Time                          Min           50    50         50    65    ns

    tDVEH   tDS         Data Setup Time                            Min           50    50         50    65    ns

    tEHDX   tDH         Data Hold Time                             Min                       0                ns

            tOES        Output Enable Setup Time                   Min                       0                ns

    tGHEL   tGHEL       Read Recovery Time Before Write            Min                       0                ns

                        (OE# High to WE# Low)

    tWLEL   tWS         WE# Setup Time                             Min                       0                ns

    tEHWH   tWH         WE# Hold Time                              Min                       0                ns

    tELEH   tCP         CE# Pulse Width                            Min           50    50         50    65    ns

    tEHEL   tCPH        CE# Pulse Width High                       Min           30    30         30    35    ns

                        Programming Operation            Byte      Typ                       9

    tWHWH1  tWHWH1      (Note 2)                                                                              µs

                                                         Word      Typ                       11

    tWHWH2  tWHWH2      Sector Erase Operation (Note 2)            Typ                       0.7              sec


1.  Not 100% tested.

2.  See the “Erase and  Programming Performance” section for more  information.

                                                   Am29LV400                                                  34


                        555 for program    PA for program

                        2AA for erase      SA for sector erase

                                           555 for chip erase                        Data#  Polling

             Addresses                                                                               PA

                             tWC           tAS






                                           tCP                         tWHWH1        or  2

             CE#             tWS


                                           tDS                  tBUSY


             Data                                                                                    DQ7#  DOUT

                        tRH                A0 for program       PD for program

                                           55 for erase         30 for sector erase

                                                                10 for chip erase




1.  PA = program address, PD = program data, DQ7# = complement of the data written to the device, DOUT           =  data  written to the


2.  Figure indicates the last two bus cycles of the command sequence.

3.  Word mode address used as an example.


                        Figure 22.  Alternate CE# Controlled Write Operation Timings

35                                                       Am29LV400


Parameter                                    Typ     (Note  1)       Max (Note     2)        Unit           Comments

Sector Erase Time                                    0.7                    15                      s  Excludes 00h programming

Chip Erase Time                                       11                                            s  prior to erasure (Note 4)

Byte Programming Time                                 9                     300                    µs

Word Programming Time                                 11                    360                    µs  Excludes system level

Chip Programming Time          Byte Mode             4.5                    13.5                    s  overhead (Note 5)

(Note 3)               Word Mode                     2.9                    8.7                     s


1.  Typical program and erase times assume the following conditions: 25°C, 3.0 V VCC, 100,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2.  Under worst case conditions of 90°C, VCC = 2.7 V, 100,000 cycles.

3.  The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum program times listed.

4.  In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5.  System-level overhead is the time required to execute the four-bus-cycle sequence for the program command. See Table 5

    for further information on command definitions.

6.  The device has a typical erase and program cycle endurance of 1,000,000 cycles. 100,000 cycles are guaranteed.


                       Description                                                        Min                        Max

Input voltage with respect to VSS on all pins except      I/O  pins                       –1.0 V                 12.5 V

(including A9, OE#, and RESET#)

Input voltage with respect to VSS on all I/O pins                                         –1.0 V                 VCC + 1.0 V

VCC Current                                                                               –100 mA                +100 mA

Includes all pins except VCC. Test conditions: VCC =      3.0  V, one  pin  at  a  time.



    Symbol                     Parameter Description                                      Test Setup        Typ      Max            Unit

        CIN                    Input Capacitance                                          VIN = 0           6        7.5            pF

        COUT                   Output Capacitance                                         VOUT = 0          8.5           12        pF

        CIN2                   Control Pin Capacitance                                    VIN = 0           7.5           9         pF


1.  Sampled, not 100% tested.

2.  Test conditions TA = 25°C, f = 1.0 MHz.


Parameter                                                                   Test Conditions            Min                    Unit

                                                                                   150°C               10                    Years

Minimum Pattern Data Retention Time

                                                                                   125°C               20                    Years

                                                               Am29LV400                                                                36


TS 048—48-Pin Standard TSOP (measured in millimeters)



                  Pin 1 I.D.

       1                                                                      48



                                                                                                                          0.50 BSC

       24                                                                     25

                                        18.30                                                                        0.05

                                        18.50                                                                        0.15




                                                                                         0.08                  TS 048

       1.20                                                                              0.20                  DT95

       MAX                                                                               0.10                  8-8-96 lv

                                                                          0˚             0.21

                  0.25MM (0.0098") BSC                                    5˚



* For reference only. BSC is an ANSI standard for Basic Space Centering.

TSR048—48-Pin Reverse TSOP (measured in millimeters)



                  Pin 1 I.D.

             1                                                                 48



                                                                                                                          0.50  BSC

           24                                                                  25

                                        18.30                                                                        0.05

                                        18.50                                                                        0.15

                                        19.80                                                  SEATING  PLANE




                                                                                         0.08                  DT95

       1.20                                                                              0.20                  8-8-96 lv

       MAX                                                                               0.10

                                                                          0˚             0.21

                  0.25MM (0.0098") BSC                                    5˚



* For  reference  only. BSC is an ANSI standard  for  Basic  Space Centering.

37                                                           Am29LV400


8 x 6 Fine-Pitch Ball Grid  Array    (FBGA) (measured in             millimeters)

                                     0.15  M     Z  B  M




                                                                           5.80        0.15  M  Z  B  M





                                                    DATUM A





       0.80                                                                      BSC

      0.40 ± 0.08 (48x)                             0.40

                0.08        M  Z  A  B

                                                                                 0.10  Z



                               DETAIL A

                                                                     0.20  Z

                1.20 MAX

                                                          DETAIL  A



                                                                                                   12-2-97 lv

                                                 Am29LV400                                                       38


SO 044—44-Pin Small Outline  Package (measured in       millimeters)

          44                    23

                                    13.10  15.70

                                    13.50  16.30

          1                     22

                     1.27 NOM.

              TOP VIEW



    2.17                                   2.80                                             0.10

    2.45                                   MAX.                                             0.21

                                                 SEATING  0˚

                                                          8˚                     0.60

              0.35                  0.10         PLANE                           1.00

              0.50                  0.35

                                                                      END  VIEW

              SIDE VIEW                                                          16-038-SO44-2

                                                                                 SO 044


                                                                                 8-8-96 lv

39                                  Am29LV400


Revision C                                                          100% tested. Corrected the note reference for tVCS.

Added FBGA package. Formatted for consistency with                  This parameter is not 100% tested.

other current 5.0 volt-only data sheets.                            Temporary Sector Unprotect Table

Revision C+1                                                        Added note reference for tVIDR. This parameter is not

DC Characteristics                                                  100% tested.

Changed Note 1 to indicate that OE# should be at VIH.

AC Characteristics

Erase/Program Operations; Alternate CE# Controlled

Erase/Program Operations: Corrected the notes refer-

ence for tWHWH1 and tWHWH2. These parameters are


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AMD, the AMD logo, and combinations thereof are registered trademarks of Advanced Micro Devices, Inc.

Product names used in this publication are for identification purposes only and may be trademarks of their respective companies.

                                          Am29LV400                                                                               40
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