电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

29LV160B

器件型号:29LV160B
文件大小:6181.17KB,共10页
厂商名称:AMD [Advanced Micro Devices]
厂商官网:http://www.amd.com
下载文档

器件描述

16 Megabit (2 M x 8-bit/1 M x 16-bit) cmos 3.0 volt-only boot sector flash memory

参数

  • 亲,您要的详细信息都在下载文档里了!

    本地下载

29LV160B器件文档内容

           PRELIMINARY

Am29LV160B

16 Megabit (2 M x 8-Bit/1 M x 16-Bit)

CMOS 3.0 Volt-only Boot Sector Flash                     Memory

DISTINCTIVE CHARACTERISTICS

s  Single power supply operation                         s  Top or bottom boot block configurations

   — Full voltage range: 2.7 to 3.6 volt read and write     available

      operations for battery-powered applications        s  Embedded Algorithms

   — Regulated voltage range: 3.0 to 3.6 volt read          — Embedded Erase algorithm automatically

      and write operations and for compatibility with       preprograms and erases the entire chip or any

      high performance 3.3 volt microprocessors             combination of designated sectors

s  Manufactured on 0.35 µm process technology               — Embedded Program algorithm automatically

s  Supports Common Flash Memory Interface                   writes and verifies data at specified addresses

   (CFI)                                                 s  Minimum 1,000,000 write cycle guarantee per

s  High performance                                         sector

   — Full voltage range: access times as fast as 90 ns   s  Package option

   — Regulated voltage range: access times as fast          — 48-ball FBGA

      as 80 ns                                              — 48-pin TSOP

s  Ultra low power consumption (typical values at           — 44-pin SO

   5 MHz)                                                s  CFI (Common Flash Interface) compliant

   — 200 nA Automatic Sleep mode current                    — Provides device-specific information to the

   — 200 nA standby mode current                            system, allowing host software to easily

   — 9 mA read current                                      reconfigure for different Flash devices

   — 20 mA program/erase current                         s  Compatibility with JEDEC standards

s  Flexible sector architecture                             — Pinout and software compatible with single-

   — One 16 Kbyte, two 8 Kbyte, one 32 Kbyte, and           power supply Flash

      thirty-one 64 Kbyte sectors (byte mode)               — Superior inadvertent write protection

   —  One 8 Kword, two 4 Kword,    one 16 Kword,    and  s  Data# Polling and toggle bits

      thirty-one 32 Kword sectors  (word mode)              — Provides a software method of detecting

   —  Supports full chip erase                              program or erase operation completion

   —  Sector Protection features:                        s  Ready/Busy# pin (RY/BY#)

      A hardware method of locking a sector to              — Provides a hardware method of detecting

      prevent any program or erase operations within        program or erase cycle completion (not

      that sector                                           available on 44-pin SO)

      Sectors can be locked in-system or via             s

      programming equipment                                 Erase Suspend/Erase Resume

      Temporary Sector Unprotect feature allows code        — Suspends an erase operation to read data from,

      changes in previously locked sectors                  or program data to, a sector that is not being

s                                                           erased, then resumes the erase operation

   Unlock Bypass Program Command                         s  Hardware reset pin (RESET#)

   — Reduces overall programming time when                  — Hardware method to reset the device to reading

      issuing multiple program command sequences            array data

                                                                            Publication#  21358  Rev: F  Amendment/+2

                                                                            Issue Date:   March 1998
                                               PRELIMINARY

GENERAL DESCRIPTION

The Am29LV160B is a 16 Mbit, 3.0 Volt-only Flash memory       The host system can detect whether a program or

organized as 2,097,152 bytes or 1,048,576 words. The          erase operation is complete by observing the RY/BY#

device is offered in 48-ball FBGA, 44-pin SO, and 48-pin      pin, or by reading the DQ7 (Data# Polling) and DQ6

TSOP packages. The word-wide data (x16) appears on            (toggle) status bits. After a program or erase cycle

DQ15–DQ0; the byte-wide (x8) data appears on DQ7–DQ0.         has been completed, the device is ready to read array

This device is designed to be programmed in-system with       data or accept another command.

the standard system 3.0 volt VCC supply. A 12.0 V VPP or 5.0  The sector erase architecture allows memory sectors

VCC are not required for write or erase operations. The       to be erased and reprogrammed without affecting the

device  can  also   be  programmed       in    standard       data contents of other sectors. The device is fully

EPROM programmers.                                            erased when shipped from the factory.

The device offers access times of 80, 90, and 120 ns,         Hardware data protection measures include a low VCC

allowing high speed microprocessors to operate                detector that automatically inhibits write operations dur-

without wait states. To eliminate bus contention the          ing power transitions. The hardware sector protection

device has separate chip enable (CE#), write enable           feature disables both program and erase operations in

(WE#) and output enable (OE#) controls.                       any combination of the sectors of memory. This can be

The device requires only a single 3.0 volt power sup-         achieved in-system or via programming equipment.

ply for both read and write functions. Internally gener-      The Erase Suspend/Erase Resume feature enables

ated and regulated voltages are provided for the              the user to put erase on hold for any period of time to

program and erase operations.                                 read data from, or program data to, any sector that is

The Am29LV160B is entirely command set compatible             not selected for erasure. True background erase can

with  the  JEDEC    single-power-supply        Flash          thus be achieved.

standard. Commands are written to the command reg-            The hardware RESET# pin terminates any operation

ister using standard microprocessor write timings. Reg-       in progress and resets the internal state machine to

ister contents serve as input to an internal state-           reading array data. The RESET# pin may be tied to the

machine that controls the erase and programming cir-          system reset circuitry. A system reset would thus also

cuitry. Write cycles also internally latch addresses and      reset the device, enabling the system microprocessor

data needed for the programming and erase opera-              to read the boot-up firmware from the Flash memory.

tions. Reading data out of the device is similar to

reading from other Flash or EPROM devices.                    The device offers two power-saving features. When

Device programming occurs by executing the program            addresses have been stable for a specified amount of

command sequence. This initiates the Embedded                 time, the device enters the automatic sleep mode.

Program algorithm—an internal algorithm that auto-            The system can also place the device into the standby

matically times the program pulse widths and verifies         mode. Power consumption is greatly reduced in both

proper cell margin. The Unlock Bypass mode facili-            these modes.

tates faster programming times by requiring only two          AMD’s Flash technology combines years of Flash

write cycles to program data instead of four.                 memory manufacturing experience to produce the

Device erasure occurs by executing the erase com-             highest levels of quality, reliability and cost effectiveness.

mand sequence. This initiates the Embedded Erase              The device electrically erases all bits within a sector

algorithm—an internal algorithm that automatically pre-       simultaneously via Fowler-Nordheim tunneling. The

programs the array (if it is not already programmed) be-      data is programmed using hot electron injection.

fore executing the erase operation. During erase, the

device automatically times the erase pulse widths and

verifies proper cell margin.

2                                              Am29LV160B
                                                         PRELIMINARY

PRODUCT SELECTOR GUIDE

Family Part Number                                                                                   Am29LV160B

                    Regulated Voltage Range: VCC =3.0–3.6  V                                    80R

Speed Option

                    Full Voltage Range: VCC = 2.7–3.6 V                                                   90               120

Max access time, ns (tACC)                                                                      80        90               120

Max CE# access time, ns (tCE)                                                                   80        90               120

Max OE# access time, ns (tOE)                                                                   30        35               50

Note: See “AC Characteristics” for full specifications.

BLOCK DIAGRAM

              RY/BY#                                                                                      DQ0–DQ15 (A-1)

VCC                                                      Sector Switches

VSS

RESET#                                                   Erase Voltage                                    Input/Output

                                                         Generator                                        Buffers

WE#                 State

BYTE#               Control

                    Command

                    Register   PGM Voltage

                               Generator

                                                                          Chip Enable                         Data

CE#                                                                       Output Enable              STB      Latch

OE#                                                                                      Logic

                                                           STB                           Y-Decoder            Y-Gating

              VCC Detector     Timer                                      Address Latch

                                                                                         X-Decoder            Cell Matrix

A0–A19

                                                                                                                           21358F-1

                                                         Am29LV160B                                                             3
                       PRELIMINARY

CONNECTION   DIAGRAMS

   A15       1                        48  A16

   A14       2                        47  BYTE#

   A13       3                        46  VSS

   A12       4                        45  DQ15/A-1

   A11       5                        44  DQ7

   A10       6                        43  DQ14

   A9        7                        42  DQ6

   A8        8                        41  DQ13

   A19       9                        40  DQ5

   NC        10                       39  DQ12

   WE#       11        Standard TSOP  38  DQ4

   RESET#    12                       37  VCC

   NC        13                       36  DQ11

   NC        14                       35  DQ3

   RY/BY#    15                       34  DQ10

   A18       16                       33  DQ2

   A17       17                       32  DQ9

   A7        18                       31  DQ1

   A6        19                       30  DQ8

   A5        20                       29  DQ0

   A4        21                       28  OE#

   A3        22                       27  VSS

   A2        23                       26  CE#

   A1        24                       25  A0

   A16          1                     48  A15

   BYTE#        2                     47  A14

   VSS          3                     46  A13

   DQ15/A-1     4                     45  A12

   DQ7          5                     44  A11

   DQ14         6                     43  A10

   DQ6          7                     42  A9

   DQ13         8                     41  A8

   DQ5          9                     40  A19

   DQ12         10                    39  NC

   DQ4          11                    38  WE#

   VCC          12     Reverse TSOP   37  RESET#

   DQ11         13                    36  NC

   DQ3          14                    35  NC

   DQ10         15                    34  RY/BY#

   DQ2          16                    33  A18

   DQ9          17                    32  A17

   DQ1          18                    31  A7

   DQ8          19                    30  A6

   DQ0          20                    29  A5

   OE#          21                    28  A4

   VSS          22                    27  A3

   CE#          23                    26  A2

   A0           24                    25  A1

                                              21358F-2

4                      Am29LV160B
                                           PRELIMINARY

CONNECTION         DIAGRAMS

                   RESET#    1                                          44  WE#

                   A18       2                                          43  A19

                   A17       3                                          42  A8

                   A7        4                                          41  A9

                   A6        5                                          40  A10

                   A5        6                                          39  A11

                   A4        7                                          38  A12

                   A3        8                                          37  A13

                   A2        9                                          36  A14

                   A1        10                                         35  A15

                   A0        11                                         34  A16

                   CE#       12                         SO              33  BYTE#

                   VSS       13                                         32  VSS

                   OE#       14                                         31  DQ15/A-1

                   DQ0       15                                         30  DQ7

                   DQ8       16                                         29  DQ14

                   DQ1       17                                         28  DQ6

                   DQ9       18                                         27  DQ13

                   DQ2       19                                         26  DQ5

                   DQ10      20                                         25  DQ12

                   DQ3       21                                         24  DQ4

                   DQ11      22                                         23  VCC

                                                                                                  21358F-3

                                           FBGA

                                           Bottom View

                   A1            B1   C1   D1               E1   F1     G1        H1

                   A3            A4   A2   A1               A0   CE#    OE#       VSS

                   A2            B2   C2   D2               E2   F2     G2        H2

                   A7            A17  A6   A5               DQ0  DQ8    DQ9       DQ1

                   A3            B3   C3   D3               E3   F3     G3        H3

                   RY/BY#        NC   A18  NC               DQ2  DQ10   DQ11      DQ3

                   A4            B4   C4   D4               E4   F4     G4        H4

                   WE#       RESET#   NC   A19              DQ5  DQ12   VCC       DQ4

                   A5            B5   C5   D5               E5   F5     G5        H5

                   A9            A8   A10  A11              DQ7  DQ14   DQ13      DQ6

                   A6            B6   C6   D6               E6   F6     G6        H6

                   A13           A12  A14  A15              A16  BYTE#  DQ15/A-1  VSS

                                                                                                  21358F-1

Special Handling Instructions                               Flash memory devices in FBGA packages may be

Special handling is required for Flash Memory products      damaged if exposed to ultrasonic cleaning methods.

in FBGA packages.                                           The package and/or data integrity may be compromised

                                                            if the package body is exposed to temperatures above

                                                            150°C for prolonged periods of time.

                                           Am29LV160B                                                             5
                                           PRELIMINARY

PIN CONFIGURATION                                    LOGIC  SYMBOL

A0–A19    =  20 addresses                            20

DQ0–DQ14  =  15 data inputs/outputs                         A0–A19                16 or 8

DQ15/A-1  =  DQ15 (data input/output, word mode),                   DQ0–DQ15

             A-1 (LSB address input, byte mode)                     (A-1)

BYTE#     =  Selects 8-bit or 16-bit mode

CE#       =  Chip enable                                    CE#

OE#       =  Output enable                                  OE#

WE#       =  Write enable                                   WE#

RESET#    =  Hardware reset pin                             RESET#

RY/BY#    =  Ready/Busy output

             (N/A SO 044)                                   BYTE#   RY/BY#

VCC       =  3.0 volt-only single power supply                      (N/A SO 044)

             (see Product Selector Guide for speed

             options and voltage supply tolerances)                                        21358F-4

VSS       =  Device ground

NC        =  Pin not connected internally

6                                               Am29LV160B
                                            PRELIMINARY

ORDERING INFORMATION

Standard Products

AMD standard products are available in several packages and operating ranges. The order number (Valid Combi-

nation) is formed by a combination of the elements below.

AM29LV160B              T  80R        E     C

                                                           OPTIONAL PROCESSING

                                                           Blank = Standard Processing

                                                              B  = Burn-in

                                                           (Contact an AMD representative for more information)

                                                           TEMPERATURE RANGE

                                                           C = Commercial (0°C to +70°C)

                                                           I  = Industrial (–40°C to +85°C)

                                                           E = Extended (–55°C to +125°C)

                                                           PACKAGE TYPE

                                                           E  =  48-Pin Thin Small Outline Package (TSOP)

                                                                 Standard Pinout (TS 048)

                                                           F  =  48-Pin Thin Small Outline Package (TSOP)

                                                                 Reverse Pinout (TSR048)

                                                           S  =  44-Pin Small Outline Package (SO 044)

                                                           WC =  48-ball Fine-Pitch Ball Grid Array (FBGA)

                                                                 0.80 mm pitch, 8 x 9 mm package

                                                           SPEED OPTION

                                                           See Product Selector Guide and Valid Combinations

                                                           BOOT CODE SECTOR ARCHITECTURE

                                                           T = Top Sector

                                                           B = Bottom Sector

                                      DEVICE NUMBER/DESCRIPTION

                                      Am29LV160B

                                      16 Megabit (2M x 8-Bit/1M x 16-Bit) CMOS Flash Memory

                                      3.0 Volt-only Read, Program, and Erase

                                                                              Valid Combinations

                 Valid  Combinations                       Valid Combinations list configurations planned to be sup-

                                                           ported in volume for this device. Consult the local AMD sales

AM29LV160BT80R,                                            office to confirm availability of specific valid combinations and

AM29LV160BB80R             EC, FC, SC, WCC                 to check on newly released combinations.

AM29LV160BT90,             EC, EI, EE,

AM29LV160BB90              FC, FI, FE,

AM29LV160BT120,            SC, SI, SE,

AM29LV160BB120             WCC, WCI, WCE

                                               Am29LV160B                                                                     7
                                                    PRELIMINARY

DEVICE BUS OPERATIONS

This section describes the requirements and use of the        register serve as inputs to the internal state machine.

device bus operations, which are initiated through the        The state machine outputs dictate the function of the

internal command register. The command register itself        device. Table 1 lists the device bus operations, the in-

does not occupy any addressable memory location.              puts and control levels they require, and the resulting

The register is composed of latches that store the com-       output. The following subsections describe each of

mands, along with the address and data information            these operations in further detail.

needed to execute the command. The contents of the

                                       Table 1.     Am29LV160B Device Bus Operations

                                                                                                   DQ8–DQ15

                                                              Addresses        DQ0–       BYTE#           BYTE#

         Operation            CE#      OE#  WE#     RESET#    (Note 1)         DQ7        = VIH           = VIL

Read                          L        L         H  H           AIN            DOUT       DOUT     DQ8–DQ14 = High-Z,

Write                         L        H         L  H           AIN            DIN        DIN             DQ15 = A-1

Standby                       VCC ±    X         X  VCC ±       X              High-Z     High-Z          High-Z

                              0.3 V                 0.3 V

Output Disable                L        H         H  H           X              High-Z     High-Z          High-Z

Reset                         X        X         X  L           X              High-Z     High-Z          High-Z

                                                              Sector Address,

Sector Protect (Note  2)      L        H         L  VID       A6 = L, A1 = H,  DIN        X               X

                                                              A0 = L

                                                              Sector Address,

Sector Unprotect (Note    2)  L        H         L  VID       A6 = H, A1 = H,  DIN        X               X

                                                              A0 = L

Temporary Sector              X        X         X  VID         AIN            DIN        DIN             High-Z

Unprotect

Legend:

L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 ± 0.5 V, X = Don’t Care, AIN = Address In, DIN = Data In, DOUT = Data Out

Notes:

1.  Addresses are A19:A0 in word mode (BYTE# = VIH), A19:A-1 in byte mode (BYTE# = VIL).

2.  The sector protect and sector unprotect functions may also be implemented via programming equipment. See the “Sector

    Protection/Unprotection” section.

Word/Byte Configuration                                       main at VIH. The BYTE# pin determines whether the de-

The BYTE# pin controls whether the device data I/O            vice outputs array data in words or bytes.

pins DQ15–DQ0 operate in the byte or word configura-          The internal state machine is set for reading array

tion. If the BYTE# pin is set at logic ‘1’, the device is in  data upon device power-up, or after a hardware reset.

word configuration, DQ15–DQ0 are active and control-          This ensures that no spurious alteration of the mem-

led by CE# and OE#.                                           ory content occurs during the power transition. No

If the BYTE# pin is set at logic ‘0’, the device is in byte   command is necessary in this mode to obtain array

configuration, and only data I/O pins DQ0–DQ7 are ac-         data. Standard microprocessor read cycles that as-

tive and controlled by CE# and OE#. The data I/O pins         sert valid addresses on the device address inputs pro-

DQ8–DQ14 are tri-stated, and the DQ15 pin is used as          duce valid data on the device data outputs. The

an input for the LSB (A-1) address function.                  device remains enabled for read access until the com-

                                                              mand register contents are altered.

Requirements for Reading Array Data                           See “Reading Array Data” for more information. Refer

To read array data from the outputs, the system must          to the AC Read Operations table for timing specifica-

drive the CE# and OE# pins to VIL. CE# is the power           tions and to Figure 13 for the timing diagram. ICC1 in

control and selects the device. OE# is the output control     the DC Characteristics table represents the active cur-

and gates array data to the output pins. WE# should re-       rent specification for reading array data.

8                                                   Am29LV160B
                                                  PRELIMINARY

Writing Commands/Command Sequences                        bits on DQ7–DQ0. Standard read cycle timings and ICC

To write a command or command sequence (which in-         read specifications apply. Refer to “Write Operation

cludes programming data to the device and erasing         Status” for more information, and to “AC Characteris-

sectors of memory), the system must drive WE# and         tics” for timing diagrams.

CE# to VIL, and OE# to VIH.                               Standby Mode

For program operations, the BYTE# pin determines          When the system is not reading or writing to the device,

whether the device accepts program data in bytes          it can place the device in the standby mode. In this

or words. Refer to “Word/Byte Configuration” for          mode, current consumption is greatly reduced, and the

more information.                                         outputs are placed in the high impedance state, inde-

The device features an Unlock Bypass mode to facili-      pendent of the OE# input.

tate faster programming. Once the device enters the Un-   The device enters the CMOS standby mode when the

lock Bypass mode, only two write cycles are required to   CE# and RESET# pins are both held at VCC ± 0.3 V.

program a word or byte, instead of four. The “Word/Byte   (Note that this is a more restricted voltage range than

Program Command Sequence” section has details on          VIH.) If CE# and RESET# are held at VIH, but not within

programming data to the device using both standard and    VCC ± 0.3 V, the device will be in the standby mode, but

Unlock Bypass command sequences.                          the standby current will be greater. The device requires

An erase operation can erase one sector, multiple sec-    standard access time (tCE) for read access when the

tors, or the entire device. Tables 2 and 3 indicate the   device is in either of these standby modes, before it is

address space that each sector occupies. A “sector ad-    ready to read data.

dress” consists of the address bits required to uniquely  If the device is deselected during erasure or program-

select a sector. The “Command Definitions” section        ming, the device draws active current until the

has details on erasing a sector or the entire chip, or    operation is completed.

suspending/resuming the erase operation.

After the system writes the autoselect command se-        In the DC Characteristics table, ICC3 and ICC4 repre-

quence, the device enters the autoselect mode. The        sents the standby current specification.

system can then read autoselect codes from the inter-     Automatic Sleep Mode

nal register (which is separate from the memory array)    The automatic sleep mode minimizes Flash device

on DQ7–DQ0. Standard read cycle timings apply in this     energy   consumption.       The  device   automatically

mode. Refer to the “Autoselect Mode” and “Autoselect      enables this mode when addresses remain stable for

Command Sequence” sections for more information.          tACC  +  30     ns.  The    automatic  sleep    mode      is

ICC2 in the DC Characteristics table represents the ac-   independent of the CE#, WE#, and OE# control

tive current specification for the write mode. The “AC    signals. Standard address access timings provide new

Characteristics” section contains timing specification    data when addresses are changed. While in sleep

tables and timing diagrams for write operations.          mode, output data is latched and always available to

Program and Erase Operation Status                        the system. ICC4 in the DC Characteristics table

                                                          represents      the  automatic   sleep    mode  current

During an erase or program operation, the system may      specification.

check the status of the operation by reading the status

                                                  Am29LV160B                                                        9
                            PRELIMINARY

RESET#: Hardware Reset Pin                                  memory, enabling the system to read the boot-up

The RESET# pin provides a hardware method of reset-         firmware from the Flash memory.

ting the device to reading array data. When the system      If RESET# is asserted during a program or erase op-

drives the RESET# pin to VIL for at least a period of tRP,  eration, the RY/BY# pin remains a “0” (busy) until the

the device immediately terminates any operation in          internal reset operation is complete, which requires a

progress, tristates all data output pins, and ignores all   time of tREADY (during Embedded Algorithms). The

read/write attempts for the duration of the RESET#          system  can  thus  monitor  RY/BY#  to  determine

pulse. The device also resets the internal state ma-        whether the reset operation is complete. If RESET# is

chine to reading array data. The operation that was in-     asserted when a program or erase operation is not ex-

terrupted should be reinitiated once the device is ready    ecuting (RY/BY# pin is “1”), the reset operation is

to accept another command sequence, to ensure data          completed within a time of tREADY (not during Embed-

integrity.                                                  ded Algorithms). The system can read data tRH after

Current is reduced for the duration of the RESET#           the RESET# pin returns to VIH.

pulse. When RESET# is held at VSS±0.3 V, the device         Refer to the AC Characteristics tables for RESET# pa-

draws CMOS standby current (ICC4). If RESET# is held        rameters and to Figure 14 for the timing diagram.

at VIL but not within VSS±0.3 V, the standby current will   Output Disable Mode

be greater.

The RESET# pin may be tied to the system reset cir-         When the OE# input is at VIH, output from the device is

cuitry. A system reset would thus also reset the Flash      disabled. The output pins are placed in the high imped-

                                                            ance state.

10                          Am29LV160B
                                            PRELIMINARY

                             Table 2.  Sector Address Tables (Am29LV160BT)

                                                      Sector Size  Address Range   (in hexadecimal)

                                                      (Kbytes/

Sector        A19  A18  A17  A16  A15  A14  A13  A12  Kwords)      Byte Mode (x8)  Word Mode (x16)

SA0           0    0    0    0    0    X    X    X    64/32        000000–00FFFF   00000–07FFF

SA1           0    0    0    0    1    X    X    X    64/32        010000–01FFFF   08000–0FFFF

SA2           0    0    0    1    0    X    X    X    64/32        020000–02FFFF   10000–17FFF

SA3           0    0    0    1    1    X    X    X    64/32        030000–03FFFF   18000–1FFFF

SA4           0    0    1    0    0    X    X    X    64/32        040000–04FFFF   20000–27FFF

SA5           0    0    1    0    1    X    X    X    64/32        050000–05FFFF   28000–2FFFF

SA6           0    0    1    1    0    X    X    X    64/32        060000–06FFFF   30000–37FFF

SA7           0    0    1    1    1    X    X    X    64/32        070000–07FFFF   38000–3FFFF

SA8           0    1    0    0    0    X    X    X    64/32        080000–08FFFF   40000–47FFF

SA9           0    1    0    0    1    X    X    X    64/32        090000–09FFFF   48000–4FFFF

SA10          0    1    0    1    0    X    X    X    64/32        0A0000–0AFFFF   50000–57FFF

SA11          0    1    0    1    1    X    X    X    64/32        0B0000–0BFFFF   58000–5FFFF

SA12          0    1    1    0    0    X    X    X    64/32        0C0000–0CFFFF   60000–67FFF

SA13          0    1    1    0    1    X    X    X    64/32        0D0000–0DFFFF   68000–6FFFF

SA14          0    1    1    1    0    X    X    X    64/32        0E0000–0EFFFF   70000–77FFF

SA15          0    1    1    1    1    X    X    X    64/32        0F0000–0FFFFF   78000–7FFFF

SA16          1    0    0    0    0    X    X    X    64/32        100000–10FFFF   80000–87FFF

SA17          1    0    0    0    1    X    X    X    64/32        110000–11FFFF   88000–8FFFF

SA18          1    0    0    1    0    X    X    X    64/32        120000–12FFFF   90000–97FFF

SA19          1    0    0    1    1    X    X    X    64/32        130000–13FFFF   98000–9FFFF

SA20          1    0    1    0    0    X    X    X    64/32        140000–14FFFF   A0000–A7FFF

SA21          1    0    1    0    1    X    X    X    64/32        150000–15FFFF   A8000–AFFFF

SA22          1    0    1    1    0    X    X    X    64/32        160000–16FFFF   B0000–B7FFF

SA23          1    0    1    1    1    X    X    X    64/32        170000–17FFFF   B8000–BFFFF

SA24          1    1    0    0    0    X    X    X    64/32        180000–18FFFF   C0000–C7FFF

SA25          1    1    0    0    1    X    X    X    64/32        190000–19FFFF   C8000–CFFFF

SA26          1    1    0    1    0    X    X    X    64/32        1A0000–1AFFFF   D0000–D7FFF

SA27          1    1    0    1    1    X    X    X    64/32        1B0000–1BFFFF   D8000–DFFFF

SA28          1    1    1    0    0    X    X    X    64/32        1C0000–1CFFFF   E0000–E7FFF

SA29          1    1    1    0    1    X    X    X    64/32        1D0000–1DFFFF   E8000–EFFFF

SA30          1    1    1    1    0    X    X    X    64/32        1E0000–1EFFFF   F0000–F7FFF

SA31          1    1    1    1    1    0    X    X    32/16        1F0000–1F7FFF   F8000–FBFFF

SA32          1    1    1    1    1    1    0    0         8/4     1F8000–1F9FFF   FC000–FCFFF

SA33          1    1    1    1    1    1    0    1         8/4     1FA000–1FBFFF   FD000–FDFFF

SA34          1    1    1    1    1    1    1    X         16/8    1FC000–1FFFFF   FE000–FFFFF

Note: Address range is  A19:A-1 in byte mode and A19:A0 in word mode. See “Word/Byte Configuration” section for more

information.

                                               Am29LV160B                                                             11
                                               PRELIMINARY

                                Table 3.  Sector Address Tables (Am29LV160BB)

                                                         Sector Size  Address Range   (in hexadecimal)

                                                         (Kbytes/

Sector        A19  A18  A17  A16  A15     A14  A13  A12  Kwords)      Byte Mode (x8)  Word Mode (x16)

    SA0       0    0    0    0    0       0    0    X    16/8         000000–003FFF   00000–01FFF

    SA1       0    0    0    0    0       0    1    0           8/4   004000–005FFF   02000–02FFF

    SA2       0    0    0    0    0       0    1    1           8/4   006000–007FFF   03000–03FFF

    SA3       0    0    0    0    0       1    X    X    32/16        008000–00FFFF   04000–07FFF

    SA4       0    0    0    0    1       X    X    X    64/32        010000–01FFFF   08000–0FFFF

    SA5       0    0    0    1    0       X    X    X    64/32        020000–02FFFF   10000–17FFF

    SA6       0    0    0    1    1       X    X    X    64/32        030000–03FFFF   18000–1FFFF

    SA7       0    0    1    0    0       X    X    X    64/32        040000–04FFFF   20000–27FFF

    SA8       0    0    1    0    1       X    X    X    64/32        050000–05FFFF   28000–2FFFF

    SA9       0    0    1    1    0       X    X    X    64/32        060000–06FFFF   30000–37FFF

SA10          0    0    1    1    1       X    X    X    64/32        070000–07FFFF   38000–3FFFF

SA11          0    1    0    0    0       X    X    X    64/32        080000–08FFFF   40000–47FFF

SA12          0    1    0    0    1       X    X    X    64/32        090000–09FFFF   48000–4FFFF

SA13          0    1    0    1    0       X    X    X    64/32        0A0000–0AFFFF   50000–57FFF

SA14          0    1    0    1    1       X    X    X    64/32        0B0000–0BFFFF   58000–5FFFF

SA15          0    1    1    0    0       X    X    X    64/32        0C0000–0CFFFF   60000–67FFF

SA16          0    1    1    0    1       X    X    X    64/32        0D0000–0DFFFF   68000–6FFFF

SA17          0    1    1    1    0       X    X    X    64/32        0E0000–0EFFFF   70000–77FFF

SA18          0    1    1    1    1       X    X    X    64/32        0F0000–0FFFFF   78000–7FFFF

SA19          1    0    0    0    0       X    X    X    64/32        100000–10FFFF   80000–87FFF

SA20          1    0    0    0    1       X    X    X    64/32        110000–11FFFF   88000–8FFFF

SA21          1    0    0    1    0       X    X    X    64/32        120000–12FFFF   90000–97FFF

SA22          1    0    0    1    1       X    X    X    64/32        130000–13FFFF   98000–9FFFF

SA23          1    0    1    0    0       X    X    X    64/32        140000–14FFFF   A0000–A7FFF

SA24          1    0    1    0    1       X    X    X    64/32        150000–15FFFF   A8000–AFFFF

SA25          1    0    1    1    0       X    X    X    64/32        160000–16FFFF   B0000–B7FFF

SA26          1    0    1    1    1       X    X    X    64/32        170000–17FFFF   B8000–BFFFF

SA27          1    1    0    0    0       X    X    X    64/32        180000–18FFFF   C0000–C7FFF

SA28          1    1    0    0    1       X    X    X    64/32        190000–19FFFF   C8000–CFFFF

SA29          1    1    0    1    0       X    X    X    64/32        1A0000–1AFFFF   D0000–D7FFF

SA30          1    1    0    1    1       X    X    X    64/32        1B0000–1BFFFF   D8000–DFFFF

SA31          1    1    1    0    0       X    X    X    64/32        1C0000–1CFFFF   E0000–E7FFF

SA32          1    1    1    0    1       X    X    X    64/32        1D0000–1DFFFF   E8000–EFFFF

SA33          1    1    1    1    0       X    X    X    64/32        1E0000–1EFFFF   F0000–F7FFF

SA34          1    1    1    1    1       X    X    X    64/32        1F0000–1FFFFF   F8000–FFFFF

Note: Address range is  A19:A-1 in byte mode and A19:A0 in word mode. See “Word/Byte Configuration” section for more

information.

12                                                  Am29LV160B
                                                    PRELIMINARY

Autoselect Mode                                                 Table 4. In addition, when verifying sector protection,

The autoselect mode provides manufacturer and de-               the sector address must appear on the appropriate

vice identification, and sector protection verification,        highest order address bits (see Tables 2 and 3). Table

through identifier codes output on DQ7–DQ0. This                4 shows the remaining address bits that are don’t care.

mode is primarily intended for programming equipment            When all necessary bits have been set as required, the

to automatically match a device to be programmed with           programming equipment may then read the corre-

its corresponding programming algorithm. However,               sponding identifier code on DQ7-DQ0.

the autoselect codes can also be accessed in-system             To access the autoselect codes in-system, the host

through the command register.                                   system can issue the autoselect command via the

When using programming equipment, the autoselect                command register, as shown in Table 9. This method

mode requires VID (11.5 V to 12.5 V) on address pin             does not require VID. See “Command Definitions” for

A9. Address pins A6, A1, and A0 must be as shown in             details on using the autoselect mode.

                      Table     4.     Am29LV160B   Autoselect  Codes (High Voltage          Method)

                                                    A19    A11          A8               A5           DQ8   DQ7

                                                    to     to           to               to            to   to

Description           Mode      CE#    OE#     WE#  A12    A10  A9      A7           A6  A2  A1  A0   DQ15  DQ0

Manufacturer ID: AMD                L       L  H    X      X    VID     X            L   X   L   L     X    01h

Device ID:            Word          L       L  H                                                      22h   C4h

Am29LV160B                                          X      X    VID     X            L   X   L   H

(Top Boot Block)      Byte          L       L  H                                                       X    C4h

Device ID:            Word          L       L  H                                                      22h   49h

Am29LV160B                                          X      X    VID     X            L   X   L   H

(Bottom Boot Block)   Byte          L       L  H                                                       X    49h

                                                                                                       X    01h

                                                                                                            (protected)

Sector Protection Verification      L       L  H    SA     X    VID     X            L   X   H   L

                                                                                                       X    00h

                                                                                                            (unprotected)

L = Logic Low = VIL, H = Logic High = VIH,     SA = Sector Address, X = Don’t care.

Note:  The autoselect codes may also be accessed in-system via command sequences. See Table 9.

Sector Protection/Unprotection                                  ing. For sector unprotect, all unprotected sectors must

The hardware sector protection feature disables both            first be protected prior to the first sector unprotect write

program and erase operations in any sector. The hard-           cycle.

ware sector unprotection feature re-enables both pro-           The alternate method intended only for programming

gram and erase operations in previously protected               equipment requires VID on address pin A9 and OE#.

sectors.                                                        This method is compatible with programmer routines

The device is shipped with all sectors unprotected.             written for earlier 3.0 volt-only AMD flash devices. De-

AMD offers the option of programming and protecting             tails on this method are provided in a supplement, pub-

sectors at its factory prior to shipping the device             lication number 21468. Contact an AMD representative

through AMD’s ExpressFlash™ Service. Contact an                 to request a copy.

AMD representative for details.                                 Temporary Sector Unprotect

It is possible to determine whether a sector is protected       This feature allows temporary unprotection of previ-

or unprotected. See “Autoselect Mode” for details.              ously protected sectors to change data in-system. The

Sector protection/unprotection can be implemented via           Sector Unprotect mode is activated by setting the RE-

two methods.                                                    SET# pin to VID. During this mode, formerly protected

The primary method requires VID on the RESET# pin               sectors can be programmed or erased by selecting the

only, and can be implemented either in-system or via            sector addresses. Once VID is removed from the RE-

programming equipment. Figure 1 shows the algo-                 SET# pin, all the previously protected sectors are

rithms and Figure 23 shows the timing diagram. This             protected again. Figure 2 shows the algorithm, and

method uses standard microprocessor bus cycle tim-              Figure 22 shows the timing diagrams, for this feature.

                                                    Am29LV160B                                                          13
                                                    PR        E  L  I  MINARY

                          START                                                                    START

                                                                       Protect all sectors:        PLSCNT = 1

                          PLSCNT = 1                                   The indicated portion

                                                                       of the sector protect

                          RESET# = VID                                 algorithm must be           RESET# = VID

                                                                       performed for all

                          Wait 1 µs                                    unprotected sectors         Wait 1 µs

                                                                       prior to issuing the

                                                                       first sector

                                                                       unprotect address                                No

    Temporary Sector  No  First Write                                                              First Write              Temporary Sector

    Unprotect Mode        Cycle = 60h?                                                             Cycle = 60h?             Unprotect Mode

                          Yes                                                                      Yes

                          Set up sector                                                        No  All sectors

                          address                                                                  protected?

                          Sector Protect:                                                          Yes

                          Write 60h to sector

                          address with                                                             Set up first sector

                          A6 = 0, A1 = 1,                                                          address

                          A0 = 0

                          Wait 150 µs                                                              Sector Unprotect:

                                                                                                   Write 60h to sector

                                                                                                   address with

                          Verify Sector                                                            A6 = 1, A1 = 1,

                          Protect: Write 40h                                                       A0 = 0

                          to sector address         Reset

    Increment             with A6 = 0,              PLSCNT =  1                                    Wait 15 ms

    PLSCNT                A1 = 1, A0 = 0

                          Read from                                                                Verify Sector

                          sector address                                                           Unprotect: Write

                          with A6 = 0,                                                             40h to sector

                          A1 = 1, A0 = 0                               Increment                   address with

    No                                                                 PLSCNT                      A6 = 1, A1 = 1,

                                                                                                   A0 = 0

                      No

    PLSCNT                Data = 01h?                                                              Read from

    = 25?                                                                                          sector address

                                                                                                   with A6 = 1,

                          Yes                                                             No       A1 = 1, A0 = 0

    Yes                                                                                                                     Set up

                                               Yes                                             No                           next sector

                          Protect another                              PLSCNT                      Data = 00h?              address

    Device failed         sector?                                      = 1000?

                          No                                                              Yes      Yes

                          Remove VID

                          from RESET#                                                              Last sector          No

                                                                       Device failed               verified?

                          Write reset                                                              Yes

                          command

                                                                       Sector Unprotect            Remove VID

Sector Protect            Sector Protect                                                           from RESET#

    Algorithm             complete                                     Algorithm

                                                                                                   Write reset

                                                                                                   command

                                                                                                   Sector Unprotect

                                                                                                   complete

                                                                                                                            21358F-5

                          Figure 1.            In-System Sector Protect/Unprotect Algorithms

14                                                         Am29LV160B
                                                     PRELIMINARY

                                                                COMMON FLASH MEMORY INTERFACE

                                START                           (CFI)

                                                                The Common Flash Interface (CFI) specification out-

                                                                lines device and host system software interrogation

                     RESET# = VID                               handshake, which allows specific vendor-specified

                                (Note 1)                        software algorithms to be used for entire families of

                                                                devices. Software support can then be device-inde-

                     Perform Erase or                           pendent, JEDEC ID-independent, and forward- and

                     Program Operations                         backward-compatible for the specified flash device

                                                                families. Flash vendors can standardize their existing

                                                                interfaces for long-term compatibility.

                     RESET# = VIH                               This device enters the CFI Query mode when the

                                                                system writes the CFI Query command, 98h, to

                                                                address 55h in word mode (or address AAh in byte

                     Temporary Sector                           mode), any time the device is ready to read array data.

                     Unprotect Completed                        The system can read CFI information at the addresses

                                (Note 2)                        given in Tables 5–8. In word mode, the upper address

                                                     21358F-6   bits (A7–MSB) must be all zeros. To terminate reading

Notes:                                                          CFI data, the system must write the reset command.

1.  All protected sectors unprotected.                          The system can also write the CFI query command

2.  All  previously  protected  sectors   are  protected  once  when the device is in the autoselect mode. The device

    again.                                                      enters the CFI query mode, and the system can read

                                                                CFI data at the addresses given in Tables 5–8. The

Figure 2.     Temporary Sector Unprotect Operation              system must write the reset command to return the

                                                                device to the autoselect mode.

                                                                For further information, please refer to the CFI Specifi-

                                                                cation and CFI Publication 100, available via the World

                                                                Wide Web at http://www.amd.com/products/nvd/over-

                                                                view/cfi.html. Alternatively, contact an AMD represent-

                                                                ative for copies of these documents.

                                          Table 5.   CFI Query Identification String

    Addresses        Addresses

    (Word Mode)      (Byte Mode)               Data                                Description

         10h         20h                  0051h

         11h         22h                  0052h           Query Unique ASCII string “QRY”

         12h         24h                  0059h

         13h         26h                  0002h           Primary OEM Command Set

         14h         28h                  0000h

         15h         2Ah                  0040h           Address for Primary Extended Table

         16h         2Ch                  0000h

         17h         2Eh                  0000h           Alternate OEM Command Set (00h = none     exists)

         18h         30h                  0000h

         19h         32h                  0000h           Address for Alternate OEM Extended Table  (00h =   none  exists)

         1Ah         34h                  0000h

                                                          Am29LV160B                                                        15
                                      P   RELIMINARY

                            Table     6.  System Interface String

    Addresses  Addresses

(Word Mode)    (Byte Mode)  Data                                      Description

    1Bh        36h          0027h         VCC Min. (write/erase)

                                          D7–D4: volt, D3–D0: 100 millivolt

    1Ch        38h          0036h         VCC Max. (write/erase)

                                          D7–D4: volt, D3–D0: 100 millivolt

    1Dh        3Ah          0000h         VPP Min. voltage (00h = no VPP pin present)

    1Eh        3Ch          0000h         VPP Max. voltage (00h = no VPP pin present)

    1Fh        3Eh          0004h         Typical timeout per single byte/word write 2N µs

    20h        40h          0000h         Typical timeout for Min. size buffer write 2N µs (00h = not supported)

    21h        42h          000Ah         Typical timeout per individual block erase 2N ms

    22h        44h          0000h         Typical timeout for full chip erase 2N ms (00h = not supported)

    23h        46h          0005h         Max. timeout for byte/word write 2N times typical

    24h        48h          0000h         Max. timeout for buffer write 2N times typical

    25h        4Ah          0004h         Max. timeout per individual block erase 2N times typical

    26h        4Ch          0000h         Max. timeout for full chip erase 2N times typical (00h = not supported)

                            Table 7.      Device Geometry Definition

    Addresses  Addresses

(Word Mode)    (Byte Mode)  Data                                      Description

    27h        4Eh          0015h         Device Size = 2N byte

    28h        50h          0002h         Flash Device Interface description (refer to CFI publication  100)

    29h        52h          0000h

    2Ah        54h          0000h         Max. number of byte in multi-byte write = 2N

    2Bh        56h          0000h         (00h = not supported)

    2Ch        58h          0004h         Number of Erase Block Regions within device

    2Dh        5Ah          0000h

    2Eh        5Ch          0000h         Erase Block Region 1 Information

    2Fh        5Eh          0040h         (refer to the CFI specification or CFI publication 100)

    30h        60h          0000h

    31h        62h          0001h

    32h        64h          0000h         Erase Block Region 2 Information

    33h        66h          0020h

    34h        68h          0000h

    35h        6Ah          0000h

    36h        6Ch          0000h         Erase Block Region 3 Information

    37h        6Eh          0080h

    38h        70h          0000h

    39h        72h          001Eh

    3Ah        74h          0000h         Erase Block Region 4 Information

    3Bh        76h          0000h

    3Ch        78h          0001h

16                                        Am29LV160B
                                              PRELIMINARY

                            Table  8.  Primary     Vendor-Specific Extended Query

Addresses    Addresses

(Word Mode)  (Byte Mode)               Data                                     Description

40h                    80h             0050h

41h                    82h             0052h       Query-unique ASCII string “PRI”

42h                    84h             0049h

43h                    86h             0031h       Major version number, ASCII

44h                    88h             0030h       Minor version number, ASCII

45h                    8Ah             0000h       Address Sensitive Unlock

                                                   0 = Required, 1 = Not Required

46h                    8Ch             0002h       Erase Suspend

                                                   0 = Not Supported, 1 = To Read Only, 2 = To  Read & Write

47h                    8Eh             0001h       Sector Protect

                                                   0 = Not Supported, X = Number of sectors in  per group

48h                    90h             0001h       Sector Temporary Unprotect

                                                   00 = Not Supported, 01 = Supported

                                                   Sector Protect/Unprotect scheme

49h                    92h             0004h       01 = 29F040 mode, 02 = 29F016 mode,

                                                   03 = 29F400 mode, 04 = 29LV800A mode

4Ah                    94h             0000h       Simultaneous Operation

                                                   00 = Not Supported, 01 = Supported

4Bh                    96h             0000h       Burst Mode Type

                                                   00 = Not Supported, 01 = Supported

4Ch                    98h             0000h       Page Mode Type

                                                   00 = Not Supported, 01 = 4 Word Page, 02 =   8 Word Page

Hardware Data Protection

The command sequence requirement of unlock cycles          Write Pulse “Glitch” Protection

for programming or erasing provides data protection        Noise pulses of less than 5 ns (typical) on OE#, CE# or

against inadvertent writes (refer to Table 9 for com-      WE# do not initiate a write cycle.

mand definitions). In addition, the following hardware

data protection measures prevent accidental erasure        Logical Inhibit

or programming, which might otherwise be caused by         Write cycles are inhibited by holding any one of OE# =

spurious system level signals during VCC power-up          VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,

and power-down transitions, or from system noise.          CE# and WE# must be a logical zero while OE# is a

Low VCC Write Inhibit                                      logical one.

When VCC is less than VLKO, the device does not ac-        Power-Up Write Inhibit

cept any write cycles. This protects data during VCC       If WE# = CE# = VIL and OE# = VIH during power up, the

power-up and power-down. The command register and          device does not accept commands on the rising edge

all internal program/erase circuits are disabled, and the  of WE#. The internal state machine is automatically

device resets. Subsequent writes are ignored until VCC     reset to reading array data on power-up.

is greater than VLKO. The system must provide the

proper signals to the control pins to prevent uninten-

tional writes when VCC is greater than VLKO.

                                                   Am29LV160B                                                 17
                                               PRELIMINARY

COMMAND DEFINITIONS

Writing specific address and data commands or se-        The reset command may be written between the se-

quences into the command register initiates device op-   quence cycles in an autoselect command sequence.

erations. Table 9 defines the valid register command     Once in the autoselect mode, the reset command must

sequences. Writing incorrect address and data val-       be written to return to reading array data (also applies

ues or writing them in the improper sequence resets      to autoselect during Erase Suspend).

the device to reading array data.                        If DQ5 goes high during a program or erase operation,

All addresses are latched on the falling edge of WE# or  writing the reset command returns the device to read-

CE#, whichever happens later. All data is latched on     ing array data (also applies during Erase Suspend).

the rising edge of WE# or CE#, whichever happens         See “AC Characteristics” for parameters, and to Figure

first. Refer to the appropriate timing diagrams in the   14 for the timing diagram.

“AC Characteristics” section.

Reading Array Data                                       Autoselect Command Sequence

The device is automatically set to reading array data    The autoselect command sequence allows the host

after device power-up. No commands are required to       system to access the manufacturer and devices codes,

retrieve data. The device is also ready to read array    and determine whether or not a sector is protected.

data after completing an Embedded Program or Em-         Table 9 shows the address and data requirements. This

bedded Erase algorithm.                                  method is an alternative to that shown in Table 4, which

                                                         is intended for PROM programmers and requires VID

After the device accepts an Erase Suspend com-           on address bit A9.

mand, the device enters the Erase Suspend mode.          The autoselect command sequence is initiated by writ-

The system can read array data using the standard        ing two unlock cycles, followed by the autoselect com-

read timings, except that if it reads at an address      mand. The device then enters the autoselect mode,

within erase-suspended sectors, the device outputs       and the system may read at any address any number

status data. After completing a programming opera-       of times, without initiating another command sequence.

tion in the Erase Suspend mode, the system may

once again read array data with the same exception.      A read cycle at address XX00h retrieves the manufac-

See “Erase Suspend/Erase Resume Commands” for            turer code. A read cycle at address XX01h returns the

more information on this mode.                           device code. A read cycle containing a sector address

The system must issue the reset command to re-ena-       (SA) and the address 02h in word mode (or 04h in byte

ble the device for reading array data if DQ5 goes high,  mode) returns 01h if that sector is protected, or 00h if it

or while in the autoselect mode. See the “Reset Com-     is unprotected. Refer to Tables 2 and 3 for valid sector

mand” section, next.                                     addresses.

See also “Requirements for Reading Array Data” in the    The system must write the reset command to exit the

“Device Bus Operations” section for more information.    autoselect mode and return to reading array data.

The Read Operations table provides the read parame-      Word/Byte Program Command Sequence

ters, and Figure 13 shows the timing diagram.

                                                         The system may program the device by word or byte,

Reset Command                                            depending on the state of the BYTE# pin. Program-

Writing the reset command to the device resets the de-   ming is a four-bus-cycle operation. The program com-

vice to reading array data. Address bits are don’t care  mand sequence is initiated by writing two unlock write

for this command.                                        cycles, followed by the program set-up command.

                                                         The program address and data are written next, which

The reset command may be written between the se-         in turn initiate the Embedded Program algorithm. The

quence cycles in an erase command sequence before        system is not required to provide further controls or

erasing begins. This resets the device to reading array  timings. The device automatically generates the pro-

data. Once erasure begins, however, the device ig-       gram pulses and verifies the programmed cell margin.

nores reset commands until the operation is complete.    Table 9 shows the address and data requirements for

The reset command may be written between the se-         the byte program command sequence.

quence cycles in a program command sequence be-          When the Embedded Program algorithm is complete,

fore programming begins. This resets the device to       the device then returns to reading array data and ad-

reading array data (also applies to programming in       dresses are no longer latched. The system can deter-

Erase Suspend mode). Once programming begins,            mine the status of the program operation by using

however, the device ignores reset commands until the     DQ7, DQ6, or RY/BY#. See “Write Operation Status”

operation is complete.                                   for information on these status bits.

18                                             Am29LV160B
                                                  PRELIMINARY

Any commands written to the device during the Em-

bedded Program Algorithm are ignored. Note that a

hardware reset immediately terminates the program-                                      START

ming operation. The Byte Program command se-

quence should be reinitiated once the device has reset

to reading array data, to ensure data integrity.

Programming is allowed in any sequence and across                                       Write Program

sector boundaries. A bit cannot be programmed                                           Command Sequence

from a “0” back to a “1”. Attempting to do so may halt

the operation and set DQ5 to “1,” or cause the Data#

Polling algorithm to indicate the operation was suc-                                    Data Poll

cessful. However, a succeeding read will show that the                 Embedded         from System

data is still “0”. Only erase operations can convert a “0”             Program

to a “1”.                                                              algorithm

Unlock Bypass Command Sequence                                         in progress

The unlock bypass feature allows the system to pro-                                     Verify Data?         No

gram bytes or words to the device faster than using the

standard program command sequence. The unlock by-                                        Yes

pass command sequence is initiated by first writing two

unlock cycles. This is followed by a third write cycle

containing the unlock bypass command, 20h. The de-          Increment  Address      No  Last Address?

vice then enters the unlock bypass mode. A two-cycle

unlock bypass program command sequence is all that

is required to program in this mode. The first cycle in                                  Yes

this sequence contains the unlock bypass program

command, A0h; the second cycle contains the program                                     Programming

address and data. Additional data is programmed in                                      Completed

the same manner. This mode dispenses with the initial

two unlock cycles required in the standard program                                                           21358F-7

command sequence, resulting in faster total program-

ming time. Table 9 shows the requirements for the com-      Note: See Table 9 for program command sequence.

mand sequence.

During the unlock bypass mode, only the Unlock By-                     Figure 3.  Program Operation

pass Program and Unlock Bypass Reset commands

are valid. To exit the unlock bypass mode, the system

must issue the two-cycle unlock bypass reset com-           Chip Erase Command Sequence

mand sequence. The first cycle must contain the data        Chip erase is a six bus cycle operation. The chip erase

90h; the second cycle the data 00h. Addresses are           command sequence is initiated by writing two unlock

don’t care for both cycles. The device then returns to      cycles, followed by a set-up command. Two additional

reading array data.                                         unlock write cycles are then followed by the chip erase

Figure 3 illustrates the algorithm for the program oper-    command, which in turn invokes the Embedded Erase

ation. See the Erase/Program Operations table in “AC        algorithm. The device does not require the system to

Characteristics” for parameters, and to Figure 17 for       preprogram prior to erase. The Embedded Erase algo-

timing diagrams.                                            rithm automatically preprograms and verifies the entire

                                                            memory for an all zero data pattern prior to electrical

                                                            erase. The system is not required to provide any con-

                                                            trols or timings during these operations. Table 9 shows

                                                            the address and data requirements for the chip erase

                                                            command sequence.

                                                            Any commands written to the chip during the Embed-

                                                            ded Erase algorithm are ignored. Note that a hardware

                                                            reset during the chip erase operation immediately ter-

                                                            minates the operation. The Chip Erase command se-

                                                            quence should be reinitiated once the device has

                                                            returned to reading array data, to ensure data integrity.

                                                  Am29LV160B                                                 19
                                       PRELIMINARY

The system can determine the status of the erase op-       When the Embedded Erase algorithm is complete, the

eration by using DQ7, DQ6, DQ2, or RY/BY#. See             device returns to reading array data and addresses are

“Write Operation Status” for information on these sta-     no longer latched. The system can determine the sta-

tus bits. When the Embedded Erase algorithm is com-        tus of the erase operation by using DQ7, DQ6, DQ2, or

plete, the device returns to reading array data and        RY/BY#. (Refer to “Write Operation Status” for informa-

addresses are no longer latched.                           tion on these status bits.)

Figure 4 illustrates the algorithm for the erase opera-    Figure 4 illustrates the algorithm for the erase opera-

tion. See the Erase/Program Operations tables in “AC       tion. Refer to the Erase/Program Operations tables in

Characteristics” for parameters, and to Figure 18 for      the “AC Characteristics” section for parameters, and to

timing diagrams.                                           Figure 18 for timing diagrams.

Sector Erase Command Sequence                              Erase Suspend/Erase Resume Commands

Sector erase is a six bus cycle operation. The sector      The Erase Suspend command allows the system to in-

erase command sequence is initiated by writing two         terrupt a sector erase operation and then read data

unlock cycles, followed by a set-up command. Two ad-       from, or program data to, any sector not selected for

ditional unlock write cycles are then followed by the ad-  erasure. This command is valid only during the sector

dress of the sector to be erased, and the sector erase     erase operation, including the 50 µs time-out period

command. Table 9 shows the address and data re-            during the sector erase command sequence. The

quirements for the sector erase command sequence.          Erase Suspend command is ignored if written during

The device does not require the system to preprogram       the chip erase operation or Embedded Program algo-

the memory prior to erase. The Embedded Erase algo-        rithm. Writing the Erase Suspend command during the

rithm automatically programs and verifies the sector for   Sector Erase time-out immediately terminates the

an all zero data pattern prior to electrical erase. The    time-out period and suspends the erase operation. Ad-

system is not required to provide any controls or tim-     dresses are “don’t-cares” when writing the Erase Sus-

ings during these operations.                              pend command.

After the command sequence is written, a sector erase      When the Erase Suspend command is written during a

time-out of 50 µs begins. During the time-out period,      sector erase operation, the device requires a maximum

additional sector addresses and sector erase com-          of 20 µs to suspend the erase operation. However,

mands may be written. Loading the sector erase buffer      when the Erase Suspend command is written during

may be done in any sequence, and the number of sec-        the sector erase time-out, the device immediately ter-

tors may be from one sector to all sectors. The time be-   minates the time-out period and suspends the erase

tween these additional cycles must be less than 50 µs,     operation.

otherwise the last address and command might not be        After the erase operation has been suspended, the

accepted, and erasure may begin. It is recommended         system can read array data from or program data to

that processor interrupts be disabled during this time to  any sector not selected for erasure. (The device “erase

ensure all commands are accepted. The interrupts can       suspends” all sectors selected for erasure.) Normal

be re-enabled after the last Sector Erase command is       read and write timings and command definitions apply.

written. If the time between additional sector erase       Reading at any address within erase-suspended sec-

commands can be assumed to be less than 50 µs, the         tors produces status data on DQ7–DQ0. The system

system need not monitor DQ3. Any command other             can use DQ7, or DQ6 and DQ2 together, to determine

than Sector Erase or Erase Suspend during the              if a sector is actively erasing or is erase-suspended.

time-out period resets the device to reading array         See “Write Operation Status” for information on these

data. The system must rewrite the command sequence         status bits.

and any additional sector addresses and commands.          After an erase-suspended program operation is com-

The system can monitor DQ3 to determine if the sector      plete, the system can once again read array data within

erase timer has timed out. (See the “DQ3: Sector Erase     non-suspended sectors. The system can determine the

Timer” section.) The time-out begins from the rising       status of the program operation using the DQ7 or DQ6

edge of the final WE# pulse in the command sequence.       status bits, just as in the standard program operation.

Once the sector erase operation has begun, only the        See “Write Operation Status” for more information.

Erase Suspend command is valid. All other commands         The system may also write the autoselect command

are ignored. Note that a hardware reset during the         sequence when the device is in the Erase Suspend

sector erase operation immediately terminates the op-      mode. The device allows reading autoselect codes

eration. The Sector Erase command sequence should          even at addresses within erasing sectors, since the

be reinitiated once the device has returned to reading     codes are not stored in the memory array. When the

array data, to ensure data integrity.                      device exits the autoselect mode, the device reverts to

                                                           the Erase Suspend mode, and is ready for another

20                                     Am29LV160B
                           PRELIMINARY

valid operation. See “Autoselect Command Sequence”

for more information.

The system must write the Erase Resume command                          START

(address bits are “don’t care”) to exit the erase suspend

mode and continue the sector erase operation. Further

writes of the Resume command are ignored. Another

Erase Suspend command can be written after the de-                      Write Erase

vice has resumed erasing.                                               Command Sequence

                                                                        Data Poll

                                                                        from System

                                                                                           Embedded

                                                                                           Erase

                                                                                           algorithm

                                                                                           in progress

                                                                    No  Data = FFh?

                                                                                   Yes

                                                                        Erasure Completed

                                                                                                         21358F-8

                                                           Notes:

                                                           1.  See  Table 9 for erase command sequence.

                                                           2.  See  “DQ3: Sector Erase Timer” for more information.

                                                                        Figure 4.  Erase Operation

                           Am29LV160B                                                                                21
                                                                            PRELIMINARY

                                                     Table 9.           Am29LV160B Command Definitions

                              Command                Cycles                                    Bus Cycles (Notes 2–5)

                               Sequence                         First          Second          Third              Fourth           Fifth      Sixth

                                  (Note 1)                   Addr       Data  Addr  Data       Addr   Data    Addr      Data  Addr  Data      Addr      Data

Read (Note 6)                                        1       RA         RD

Reset (Note 7)                                       1       XXX        F0

                     Manufacturer ID        Word     4       555        AA    2AA   55         555    90          X00   01

                                            Byte             AAA               555             AAA

Autoselect (Note 8)  Device ID,             Word     4       555        AA    2AA   55         555    90          X01   22C4

                     Top Boot Block         Byte             AAA               555             AAA                X02   C4

                     Device ID,             Word     4       555        AA    2AA   55         555    90          X01   2249

                     Bottom Boot Block      Byte             AAA               555             AAA                X02   49

                                            Word             555              2AA              555            (SA)      XX00

                     Sector Protect Verify           4                  AA          55                90          X02   XX01

                     (Note 9)               Byte             AAA               555             AAA            (SA)      00

                                                                                                                  X04   01

CFI Query (Note 10)                         Word     1       55         98

                                            Byte             AA

Program                                     Word     4       555        AA    2AA   55         555    A0          PA    PD

                                            Byte             AAA               555             AAA

Unlock Bypass                               Word     3       555        AA    2AA   55         555    20

                                            Byte             AAA               555             AAA

Unlock Bypass Program (Note 11)                      2       XXX        A0     PA   PD

Unlock Bypass Reset (Note 12)                        2       XXX        90    XXX   00

Chip Erase                                  Word     6       555        AA    2AA   55         555    80          555   AA    2AA         55  555       10

                                            Byte             AAA               555             AAA            AAA             555             2AA

Sector Erase                                Word     6       555        AA    2AA   55         555    80          555   AA    2AA         55  SA        30

                                            Byte             AAA               555             AAA            AAA             555

Erase Suspend (Note 13)                              1       XXX        B0

Erase Resume (Note 14)                               1       XXX        30

Legend:

X = Don’t care                                                                            PD = Data to be programmed at location PA. Data latches on the

RA = Address of the memory location to be read.                                           rising edge of WE# or CE# pulse, whichever happens first.

RD = Data read from location RA during read operation.                                    SA = Address of the sector to be verified (in autoselect mode) or

PA = Address of the memory location to be programmed.                                     erased. Address bits A19–A12 uniquely select any sector.

Addresses latch on the falling edge of the WE# or CE# pulse,

whichever happens later.

Notes:

1.                   See Table 1 for description of bus operations.                       9.   The data is 00h for an unprotected sector and 01h for a

2.                   All values are in hexadecimal.                                            protected sector. See “Autoselect Command Sequence” for

3.                   Except for the read cycle and the fourth cycle of the                     more information.

                     autoselect command sequence, all bus cycles are write                10.  Command is valid when device is ready to read array data or

                     cycles.                                                                   when device is in autoselect mode.

4.                   Data bits DQ15–DQ8 are don’t cares for unlock and                    11.  The Unlock Bypass command is required prior to the Unlock

                     command cycles.                                                           Bypass Program command.

5.                   Address bits A19–A11 are don’t cares for unlock and                  12.  The Unlock Bypass Reset command is required to return to

                     command cycles, unless SA or PA required.                                 reading array data when the device is in the unlock bypass

6.                   No unlock or command cycles required when reading array                   mode.

                     data.                                                                13.  The system may read and program in non-erasing sectors, or

7.                   The Reset command is required to return to reading array                  enter the autoselect mode, when in the Erase Suspend

                     data when device is in the autoselect mode, or if DQ5 goes                mode. The Erase Suspend command is valid only during a

                     high (while the device is providing status data).                         sector erase operation.

8.                   The fourth cycle of the autoselect command sequence is a             14.  The Erase Resume command is valid only during the Erase

                     read cycle.                                                               Suspend mode.

22                                                                            Am29LV160B
                                                PRELIMINARY

WRITE OPERATION STATUS

The device provides several bits to determine the sta-

tus of a write operation: DQ2, DQ3, DQ5, DQ6, DQ7,

and RY/BY#. Table 10 and the following subsections                 START

describe the functions of these bits. DQ7, RY/BY#, and

DQ6 each offer a method for determining whether a

program or erase operation is complete or in progress.

These three bits are discussed first.                              Read DQ7–DQ0

DQ7: Data# Polling                                                 Addr = VA

The Data# Polling bit, DQ7, indicates to the host system

whether an Embedded Algorithm is in progress or com-

pleted, or whether the device is in Erase Suspend.                                 Yes

Data# Polling is valid after the rising edge of the final          DQ7 = Data?

WE# pulse in the program or erase command se-

quence.

During the Embedded Program algorithm, the device                             No

outputs on DQ7 the complement of the datum pro-

grammed to DQ7. This DQ7 status also applies to pro-           No  DQ5 = 1?

gramming     during  Erase  Suspend.            When  the

Embedded Program algorithm is complete, the device

outputs the datum programmed to DQ7. The system                               Yes

must provide the program address to read valid status

information on DQ7. If a program address falls within a

protected sector, Data# Polling on DQ7 is active for ap-           Read DQ7–DQ0

proximately 1 µs, then the device returns to reading               Addr = VA

array data.

During the Embedded Erase algorithm, Data# Polling

produces a “0” on DQ7. When the Embedded Erase al-

gorithm is complete, or if the device enters the Erase             DQ7 = Data?     Yes

Suspend mode, Data# Polling produces a “1” on DQ7.

This is analogous to the complement/true datum output

described for the Embedded Program algorithm: the                             No

erase function changes all the bits in a sector to “1”;

prior to this, the device outputs the “complement,” or             FAIL                 PASS

“0.” The system must provide an address within any of

the sectors selected for erasure to read valid status in-

formation on DQ7.                                          Notes:

After an erase command sequence is written, if all sec-    1.     VA = Valid address for programming. During a sector

tors selected for erasing are protected, Data# Polling            erase operation, a valid address is an address within any

on DQ7 is active for approximately 100 µs, then the de-           sector selected for erasure. During chip erase, a valid

vice returns to reading array data. If not all selected           address is any non-protected sector address.

sectors are protected, the Embedded Erase algorithm        2.     DQ7 should be rechecked even if DQ5 = “1” because

erases the unprotected sectors, and ignores the se-               DQ7 may change simultaneously with DQ5.

lected sectors that are protected.                                                                              21358F-9

When the system detects DQ7 has changed from the                   Figure 5.  Data# Polling Algorithm

complement to true data, it can read valid data at DQ7–

DQ0 on the following read cycles. This is because DQ7

may change asynchronously with DQ0–DQ6 while

Output Enable (OE#) is asserted low. Figure 19, Data#

Polling Timings (During Embedded Algorithms), in the

“AC Characteristics” section illustrates this.

Table 10 shows the outputs for Data# Polling on DQ7.

Figure 5 shows the Data# Polling algorithm.

                                                      Am29LV160B                                                             23
                                                 PRELIMINARY

RY/BY#: Ready/Busy#                                          Table 10 shows the outputs for Toggle Bit I on DQ6. Fig-

The RY/BY# is a dedicated, open-drain output pin that        ure 6 shows the toggle bit algorithm in flowchart form,

indicates whether an Embedded Algorithm is in                and the section “Reading Toggle Bits DQ6/DQ2” ex-

progress or complete. The RY/BY# status is valid after       plains the algorithm. Figure 20 in the “AC Characteris-

the rising edge of the final WE# pulse in the command        tics” section shows the toggle bit timing diagrams.

sequence. Since RY/BY# is an open-drain output, sev-         Figure 21 shows the differences between DQ2 and

eral RY/BY# pins can be tied together in parallel with a     DQ6 in graphical form. See also the subsection on

pull-up resistor to VCC. (The RY/BY# pin is not availa-      “DQ2: Toggle Bit II”.

ble on the 44-pin SO package.)                               DQ2: Toggle Bit II

If the output is low (Busy), the device is actively erasing  The “Toggle Bit II” on DQ2, when used with DQ6, indi-

or programming. (This includes programming in the            cates whether a particular sector is actively erasing

Erase Suspend mode.) If the output is high (Ready),          (that is, the Embedded Erase algorithm is in progress),

the device is ready to read array data (including during     or whether that sector is erase-suspended. Toggle Bit

the Erase Suspend mode), or is in the standby mode.          II is valid after the rising edge of the final WE# pulse in

Table 10 shows the outputs for RY/BY#. Figures 13, 14,       the command sequence.

17 and 18 shows RY/BY# for read, reset, program, and         DQ2 toggles when the system reads at addresses

erase operations, respectively.                              within those sectors that have been selected for eras-

DQ6: Toggle Bit I                                            ure. (The system may use either OE# or CE# to control

                                                             the read cycles.) But DQ2 cannot distinguish whether

Toggle Bit I on DQ6 indicates whether an Embedded            the sector is actively erasing or is erase-suspended.

Program or Erase algorithm is in progress or complete,       DQ6, by comparison, indicates whether the device is

or whether the device has entered the Erase Suspend          actively erasing, or is in Erase Suspend, but cannot

mode. Toggle Bit I may be read at any address, and is        distinguish which sectors are selected for erasure.

valid after the rising edge of the final WE# pulse in the    Thus, both status bits are required for sector and mode

command sequence (prior to the program or erase op-          information. Refer to Table 10 to compare outputs for

eration), and during the sector erase time-out.              DQ2 and DQ6.

During an Embedded Program or Erase algorithm op-            Figure 6 shows the toggle bit algorithm in flowchart

eration, successive read cycles to any address cause         form, and the section “Reading Toggle Bits DQ6/DQ2”

DQ6 to toggle. (The system may use either OE# or             explains the algorithm. See also the DQ6: Toggle Bit I

CE# to control the read cycles.) When the operation is       subsection. Figure 20 shows the toggle bit timing dia-

complete, DQ6 stops toggling.                                gram. Figure 21 shows the differences between DQ2

After an erase command sequence is written, if all sec-      and DQ6 in graphical form.

tors selected for erasing are protected, DQ6 toggles for     Reading Toggle Bits DQ6/DQ2

approximately 100 µs, then returns to reading array

data. If not all selected sectors are protected, the Em-     Refer to Figure 6 for the following discussion. When-

bedded Erase algorithm erases the unprotected sec-           ever the system initially begins reading toggle bit sta-

tors, and ignores the selected sectors that are              tus, it must read DQ7–DQ0 at least twice in a row to

protected.                                                   determine whether a toggle bit is toggling. Typically,

The system can use DQ6 and DQ2 together to deter-            the system would note and store the value of the tog-

mine whether a sector is actively erasing or is erase-       gle bit after the first read. After the second read, the

suspended. When the device is actively erasing (that         system would compare the new value of the toggle bit

is, the Embedded Erase algorithm is in progress), DQ6        with the first. If the toggle bit is not toggling, the device

toggles. When the device enters the Erase Suspend            has completed the program or erase operation. The

mode, DQ6 stops toggling. However, the system must           system can read array data on DQ7–DQ0 on the fol-

also use DQ2 to determine which sectors are erasing          lowing read cycle.

or erase-suspended. Alternatively, the system can use        However, if after the initial two read cycles, the system

DQ7 (see the subsection on “DQ7: Data# Polling”).            determines that the toggle bit is still toggling, the sys-

If a program address falls within a protected sector,        tem also should note whether the value of DQ5 is high

DQ6 toggles for approximately 1 µs after the program         (see the section on DQ5). If it is, the system should

command sequence is written, then returns to reading         then determine again whether the toggle bit is toggling,

array data.                                                  since the toggle bit may have stopped toggling just as

                                                             DQ5 went high. If the toggle bit is no longer toggling,

DQ6 also toggles during the erase-suspend-program            the device has successfully completed the program or

mode, and stops toggling once the Embedded Pro-              erase operation. If it is still toggling, the device did not

gram algorithm is complete.                                  complete the operation successfully, and the system

24                                                 Am29LV160B
                                                 PRELIMINARY

must write the reset command to return to reading

array data.

The remaining scenario is that the system initially de-             START

termines that the toggle bit is toggling and DQ5 has not

gone high. The system may continue to monitor the

toggle bit and DQ5 through successive read cycles, de-              Read DQ7–DQ0

termining the status as described in the previous para-

graph. Alternatively, it may choose to perform other

system tasks. In this case, the system must start at the            Read DQ7–DQ0           (Note 1)

beginning of the algorithm when it returns to determine

the status of the operation (top of Figure 6).

DQ5: Exceeded Timing Limits                                         Toggle Bit             No

DQ5 indicates whether the program or erase time has                 = Toggle?

exceeded a specified internal pulse count limit. Under

these conditions DQ5 produces a “1.” This is a failure                               Yes

condition that indicates the program or erase cycle was

not successfully completed.

The DQ5 failure condition may appear if the system              No  DQ5 = 1?

tries to program a “1” to a location that is previously

programmed to “0.” Only an erase operation can

change a “0” back to a “1.” Under this condition, the                                Yes

device halts the operation, and when the operation has

exceeded the timing limits, DQ5 produces a “1.”                     Read DQ7–DQ0

                                                                    Twice                  (Notes

Under both these conditions, the system must issue                                         1, 2)

the reset command to return the device to reading

array data.

DQ3: Sector Erase Timer                                             Toggle Bit             No

                                                                    = Toggle?

After writing a sector erase command sequence, the

system may read DQ3 to determine whether or not an                                   Yes

erase operation has begun. (The sector erase timer

does not apply to the chip erase command.) If additional            Program/Erase

sectors are selected for erasure, the entire time-out also          Operation Not          Program/Erase

applies after each additional sector erase command.                 Complete, Write        Operation Complete

When the time-out is complete, DQ3 switches from “0”                Reset Command

to “1.” The system may ignore DQ3 if the system can         Notes:

guarantee that the time between additional sector           1.  Read toggle bit twice to determine whether or not it is

erase commands will always be less than 50 µs. See              toggling. See text.

also the “Sector Erase Command Sequence” section.           2.  Recheck toggle bit because it may stop toggling as DQ5

After the sector erase command sequence is written,             changes to “1”. See text.

the system should read the status on DQ7 (Data# Poll-                                                      21358F-10

ing) or DQ6 (Toggle Bit I) to ensure the device has ac-             Figure 6.        Toggle Bit Algorithm

cepted the command sequence, and then read DQ3. If

DQ3 is “1”, the internally controlled erase cycle has be-

gun; all further commands (other than Erase Suspend)

are ignored until the erase operation is complete. If

DQ3 is “0”, the device will accept additional sector

erase commands. To ensure the command has been

accepted, the system software should check the status

of DQ3 prior to and following each subsequent sector

erase command. If DQ3 is high on the second status

check, the last command might not have been ac-

cepted. Table 10 shows the outputs for DQ3.

                                                 Am29LV160B                                                              25
                                      PRELIMINARY

                                      Table 10.  Write Operation Status

                                      DQ7                               DQ5             DQ2

          Operation                   (Note 2)               DQ6        (Note 1)  DQ3   (Note 2)   RY/BY#

Standard  Embedded Program Algorithm  DQ7#                   Toggle     0         N/A   No toggle                     0

Mode      Embedded Erase Algorithm    0                      Toggle     0         1     Toggle                        0

          Reading within Erase        1                      No toggle  0         N/A   Toggle                        1

Erase     Suspended Sector

Suspend   Reading within Non-Erase    Data                   Data       Data      Data  Data                          1

Mode      Suspended Sector

          Erase-Suspend-Program       DQ7#                   Toggle     0         N/A   N/A                           0

Notes:

1.  DQ5 switches to ‘1’ when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.

    See “DQ5: Exceeded Timing Limits” for more information.

2.  DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further details.

26                                               Am29LV160B
                                                         PRELIMINARY

ABSOLUTE MAXIMUM RATINGS

Storage Temperature                                                                     20 ns             20 ns

Plastic Packages . . . . . . . . . . . . . . . –65°C to +150°C

Ambient Temperature                                                   +0.8  V

with Power Applied. . . . . . . . . . . . . . –65°C to +125°C         –0.5  V

Voltage with Respect to Ground

    VCC (Note 1) . . . . . . . . . . . . . . . . . .–0.5 V to +4.0 V  –2.0  V

    A9, OE#, and RESET# (Note 2) . . –0.5 V to +12.5 V                                         20 ns

    All other pins (Note 1). . . . . . .  –0.5 V to VCC+0.5 V

Output Short Circuit Current (Note 3)     ......         200 mA

Notes:                                                                                                           21358F-11

1.  Minimum DC voltage on input or I/O pins is –0.5 V. During               Figure  7.  Maximum Negative  Overshoot

    voltage transitions, input or I/O pins may undershoot VSS                           Waveform

    to –2.0 V for periods of up to 20 ns. See Figure 7.

    Maximum DC voltage on input or I/O pins is VCC +0.5 V.

    During voltage transitions, input or I/O pins may overshoot

    to VCC +2.0 V for periods up to 20 ns. See Figure 8.

2.  Minimum DC input voltage on pins A9, OE#, and RESET#                                       20 ns

    is -0.5 V. During voltage transitions, A9, OE#, and

    RESET# may undershoot VSS to –2.0 V for periods of up             VCC

    to 20 ns. See Figure 7. Maximum DC input voltage on pin           +2.0 V

    A9 is +12.5 V which may overshoot to 14.0 V for periods           VCC

    up to 20 ns.                                                      +0.5 V

3.  No more than one output may be shorted to ground at a             2.0 V

    time. Duration of the short circuit should not be greater

    than one second.                                                                    20 ns             20 ns

Stresses above those listed under “Absolute Maximum

Ratings” may cause permanent damage to the device. This is                                                       21358F-1

a stress rating only; functional operation of the device at

these or any other conditions above those indicated in the                  Figure  8.  Maximum Positive Overshoot

operational sections of this data sheet is not implied.                                 Waveform

Exposure of the device to absolute maximum rating

conditions for extended periods may affect device reliability.

OPERATING RANGES

Commercial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . . 0°C to +70°C

Industrial (I) Devices

Ambient Temperature (TA) . . . . . . . . . –40°C to +85°C

Extended (E) Devices

Ambient Temperature (TA) . . . . . . . . –55°C to +125°C

VCC Supply Voltages

VCC for regulated voltage range. . . . . . . 3.0 V to 3.6 V

VCC for full voltage range . . . . . . . . . . . . 2.7 V to 3.6 V

Operating ranges define those limits between which the func-

tionality of the device is guaranteed.

                                                             Am29LV160B                                              27
                                                  PRELIMINARY

DC CHARACTERISTICS

CMOS Compatible

    Parameter            Description              Test Conditions               Min                 Typ     Max        Unit

    ILI        Input Load Current                 VIN = VSS to VCC,                                         ±1.0       µA

                                                  VCC = VCC max

    ILIT       A9 Input Load Current              VCC = VCC max; A9 = 12.5 V                                35         µA

    ILO        Output Leakage Current             VOUT = VSS to VCC,                                        ±1.0       µA

                                                  VCC = VCC max

                                                  CE# = VIL, OE# = VIH,  5 MHz                      9       16

               VCC Active Read Current            Byte Mode              1 MHz                      2       4

    ICC1       (Note 1)                                                                                                mA

                                                  CE# = VIL, OE# = VIH,  5 MHz                      9       16

                                                  Word Mode              1 MHz                      2       4

    ICC2       VCC Active Write Current           CE# = VIL, OE# = VIH                              20      30         mA

               (Notes 2 and 4)

    ICC3       VCC Standby Current                VCC = VCC max;                                    0.2     5          µA

                                                  CE#, RESET# = VCC±0.3  V

    ICC4       VCC Standby Current During Reset   VCC = VCC max;                                    0.2     5          µA

                                                  RESET# = VSS ± 0.3 V

    ICC5       Automatic Sleep Mode (Note 3)      VIH = VCC ± 0.3 V;                                0.2     5          µA

                                                  VIL = VSS ± 0.3 V

    VIL        Input Low Voltage                                                –0.5                        0.8                 V

    VIH        Input High Voltage                                               0.7 x VCC                   VCC + 0.3           V

    VID        Voltage for Autoselect and         VCC = 3.3 V                   11.5                        12.5                V

               Temporary Sector Unprotect

    VOL        Output Low Voltage                 IOL = 4.0 mA, VCC = VCC min                               0.45                V

    VOH1                                          IOH = -2.0 mA, VCC = VCC min  0.85 x VCC                                      V

               Output High Voltage

    VOH2                                          IOH = -100 µA, VCC = VCC min  VCC–0.4

    VLKO       Low VCC Lock-Out Voltage (Note 4)                                2.3                         2.5                 V

Notes:

1.  The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH. Typical VCC is 3.0 V.

2.  ICC active while Embedded Erase or Embedded Program is in progress.

3.  Automatic sleep mode enables the low power mode when addresses remain stable for tACC +         30 ns.  Typical sleep mode

    current is 200 nA.

4.  Not 100% tested.

28                                                Am29LV160B
                                                                                  PRELIMINARY

DC CHARACTERISTICS (Continued)

Zero Power Flash

                                               25

                      Supply Current in mA     20

                                               15

                                               10

                                               5

                                               0

                                                   0          500  1000  1500     2000              2500      3000         3500    4000

                                                                                  Time in ns

Note: Addresses are switching at 1 MHz

                                                                                                                                   21358F-13

                                                   Figure 9.  ICC1 Current vs. Time (Showing Active and Automatic Sleep Currents)

                      10

                                                                                                                 3.6 V

                                            8

Supply Current in mA                                                                                                2.7 V

                                            6

                                            4

                                            2

                                            0

                                               1                   2              3                           4                    5

                                                                                  Frequency in MHz

Note: T = 25 °C

                                                                                                                                   21358F-14

                                                                      Figure 10.  Typical ICC1 vs. Frequency

                                                                                  Am29LV160B                                             29
                                                PREL    I  M  I  NARY

TEST CONDITIONS

                                                                           Table 11.        Test  Specifications

                                        3.3  V

                                                                                                                      90,

                                                                       Test Condition             80R                 120        Unit

    Device                                      2.7 kΩ           Output Load                                 1 TTL gate

    Under                                                        Output Load Capacitance, CL

     Test                                                                                                30           100        pF

               CL                                                (including jig capacitance)

                            6.2 kΩ

                                                                 Input Rise and Fall Times                   5                   ns

                                                                 Input Pulse Levels                          0.0–3.0             V

                                                                 Input timing measurement                    1.5                 V

                                                                 reference levels

Note: Diodes are IN3064 or  equivalent

                                                                 Output timing measurement                   1.5                 V

                                             21358F-15           reference levels

            Figure 11.      Test Setup

KEY  TO SWITCHING           WAVEFORMS

     WAVEFORM                           INPUTS                                                OUTPUTS

                                                                       Steady

                                                                 Changing from H to L

                                                                 Changing from L to H

                            Don’t Care, Any Change Permitted                         Changing, State Unknown

                                        Does Not Apply                 Center Line is High Impedance State            (High  Z)

                                                                                                                      KS000010-PAL

    3.0 V                   1.5 V                                                                 1.5 V

            Input                                       Measurement Level                                       Output

     0.0 V

                                                                                                                           21358F-16

                            Figure 12.  Input Waveforms and Measurement Levels

30                                              Am29LV160B
                                                         PRELIMINA      R  Y

AC CHARACTERISTICS

Read Operations

    Parameter                                                                                           Speed Option

    JEDEC  Std        Description                                               Test Setup         80R  90  120           Unit

    tAVAV  tRC        Read Cycle Time (Note 1)                                              Min    80   90  120           ns

    tAVQV  tACC       Address to Output Delay                              CE# = VIL        Max    80   90  120           ns

                                                                           OE# = VIL

    tELQV  tCE        Chip Enable to Output Delay                          OE# = VIL        Max    80   90  120           ns

    tGLQV  tOE        Output Enable to Output Delay                                         Max    30   35            50  ns

    tEHQZ  tDF        Chip Enable to Output High Z (Note 1)                                 Max    25   30            30  ns

    tGHQZ  tDF        Output Enable to Output High Z (Note 1)                               Max    25   30            30  ns

                                               Read                                         Min         0                 ns

           tOEH       Output Enable

                      Hold Time (Note 1)       Toggle and                                   Min         10                ns

                                               Data# Polling

    tAXQX  tOH        Output Hold Time From Addresses, CE# or OE#,                          Min         0                 ns

                      Whichever Occurs First (Note 1)

Notes:

1.  Not 100% tested.

2.  See Figure 11 and Table 11 for test specifications.

                                                                   tRC

    Addresses                                                 Addresses Stable

                                                         tACC

           CE#

                                                                   tOE                             tDF

           OE#

                                          tOEH

           WE#                                                tCE

                                                                                              tOH

                                          HIGH Z                                                        HIGH Z

           Outputs                                                              Output Valid

        RESET#

           RY/BY#   0V

                                                                                                                      21358F-17

                                          Figure 13.     Read Operations Timings

                                                         Am29LV160B                                                       31
                                              PRELIMINARY

AC CHARACTERISTICS

Hardware Reset (RESET#)

    Parameter                                                                              Speed Option

JEDEC  Std       Description                                   Test       Setup       80R  90   120      Unit

       tREADY    RESET# Pin Low (During Embedded Algorithms)                     Max       20            µs

                 to Read or Write (See Note)

       tREADY    RESET# Pin Low (NOT During Embedded                             Max       500           ns

                 Algorithms) to Read or Write (See Note)

       tRP       RESET# Pulse Width                                              Min       500           ns

       tRH       RESET# High Time Before Read (See Note)                         Min       50            ns

       tRPD      RESET# Low to Standby Mode                                      Min       20            µs

       tRB       RY/BY# Recovery Time                                            Min       0             ns

Note: Not 100% tested.

       RY/BY#

       CE#, OE#

                                                          tRH

       RESET#

                                     tRP

                                     tReady

                              Reset Timings NOT during Embedded Algorithms

                                       Reset Timings during Embedded Algorithms

                                              tReady

       RY/BY#

                                                                                      tRB

       CE#, OE#

       RESET#

                                     tRP

                                                                                                         21358F-18

                                       Figure 14.         RESET# Timings

32                                            Am29LV160B
                                         PRELIMINARY

AC CHARACTERISTICS

Word/Byte Configuration (BYTE#)

       Parameter

JEDEC             Std  Description                                                 80R            90    120  Unit

       tELFL/tELFH     CE# to BYTE# Switching Low or High              Max                        5          ns

       tFLQZ           BYTE# Switching Low to Output HIGH Z            Max         25             30    30   ns

       tFHQV           BYTE# Switching High to Output Active           Min         80             90    120  ns

                       CE#

                       OE#

                       BYTE#

                                         tELFL                       Data Output           Data Output

       BYTE#           DQ0–DQ14

       Switching                                              (DQ0–DQ14)                   (DQ0–DQ7)

       from word

       to byte

       mode            DQ15/A-1                               DQ15                         Address

                                                              Output                       Input

                                                              tFLQZ

                                         tELFH

                       BYTE#

       BYTE#

       Switching                                              Data Output          Data Output

       from byte       DQ0–DQ14                               (DQ0–DQ7)            (DQ0–DQ14)

       to word

       mode

                       DQ15/A-1                               Address              DQ15

                                                              Input                Output

                                                              tFHQV

                                                                                                             21358F-19

                       Figure       15.  BYTE#  Timings for Read Operations

                       CE#

                                                           The falling edge of the last WE# signal

                       WE#

                       BYTE#             tSET

                                         (tAS)                tHOLD (tAH)

Note: Refer to the Erase/Program Operations table for tAS and tAH specifications.

                                                                                                             21358F-20

                       Figure 16.        BYTE# Timings for Write Operations

                                         Am29LV160B                                                              33
                                                   PRELIMINARY

AC CHARACTERISTICS

Erase/Program Operations

    Parameter

    JEDEC   Std         Description                                              80R  90   120  Unit

    tAVAV   tWC         Write Cycle Time (Note 1)                    Min         80   90   120  ns

    tAVWL   tAS         Address Setup Time                           Min              0         ns

    tWLAX   tAH         Address Hold Time                            Min         45   45   50   ns

    tDVWH   tDS         Data Setup Time                              Min         35   45   50   ns

    tWHDX   tDH         Data Hold Time                               Min              0         ns

            tOES        Output Enable Setup Time                     Min              0         ns

    tGHWL   tGHWL       Read Recovery Time Before  Write             Min              0         ns

                        (OE# High to WE# Low)

    tELWL   tCS         CE# Setup Time                               Min              0         ns

    tWHEH   tCH         CE# Hold Time                                Min              0         ns

    tWLWH   tWP         Write Pulse Width                            Min         35   35   50   ns

    tWHWL   tWPH        Write Pulse Width High                       Min              30        ns

                                                              Byte   Typ              9

    tWHWH1  tWHWH1      Programming Operation (Note 2)                                          µs

                                                              Word   Typ              11

    tWHWH2  tWHWH2      Sector Erase Operation (Note 2)              Typ              0.7       sec

            tVCS        VCC Setup Time (Note 1)                      Min              50        µs

            tRB         Recovery Time from RY/BY#                    Min              0         ns

            tBUSY       Program/Erase Valid to RY/BY# Delay          Min              90        ns

Notes:

1.  Not 100% tested.

2.  See the “Erase and  Programming Performance” section for  more information.

34                                                       Am29LV160B
                                                       PRELIMINARY

AC  CHARACTERISTICS

                         Program  Command              Sequence (last two cycles)  Read Status Data     (last two  cycles)

                         tWC                           tAS

        Addresses        555h                                PA                             PA          PA

                                                                 tAH

        CE#                                       tCH

                         tGHWL

        OE#

                                  tWP                                              tWHWH1

        WE#

                         tCS                           tWPH

                                             tDS

                                                  tDH

        Data                                 A0h                 PD                             Status  DOUT

                                                                      tBUSY                                        tRB

        RY/BY#

                   tVCS

        VCC

                                                                                                                            21358F-21

Notes:

1.  PA = program address, PD = program data, DOUT is the true data at the program address.

2.  Illustration shows device in word mode.

                                  Figure 17.           Program Operation Timings

                                                             Am29LV160B                                                     35
                                                  PRELIMINARY

AC CHARACTERISTICS

                         Erase Command Sequence (last two cycles)                             Read Status Data

                         tWC                            tAS

        Addresses        2AAh                           SA                                    VA                VA

                                                  555h for chip erase

                                                                       tAH

        CE#

                         tGHWL

        OE#                                  tCH

                                tWP

        WE#

                         tCS                      tWPH                                        tWHWH2

                                tDS

                                             tDH

        Data                                 55h                            30h                       In        Complete

                                                                                                      Progress

                                                             10        for Chip Erase

                                                                                       tBUSY                        tRB

        RY/BY#

                   tVCS

        VCC

                                                                                                                          21358F-22

Notes:

1.  SA = sector address (for Sector Erase), VA = Valid Address for reading status data (see “Write Operation Status”).

2.  Illustration shows device in word mode.

                         Figure 18.               Chip/Sector Erase Operation Timings

36                                                Am29LV160B
                                                            P    R  E  L  I  M  I  NARY

AC CHARACTERISTICS

                                         tRC

Addresses                                VA                                        VA                                   VA

                                     tACC

                                     tCE

CE#

                  tCH                    tOE

OE#

                         tOEH                               tDF

WE#

                                              tOH

DQ7                                                                                                                                            High Z

                                              Complement                           Complement       True                    Valid  Data

DQ0–DQ6                                                                                                                                        High Z

                                              Status Data                              Status Data  True                    Valid Data

                  tBUSY

RY/BY#

Note: VA = Valid  address. Illustration  shows first status      cycle after command sequence, last status read cycle, and                   array data

read cycle.

                                                                                                                                               21358F-23

                         Figure 19.        Data# Polling         Timings (During Embedded Algorithms)

                                     tRC

Addresses                            VA                                            VA                     VA                             VA

                                   tACC

                                   tCE

CE#

                  tCH                tOE

OE#

                       tOEH                   tDF

WE#

                                              tOH

DQ6/DQ2                      High Z           Valid Status                   Valid Status                 Valid Status                  Valid  Data

                  tBUSY                       (first read)                   (second read)                (stops toggling)

RY/BY#

Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read

cycle, and array data read cycle.

                                                                                                                                               21358F-24

                         Figure 20.           Toggle Bit Timings (During Embedded Algorithms)

                                                                 Am29LV160B                                                                          37
                                                      PRELIMINARY

AC CHARACTERISTICS

           Enter                Erase                 Enter Erase

           Embedded         Suspend           Suspend Program                              Erase

           Erasing                                                                     Resume

    WE#                  Erase         Erase Suspend               Erase    Erase Suspend         Erase       Erase

                                        Read                       Suspend       Read                         Complete

                                                                   Program

    DQ6

    DQ2

Note: The system may use CE# or OE# to toggle DQ2 and DQ6. DQ2     toggles only when read at an address  within an

erase-suspended sector.

                                                                                                              21358F-25

                         Figure 21.    DQ2 vs. DQ6 for Erase and   Erase Suspend Operations

Temporary Sector Unprotect

    Parameter

    JEDEC  Std.          Description                                                   80R        90     120        Unit

           tVIDR         VID Rise and Fall Time (See Note)                  Min                   500               ns

           tRSP          RESET# Setup Time for Temporary Sector             Min                   4                 µs

                         Unprotect

Note: Not 100% tested.

                  12 V

         RESET#

                  0 or 3 V

                                tVIDR                                                       tVIDR

                                                      Program or Erase Command Sequence

           CE#

           WE#

                                        tRSP

         RY/BY#

                                                                                                              21358F-26

                            Figure 22.  Temporary Sector Unprotect Timing Diagram

38                                                    Am29LV160B
                                                               PRELIMINARY

AC CHARACTERISTICS

             VID

             VIH

RESET#

SA, A6,                                          Valid*                                 Valid*        Valid*

A1, A0

                                     Sector Protect/Unprotect                           Verify

       Data                          60h         60h                                    40h           Status

                               1 µs                            Sector Protect: 100 µs

                                                               Sector Unprotect: 10 ms

       CE#

       WE#

       OE#

Note:  For   sector  protect,  A6 = 0, A1 = 1, A0 = 0. For sector unprotect, A6 = 1, A1 = 1, A0 = 0.

                                                                                                      21358F-27

                                     Figure 23.  Sector Protect/Unprotect Timing Diagram

                                                               Am29LV160B                                     39
                                                   PRELIMINARY

AC CHARACTERISTICS

Alternate CE# Controlled Erase/Program Operations

        Parameter

    JEDEC   Std         Description                                              80R  90   120  Unit

    tAVAV   tWC         Write Cycle Time (Note 1)                   Min          80   90   120  ns

    tAVEL          tAS  Address Setup Time                          Min               0         ns

    tELAX   tAH         Address Hold Time                           Min          45   45   50   ns

    tDVEH   tDS         Data Setup Time                             Min          35   45   50   ns

    tEHDX   tDH         Data Hold Time                              Min               0         ns

            tOES        Output Enable Setup Time                    Min               0         ns

    tGHEL   tGHEL       Read Recovery Time Before Write             Min               0         ns

                        (OE# High to WE# Low)

    tWLEL   tWS         WE# Setup Time                              Min               0         ns

    tEHWH   tWH         WE# Hold Time                               Min               0         ns

    tELEH   tCP         CE# Pulse Width                             Min          35   35   50   ns

    tEHEL   tCPH        CE# Pulse Width High                        Min               30        ns

                                                              Byte  Typ               9

    tWHWH1  tWHWH1      Programming Operation (Note 2)                                          µs

                                                              Word  Typ               11

    tWHWH2  tWHWH2      Sector Erase Operation (Note 2)             Typ               0.7       sec

Notes:

1.  Not 100% tested.

2.  See the “Erase and  Programming Performance” section for  more information.

40                                                 Am29LV160B
                                                     PRELIMINARY

AC  CHARACTERISTICS

                     555 for program       PA for program

                     2AA for erase         SA for sector erase

                                           555 for chip erase                   Data#  Polling

        Addresses                                                                               PA

                          tWC              tAS

                                                      tAH

                          tWH

             WE#

                                      tGHEL

             OE#

                                           tCP                  tWHWH1          or  2

             CE#          tWS

                                           tCPH

                                           tDS                  tBUSY

                                                tDH

             Data                                                                               DQ7#  DOUT

                     tRH              A0 for program       PD for program

                                      55 for erase         30 for sector erase

                                                           10 for chip erase

             RESET#

             RY/BY#

Notes:

1.  PA = program address, PD = program data, DQ7# = complement of the data written to the device, DOUT      =  data  written to the

    device.

2.  Figure indicates the last two bus cycles of the command sequence.

3.  Word mode address used as an example.

                                                                                                                     21358F-28

                     Figure 24.       Alternate CE# Controlled Write Operation Timings

                                                      Am29LV160B                                                     41
                                                          PRELIMINARY

ERASE AND PROGRAMMING PERFORMANCE

Parameter                                    Typ   (Note  1)         Max    (Note  2)        Unit           Comments

Sector Erase Time                                  0.7                      15                      s  Excludes 00h programming

Chip Erase Time                                       25                                            s  prior to erasure (Note 4)

Byte Programming Time                                 9                     300                    µs

Word Programming Time                                 11                    360                    µs  Excludes system level

Chip Programming Time          Byte Mode              18                    54                      s  overhead (Note 5)

(Note 3)               Word Mode                      12                    36                      s

Notes:

1.  Typical program and erase times assume the following conditions: 25°C, 3.0 V VCC, 1,000,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2.  Under worst case conditions of 90°C, VCC = 2.7 V, 1,000,000 cycles.

3.  The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum program times listed.

4.  In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5.  System-level overhead is the time required to execute the two- or four-bus-cycle sequence for the program command. See

    Table 9 for further information on command definitions.

6.  The device has a minimum erase and program cycle endurance of 1,000,000 cycles.

LATCHUP CHARACTERISTICS

                       Description                                                        Min                     Max

Input voltage with respect to VSS on all pins except      I/O  pins                       –1.0 V                 12.5 V

(including A9, OE#, and RESET#)

Input voltage with respect to VSS on all I/O pins                                         –1.0 V                 VCC + 1.0 V

VCC Current                                                                               –100 mA                +100 mA

Includes all pins except VCC. Test conditions: VCC =      3.0  V, one  pin  at  a  time.

TSOP AND SO PIN CAPACITANCE

    Parameter

    Symbol                     Parameter Description                                      Test Setup        Typ   Max               Unit

        CIN                    Input Capacitance                                          VIN = 0           6     7.5               pF

        COUT                   Output Capacitance                                         VOUT = 0          8.5           12        pF

        CIN2                   Control Pin Capacitance                                    VIN = 0           7.5           9         pF

Notes:

1.  Sampled, not 100% tested.

2.  Test conditions TA = 25°C, f = 1.0 MHz.

DATA RETENTION

Parameter                                                                   Test Conditions            Min                    Unit

                                                                                   150°C               10                    Years

Minimum Pattern Data Retention Time

                                                                                   125°C               20                    Years

42                                                             Am29LV160B
                                                       PRELIMINARY

PHYSICAL DIMENSIONS*

TS 048—48-Pin Standard TSOP (measured in millimeters)

                                                                                                    0.95

                                                                                                    1.05

                   Pin 1 I.D.

        1                                                                 48

                                                                                           11.90

                                                                                           12.10

                                                                                                                      0.50 BSC

        24                                                                25

                                         18.30                                                                   0.05

                                         18.50                                                                   0.15

                                         19.80

                                         20.20

                                                                                                           16-038-TS48-2

                                                                                     0.08                  TS 048

        1.20                                                                         0.20                  DT95

        MAX                                                                                0.10            8-8-96 lv

                                                                          0˚               0.21

                   0.25MM (0.0098") BSC                                   5˚

                                                                               0.50

                                                                               0.70

* For reference only. BSC is an ANSI standard for Basic Space Centering.

TSR048—48-Pin Reverse TSOP (measured in millimeters)

                                                                                                    0.95

                                                                                                    1.05

                   Pin 1 I.D.

        1                                                                 48

                                                                                           11.90

                                                                                           12.10

                                                                                                                      0.50  BSC

        24                                                                25

                                         18.30                                                                   0.05

                                         18.50                                                                   0.15

                                         19.80                                             SEATING  PLANE

                                         20.20

                                                                                                           16-038-TS48

                                                                                                           TSR048

                                                                                     0.08                  DT95

        1.20                                                                         0.20                  8-8-96 lv

        MAX                                                                          0.10

                                                       0˚                            0.21

                   0.25MM (0.0098") BSC                5˚

                                                                               0.50

                                                                               0.70

*  For  reference  only. BSC is an ANSI standard  for  Basic Space Centering.

                                                       Am29LV160B                                                                43
                                                      PRELIMINARY

PHYSICAL DIMENSIONS

FGC—48-Ball Fine-Pitch              Ball Grid Array (FBGA) 8 x 9               mm    (measured in         millimeters)

                                          0.15  M     Z  B  M

                                                8.80

                                                9.20

    DATUM B

                                                                               7.80        0.15  M  Z  B  M

                                                                               8.20

    0.025

    CHAMFER

             INDEX

                                                         DATUM A

                                                5.60

                                                BSC

                                                                               0.40

                                                                                     4.00

           0.80                                                                      BSC

          0.40 ± 0.08  (48x)                             0.40

                       0.08      M  Z  A  B

                                                                                     0.10  Z

    0.25

    0.45

                                    DETAIL   A

                                                                         0.20  Z

                       1.20 MAX

                                                               DETAIL A

                                                                                                          16-038-FGC-2

                                                                                                          EG137

                                                                                                          12-2-97 lv

44                                                          Am29LV160B
                                    PRELIMINARY

PHYSICAL DIMENSIONS

SO 044—44-Pin Small Outline  Package (measured in       millimeters)

      44                        23

                                    13.10  15.70

                                    13.50  16.30

      1                         22

                     1.27 NOM.

          TOP VIEW

          28.00

          28.40

2.17                                       2.80                                            0.10

2.45                                       MAX.                                            0.21

                                                 SEATING  0˚

                                                          8˚                    0.60

          0.35                      0.10         PLANE                          1.00

          0.50                      0.35

                                                                      END VIEW

          SIDE VIEW                                                             16-038-SO44-2

                                                                                SO 044

                                                                                DF83

                                                                                8-8-96 lv

                                    Am29LV160B                                                   45
                                                             PRELIMINARY

REVISION SUMMARY FOR AM29LV160B

Revision F                                                          Revision F+2

Distinctive Characteristics                                         Figure 1, In-System Sector Protect/Unprotect

Changed typical read and program/erase current spec-                Algorithms

ifications.                                                         In the sector protect algorithm, added a “Reset

Device now has a guaranteed minimum endurance of                    PLSCNT=1” box in the path from “Protect another sec-

1,000,000 write cycles.                                             tor?” back to setting up the next sector address.

Figure 1, In-System Sector Protect/Unprotect                        DC Characteristics

Algorithm                                                           Changed ICC1 test conditions and Note 1 to indicate

Corrected A6 to 0, Changed wait specification to 150                that OE# is at VIH for the listed current.

µs on sector protect and 15 ms on sector unprotect.                 AC Characteristics

DC Characteristics                                                  Erase/Program Operations; Alternate CE# Controlled

Changed typical read and program/erase current spec-                Erase/Program Operations: Corrected the notes refer-

ifications.                                                         ence for tWHWH1 and tWHWH2. These parameters are

                                                                    100% tested. Corrected the note reference for tVCS.

AC Characteristics                                                  This parameter is not 100% tested.

Alternate CE# Controlled Erase/Program Operations:                  Temporary Sector Unprotect Table

Changed tCP to 35 ns for 70R, 80, and 90 speed                      Added note reference for tVIDR. This parameter is not

options.                                                            100% tested.

Erase and Programming Performance                                   Figure 23, Sector Protect/Unprotect Timing

Device now has a guaranteed minimum endurance of                    Diagram

1,000,000 write cycles.                                             A valid address is not required for the first write cycle;

Physical Dimensions                                                 only the data 60h.

Corrected dimensions for package length and width in                Erase and Programming Performance

FBGA illustration (standalone data sheet version).                  In Note 2, the worst case endurance is now 1 million cy-

Revision F+1                                                        cles.

Table 9, Command Definitions

Corrected the byte-mode address in the sixth write

cycle of the chip erase command sequence to AAAh.

Trademarks

Copyright © 1998 Advanced Micro Devices, Inc. All rights reserved.

AMD, the AMD logo, and combinations thereof are registered trademarks of Advanced       Micro Devices, Inc.

ExpressFlash is a trademark of Advanced Micro Devices, Inc.

Product names used in this publication are for identification purposes only and may be  trademarks of their  respective  companies.

46                                                           Am29LV160B
This datasheet has been downloaded from:

datasheet.eeworld.com.cn

Free Download

Daily Updated Database

100% Free Datasheet Search Site

100% Free IC Replacement Search Site

Convenient Electronic Dictionary

Fast Search System

www.EEworld.com.cn

All Datasheets Cannot Be Modified Without Permission

               Copyright © Each Manufacturing Company

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved