512K X 16 FLASH 5V PROM, 120 ns, PDSO48


29F800功能数量 1
29F800端子数量 48
29F800最小工作温度 0.0 Cel
29F800最大工作温度 70 Cel
29F800额定供电电压 5 V
29F800最小供电/工作电压 4.5 V
29F800最大供电/工作电压 5.5 V
29F800加工封装描述 MO-142DD, TSOP-48
29F800状态 Transferred
29F800type NOR TYPE
29F800sub_category Flash Memories
29F800access_time_max 120 ns
29F800boot_block BOTTOM
29F800command_user_interface YES
29F800data_polling YES
29F800endurance 1.00E6 Write/Erase Cycles
29F800jesd_30_code R-PDSO-G48
29F800存储密度 8.39E6 bit
29F800内存IC类型 FLASH
29F800内存宽度 16
29F800备用存储器宽度 8
29F800number_of_sectors_size 1,2,1,15
29F800位数 524288 words
29F800位数 512K
29F800组织 512KX16
29F800输出特性 3-STATE
29F800package_code TSOP1
29F800package_equivalence_code TSSOP48,.8,20
29F800串行并行 PARALLEL
29F800power_supplies__v_ 5
29F800programming_voltage__v_ 5
29F800qualification_status COMMERCIAL
29F800ready_busy YES
29F800seated_height_max 1.2 mm
29F800sector_size__words_ 16K,8K,32K,64K
29F800standby_current_max 5.00E-6 Amp
29F800最大供电电压 0.0600 Amp
29F800表面贴装 YES
29F800工艺 CMOS
29F800端子形式 GULL WING
29F800端子间距 0.5000 mm
29F800端子位置 DUAL
29F800toggle_bit YES
29F800length 18.4 mm
29F800width 12 mm





8 Megabit (1 M x 8-Bit/512 K x 16-Bit)
CMOS 5.0 Volt-only, Boot Sector Flash Memory

DISTINCTIVE CHARACTERISTICS                             s Top or bottom boot block configurations
s Single power supply operation
    -- 5.0 Volt-only operation for read, erase, and     s Embedded Algorithms
        program operations                                  -- Embedded Erase algorithm automatically
    -- Minimizes system level requirements                      preprograms and erases the entire chip or any
                                                                combination of designated sectors
s Manufactured on 0.35 m process technology                -- Embedded Program algorithm automatically
    -- Compatible with 0.5 m Am29F800 device                   writes and verifies data at specified addresses

s High performance                                      s Minimum 1,000,000 program/erase cycles per
    -- Access times as fast as 55 ns                        sector guaranteed

s Low power consumption (typical values at 5            s Package option
    MHz)                                                    -- 48-pin TSOP
    -- 1 A standby mode current                            -- 44-pin SO
    -- 20 mA read current (byte mode)
    -- 28 mA read current (word mode)                   s Compatibility with JEDEC standards
    -- 30 mA program/erase current                          -- Pinout and software compatible with single-
                                                                power-supply Flash
s Flexible sector architecture                              -- Superior inadvertent write protection
    -- One 16 Kbyte, two 8 Kbyte, one 32 Kbyte, and
        fifteen 64 Kbyte sectors (byte mode)            s Data# Polling and toggle bits
    -- One 8 Kword, two 4 Kword, one 16 Kword, and          -- Provides a software method of detecting
        fifteen 32 Kword sectors (word mode)                    program or erase operation completion
    -- Supports full chip erase
    -- Sector Protection features:                      s Ready/Busy# pin (RY/BY#)
        A hardware method of locking a sector to            -- Provides a hardware method of detecting
        prevent any program or erase operations within          program or erase cycle completion
        that sector
        Sectors can be locked via programming           s Erase Suspend/Erase Resume
        equipment                                           -- Suspends an erase operation to read data from,
        Temporary Sector Unprotect feature allows code          or program data to, a sector that is not being
        changes in previously locked sectors                    erased, then resumes the erase operation

                                                        s Hardware reset pin (RESET#)
                                                            -- Hardware method to reset the device to reading
                                                                array data

                                                        Publication# 21504 Rev: C Amendment/+1
                                                        Issue Date: April 1998

GENERAL DESCRIPTION                                       preprograms the array (if it is not already programmed)
                                                          before executing the erase operation. During erase, the
The Am29F800B is an 8 Mbit, 5.0 volt-only Flash           device automatically times the erase pulse widths and
memory organized as 1,048,576 bytes or 524,288            verifies proper cell margin.
words. The device is offered in 44-pin SO and 48-pin
TSOP packages. The word-wide data (x16) appears on        The host system can detect whether a program or
DQ15DQ0; the byte-wide (x8) data appears on DQ7         erase operation is complete by observing the RY/BY#
DQ0. This device is designed to be programmed in-         pin, or by reading the DQ7 (Data# Polling) and DQ6
system with the standard system 5.0 volt VCC supply.      (toggle) status bits. After a program or erase cycle has
A 12.0 V VPP is not required for write or erase opera-    been completed, the device is ready to read array data
tions. The device can also be programmed in standard      or accept another command.
EPROM programmers.
                                                          The sector erase architecture allows memory sectors
This device is manufactured using AMD's 0.35 m           to be erased and reprogrammed without affecting the
process technology, and offers all the features and ben-  data contents of other sectors. The device is fully
efits of the Am29F800, which was manufactured using       erased when shipped from the factory.
0.5 m process technology.
                                                          Hardware data protection measures include a low
The standard device offers access times of 55, 70, 90,    VCC detector that automatically inhibits write opera-
120, and 150 ns, allowing high speed microprocessors      tions during power transitions. The hardware sector
to operate without wait states. To eliminate bus conten-  protection feature disables both program and erase
tion the device has separate chip enable (CE#), write     operations in any combination of the sectors of mem-
enable (WE#) and output enable (OE#) controls.            ory. This can be achieved via programming equipment.

The device requires only a single 5.0 volt power sup-     The Erase Suspend feature enables the user to put
ply for both read and write functions. Internally gener-  erase on hold for any period of time to read data from,
ated and regulated voltages are provided for the          or program data to, any sector that is not selected for
program and erase operations.                             erasure. True background erase can thus be achieved.

The device is entirely command set compatible with the    The hardware RESET# pin terminates any operation
JEDEC single-power-supply Flash standard. Com-            in progress and resets the internal state machine to
mands are written to the command register using stan-     reading array data. The RESET# pin may be tied to the
dard microprocessor write timings. Register contents      system reset circuitry. A system reset would thus also
serve as input to an internal state-machine that con-     reset the device, enabling the system microprocessor
trols the erase and programming circuitry. Write cycles   to read the boot-up firmware from the Flash memory.
also internally latch addresses and data needed for the
programming and erase operations. Reading data out        The system can place the device into the standby
of the device is similar to reading from other Flash or   mode. Power consumption is greatly reduced in
EPROM devices.                                            this mode.

Device programming occurs by executing the program        AMD's Flash technology combines years of Flash
command sequence. This initiates the Embedded             memory manufacturing experience to produce the
Program algorithm--an internal algorithm that auto-       h igh est level s of q ual ity, re lia bil ity an d cost
matically times the program pulse widths and verifies     effectiveness. The device electrically erases all
proper cell margin.                                       bits within a sector simultaneously via
                                                          F o w l e r -N o r d h e i m t u n n e l i n g . T h e d a t a i s
Device erasure occurs by executing the erase com-         programmed using hot electron injection.
mand sequence. This initiates the Embedded Erase
algorithm--an internal algorithm that automatically

2  Am29F800B


Family Part Number                                                                            Am29F800B

                                  VCC = 5.0 V 5%       -55
                                  VCC = 5.0 V 10%
Speed Option

                                                                                         -70             -90      -120             -150
Max access time, ns (tACC)                               55                              70              90       120              150
Max CE# access time, ns (tCE)                            55                              70              90       120

Max OE# access time, ns (tOE)                            30                              30              35       50

Note: See "AC Characteristics" for full specifications.

BLOCK DIAGRAM                                            Sector Switches                                          DQ0DQ15 (A-1)

                          RY/BY#                           Erase Voltage                                             Input/Output
         VCC                                                 Generator                                                  Buffers


   WE#                 State       PGM Voltage
BYTE#                 Control        Generator

    CE#             Command
   OE#               Register

                                                                    Chip Enable                              STB  Data
                                                                   Output Enable

                                                              STB                            Y-Decoder            Y-Gating
                                                                                                                  Cell Matrix
                     VCC Detector  Timer                                  Address Latch
A0A18                                                                                                                                   21504C-1

                                                         Am29F800B                                                                       3
                     48-Pin TSOP--Standard Pinout
   A15       1       48-Pin TSOP--Reverse Pinout   48  A16

   A14       2                                     47  BYTE#

   A13       3                                     46  VSS

   A12       4                                     45  DQ15/A-1

   A11       5                                     44  DQ7

   A10       6                                     43  DQ14

   A9        7                                     42  DQ6

   A8        8                                     41  DQ13

   NC        9                                     40  DQ5

   NC        10                                    39  DQ12

   WE#       11                                    38  DQ4

   RESET#    12                                    37  VCC

   NC        13                                    36  DQ11

   NC        14                                    35  DQ3

   RY/BY#    15                                    34  DQ10

   A18       16                                    33  DQ2

   A17       17                                    32  DQ9

   A7        18                                    31  DQ1

   A6        19                                    30  DQ8

   A5        20                                    29  DQ0

   A4        21                                    28  OE#

   A3        22                                    27  VSS

   A2        23                                    26  CE#

   A1        24                                    25  A0

   A16       1                                     48  A15

   BYTE#     2                                     47  A14

   VSS       3                                     46  A13

   DQ15/A-1  4                                     45  A12

   DQ7       5                                     44  A11

   DQ14      6                                     43  A10

   DQ6       7                                     42  A9

   DQ13      8                                     41  A8

   DQ5       9                                     40  NC

   DQ12      10                                    39  NC

   DQ4       11                                    38  WE#

   VCC       12                                    37  RESET#

   DQ11      13                                    36  NC

   DQ3       14                                    35  NC

   DQ10      15                                    34  RY/BY#

   DQ2       16                                    33  A18

   DQ9       17                                    32  A17

   DQ1       18                                    31  A7

   DQ8       19                                    30  A6

   DQ0       20                                    29  A5

   OE#       21                                    28  A4

   VSS       22                                    27  A3

   CE#       23                                    26  A2

   A0        24                                    25  A1


4                    Am29F800B
CONNECTION DIAGRAMS                                      PRELIMINARY
                                           RY/BY# 1
                                                 A18 2                         44 RESET#
                                                 A17 3                         43 WE#
                                                  A7 4                         42 A8
                                                  A6 5                         41 A9
                                                  A5 6                         40 A10
                                                  A4 7                         39 A11
                                                  A3 8                         38 A12
                                                  A2 9                         37 A13
                                                  A1 10                        36 A14
                                                  A0 11                        35 A15
                                                CE# 12                         34 A16
                                                 VSS 13                        33 BYTE#
                                                OE# 14                         32 VSS
                                                DQ0 15                         31 DQ15/A-1
                                                DQ8 16                         30 DQ7
                                                DQ1 17                         29 DQ14
                                                DQ9 18                         28 DQ6
                                                DQ2 19                         27 DQ13
                                                                               26 DQ5
                                              DQ10 20                          25 DQ12
                                                DQ3 21                         24 DQ4
                                                                               23 VCC
                                              DQ11 22


PIN CONFIGURATION                                        LOGIC SYMBOL

A0A18 = 19 addresses                                    19
DQ0DQ14 = 15 data inputs/outputs                                                                      16 or 8

DQ15/A-1 = DQ15 (data input/output, word mode),                                        DQ0DQ15
                     A-1 (LSB address input, byte mode)                                         (A-1)

BYTE# = Selects 8-bit or 16-bit mode                                           CE#
CE#  = Chip enable                                                             WE#
OE#  = Output enable                                                           BYTE#

WE#  = Write enable

RESET# = Hardware reset pin, active low                                                RY/BY#

RY/BY# = Ready/Busy# output

VCC  = +5.0 V single power supply

     (see Product Selector Guide for

     device speed ratings and voltage                                                                           21504C-4

     supply tolerances)

VSS  = Device ground

NC   = Pin not connected internally

                                                         Am29F800B                                              5

Standard Products

AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed
by a combination of the elements below.

   Am29F800B T   -70                EC

                                                               OPTIONAL PROCESSING
                                                               Blank = Standard Processing

                                                                     B = Burn-in
                                                               (Contact an AMD representative for more information)

                                                               TEMPERATURE RANGE
                                                               C = Commercial (0C to +70C)
                                                               I = Industrial (40C to +85C)
                                                               E = Extended (55C to +125C)

                                                               PACKAGE TYPE
                                                               E = 48-Pin Thin Small Outline Package (TSOP)

                                                                            Standard Pinout (TS 048)
                                                               F = 48-Pin Thin Small Outline Package (TSOP)

                                                                            Reverse Pinout (TSR048)
                                                               S = 44-Pin Small Outline Package (SO 044)

                                                               SPEED OPTION
                                                               See Product Selector Guide and Valid Combinations

                                                               BOOT CODE SECTOR ARCHITECTURE
                                                               T = Top Sector
                                                               B = Bottom Sector

                                    DEVICE NUMBER/DESCRIPTION
                                    8 Megabit (1 M x 8-Bit/512 K x 16-Bit) CMOS Flash Memory
                                    5.0 Volt-only Read, Program, and Erase

                Valid Combinations                                 Valid Combinations

Am29F800BT-55,   EC, EI, FC, FI, SC, SI  Valid Combinations list configurations planned to be sup-
Am29F800BB-55                            ported in volume for this device. Consult the local AMD sales
                                         office to confirm availability of specific valid combinations and
                                         to check on newly released combinations.


Am29F800BT-90,   EC, EI, EE,
Am29F800BB-90    FC, FI, FE,
                 SC, SI, SE


6                                        Am29F800B

DEVICE BUS OPERATIONS                                         the register serve as inputs to the internal state ma-
                                                              chine. The state machine outputs dictate the function of
This section describes the requirements and use of the        the device. The appropriate device bus operations
device bus operations, which are initiated through the        table lists the inputs and control levels required, and the
internal command register. The command register it-           resulting output. The following subsections describe
self does not occupy any addressable memory loca-             each of these operations in further detail.
tion. The register is composed of latches that store the
commands, along with the address and data informa-
tion needed to execute the command. The contents of

                            Table 1. Am29F800B Device Bus Operations

              Operation     CE#  OE# WE#                        RESET#     A0A18  DQ0DQ7      DQ8DQ15
Read                                                                H         AIN     DOUT   BYTE# BYTE#
Write                       L    L         H                        H         AIN      DIN    = VIH = VIL
CMOS Standby                                                                   X     High-Z   DOUT High-Z
TTL Standby                 L    HL                           VCC 0.5 V      X     High-Z
Output Disable                                                      H          X     High-Z    DIN High-Z
Hardware Reset              VCC 0.5 V X  X                        H          X     High-Z  High-Z High-Z
Temporary Sector Unprotect                                           L                       High-Z High-Z
(See Note)                  H    XX                                                          High-Z High-Z
                                                                                             High-Z High-Z
                            L    HH

                            X    XX

                            X    XX                           VID          AIN     DIN       DIN  X

L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5 V, X = Don't Care, DIN = Data In, DOUT = Data Out, AIN = Address In

Note: See the sections on Sector Protection and Temporary Sector Unprotect for more information.

Word/Byte Configuration                                       sert valid addresses on the device address inputs
                                                              produce valid data on the device data outputs. The
The BYTE# pin controls whether the device data I/O            device remains enabled for read access until the
pins DQ15DQ0 operate in the byte or word configura-          command register contents are altered.
tion. If the BYTE# pin is set at logic `1', the device is in
word configuration, DQ15DQ0 are active and control-          See "Reading Array Data" for more information. Refer
led by CE# and OE#.                                           to the AC Read Operations table for timing specifica-
                                                              tions and to the Read Operations Timings diagram for
If the BYTE# pin is set at logic `0', the device is in byte   the timing waveforms. ICC1 in the DC Characteristics
configuration, and only data I/O pins DQ0DQ7 are ac-         table represents the active current specification for
tive and controlled by CE# and OE#. The data I/O pins         reading array data.
DQ8DQ14 are tri-stated, and the DQ15 pin is used as
an input for the LSB (A-1) address function.                  Writing Commands/Command Sequences

Requirements for Reading Array Data                           To write a command or command sequence (which in-
                                                              cludes programming data to the device and erasing
To read array data from the outputs, the system must          sectors of memory), the system must drive WE# and
drive the CE# and OE# pins to VIL. CE# is the power           CE# to VIL, and OE# to VIH.
control and selects the device. OE# is the output control
and gates array data to the output pins. WE# should re-       An erase operation can erase one sector, multiple sec-
main at VIH.                                                  tors, or the entire device. The Sector Address Tables in-
                                                              dicate the address space that each sector occupies. A
The internal state machine is set for reading array           "sector address" consists of the address bits required
data upon device power-up, or after a hardware reset.         to uniquely select a sector. See the "Command Defini-
This ensures that no spurious alteration of the mem-          tions" section for details on erasing a sector or the en-
ory content occurs during the power transition. No            tire chip, or suspending/resuming the erase operation.
command is necessary in this mode to obtain array
data. Standard microprocessor read cycles that as-

                                           Am29F800B                                                 7

After the system writes the autoselect command se-         In the DC Characteristics tables, ICC3 represents the
quence, the device enters the autoselect mode. The         standby current specification.
system can then read autoselect codes from the inter-
nal register (which is separate from the memory array)     RESET#: Hardware Reset Pin
on DQ7DQ0. Standard read cycle timings apply in this
mode. Refer to the "Autoselect Mode" and "Autoselect       The RESET# pin provides a hardware method of reset-
Command Sequence" sections for more information.           ting the device to reading array data. When the system
                                                           drives the RESET# pin low for at least a period of tRP,
ICC2 in the DC Characteristics table represents the ac-    the device immediately terminates any operation in
tive current specification for the write mode. The "AC     progress, tristates all data output pins, and ignores all
Characteristics" section contains timing specification     read/write attempts for the duration of the RESET#
tables and timing diagrams for write operations.           pulse. The device also resets the internal state ma-
                                                           chine to reading array data. The operation that was in-
Program and Erase Operation Status                         terrupted should be reinitiated once the device is ready
                                                           to accept another command sequence, to ensure data
During an erase or program operation, the system may       integrity.
check the status of the operation by reading the status
bits on DQ7DQ0. Standard read cycle timings and ICC       Current is reduced for the duration of the RESET#
read specifications apply. Refer to "Write Operation       pulse. When RESET# is held at VIL, the device enters
Status" for more information, and to each AC Charac-       the TTL standby mode; if RESET# is held at VSS
teristics section for timing diagrams.                     0.5 V, the device enters the CMOS standby mode.

Standby Mode                                               The RESET# pin may be tied to the system reset cir-
                                                           cuitry. A system reset would thus also reset the Flash
When the system is not reading or writing to the device,   memory, enabling the system to read the boot-up firm-
it can place the device in the standby mode. In this       ware from the Flash memory.
mode, current consumption is greatly reduced, and the
outputs are placed in the high impedance state, inde-      If RESET# is asserted during a program or erase oper-
pendent of the OE# input.                                  ation, the RY/BY# pin remains a "0" (busy) until the in-
                                                           ternal reset operation is complete, which requires a
The device enters the CMOS standby mode when CE#           time of tREADY (during Embedded Algorithms). The
and RESET# pins are both held at VCC 0.5 V. (Note        system can thus monitor RY/BY# to determine whether
that this is a more restricted voltage range than VIH.)    the reset operation is complete. If RESET# is asserted
The device enters the TTL standby mode when CE#            when a program or erase operation is not executing
and RESET# pins are both held at VIH. The device re-       (RY/BY# pin is "1"), the reset operation is completed
quires standard access time (tCE) for read access when     within a time of tREADY (not during Embedded Algo-
the device is in either of these standby modes, before it  rithms). The system can read data tRH after the RE-
is ready to read data.                                     SET# pin returns to VIH.

The device also enters the standby mode when the RE-       Refer to the AC Characteristics tables for RESET# pa-
SET# pin is driven low. Refer to the next section, "RE-    rameters and timing diagram.
SET#: Hardware Reset Pin".
                                                           Output Disable Mode
If the device is deselected during erasure or program-
ming, the device draws active current until the            When the OE# input is at VIH, output from the device is
operation is completed.                                    disabled. The output pins are placed in the high imped-
                                                           ance state.

8  Am29F800B

           Table 2. Am29F800BT Top Boot Block Sector Address Table

                                    Sector Size  Address Range (in hexadecimal)
Sector A18 A17 A16 A15 A14 A13 A12    Kwords)           (x16)               (x8)
                                                 Address Range      Address Range

SA0  0  0  0  0  X  X  X            64/32        00000h07FFFh 00000h0FFFFh

SA1  0  0  0  1  X  X  X            64/32        08000h0FFFFh 10000h1FFFFh

SA2  0  0  1  0  X  X  X            64/32        10000h17FFFh 20000h2FFFFh

SA3  0  0  1  1  X  X  X            64/32        18000h1FFFFh 30000h3FFFFh

SA4  0  1  0  0  X  X  X            64/32        20000h27FFFh 40000h4FFFFh

SA5  0  1  0  1  X  X  X            64/32        28000h2FFFFh 50000h5FFFFh

SA6  0  1  1  0  X  X  X            64/32        30000h37FFFh 60000h6FFFFh

SA7  0  1  1  1  X  X  X            64/32        38000h3FFFFh 70000h7FFFFh

SA8  1  0  0  0  X  X  X            64/32        40000h47FFFh 80000h8FFFFh

SA9  1  0  0  1  X  X  X            64/32        48000h4FFFFh 90000h9FFFFh

SA10 1  0  1  0  X  X  X            64/32        50000h57FFFh A0000hAFFFFh

SA11 1  0  1  1  X  X  X            64/32        58000h5FFFFh B0000hBFFFFh

SA12 1  1  0  0  X  X  X            64/32        60000h67FFFh C0000hCFFFFh

SA13 1  1  0  1  X  X  X            64/32        68000h6FFFFh D0000hDFFFFh

SA14 1  1  1  0  X  X  X            64/32        70000h77FFFh E0000hEFFFFh

SA15 1  1  1  1  0  X  X            32/16        78000h7BFFFh F0000hF7FFFh

SA16 1  1  1  1  1  0  0            8/4          7C000h7CFFFh F8000hF9FFFh

SA17 1  1  1  1  1  0  1            8/4          7D000h7DFFFh FA000hFBFFFh

SA18 1  1  1  1  1  1  X            16/8         7E000h7FFFFh FC000hFFFFFh

Address range is A18:A-1 in byte mode and A18:A0 in word mode. See "Word/Byte Configuration" section for more information.

                       Am29F800B                                                   9

               Table 3. Am29F800BB Bottom Boot Block Sector Address Table

                                                             Sector Size  Address Range (in hexadecimal)
Sector A18 A17 A16 A15 A14 A13 A12                             Kwords)           (x16)           (x8)
                                                                          Address Range  Address Range

    SA0  0  0  0  0  0  0                                 X  16/8         00000h01FFFh 00000h03FFFh

    SA1  0  0  0  0  0  1                                 0  8/4          02000h02FFFh 04000h05FFFh

    SA2  0  0  0  0  0  1                                 1  8/4          03000h03FFFh 06000h07FFFh

    SA3  0  0  0  0  1  X                                 X  32/16        04000h07FFFh 08000h0FFFFh

    SA4  0  0  0  1  X  X                                 X  64/32        08000h0FFFFh 10000h1FFFFh

    SA5  0  0  1  0  X  X                                 X  64/32        10000h17FFFh 20000h2FFFFh

    SA6  0  0  1  1  X  X                                 X  64/32        18000h1FFFFh 30000h3FFFFh

    SA7  0  1  0  0  X  X                                 X  64/32        20000h27FFFh 40000h4FFFFh

    SA8  0  1  0  1  X  X                                 X  64/32        28000h2FFFFh 50000h5FFFFh

    SA9  0  1  1  0  X  X                                 X  64/32        30000h37FFFh 60000h6FFFFh

SA10 0      1  1  1  X  X                                 X  64/32        38000h3FFFFh 70000h7FFFFh

SA11 1      0  0  0  X  X                                 X  64/32        40000h47FFFh 80000h8FFFFh

SA12 1      0  0  1  X  X                                 X  64/32        48000h4FFFFh 90000h9FFFFh

SA13 1      0  1  0  X  X                                 X  64/32        50000h57FFFh A0000hAFFFFh

SA14 1      0  1  1  X  X                                 X  64/32        58000h5FFFFh B0000hBFFFFh

SA15 1      1  0  0  X  X                                 X  64/32        60000h67FFFh C0000hCFFFFh

SA16 1      1  0  1  X  X                                 X  64/32        68000h6FFFFh D0000hDFFFFh

SA17 1      1  1  0  X  X                                 X  64/32        70000h77FFFh E0000hEFFFFh

SA18 1      1  1  1  X  X                                 X  64/32        78000h7FFFFh F0000hFFFFFh

Address range is A18:A-1 in byte mode and A18:A0 in word mode. See "Word/Byte Configuration" section for more information.

Autoselect Mode                                              dress must appear on the appropriate highest order
                                                             address bits. Refer to the corresponding Sector Ad-
The autoselect mode provides manufacturer and de-            dress Tables. The Command Definitions table shows
vice identification, and sector protection verification,     the remaining address bits that are don't care. When all
through identifier codes output on DQ7DQ0. This             necessary bits have been set as required, the program-
mode is primarily intended for programming equipment         ming equipment may then read the corresponding
to automatically match a device to be programmed with        identifier code on DQ7DQ0.
its corresponding programming algorithm. However,
the autoselect codes can also be accessed in-system          To access the autoselect codes in-system, the host
through the command register.                                system can issue the autoselect command via the
                                                             command register, as shown in the Command Defini-
When using programming equipment, the autoselect             tions table. This method does not require VID. See
mode requires VID (11.5 V to 12.5 V) on address pin          "Command Definitions" for details on using the autose-
A9. Address pins A6, A1, and A0 must be as shown in          lect mode.
Autoselect Codes (High Voltage Method) table. In addi-
tion, when verifying sector protection, the sector ad-

10                         Am29F800B

                      Table 4. Am29F800B Autoselect Codes (High Voltage Method)

                                        A18 A11            A8                    A5               DQ8    DQ7
                                        to to              to                    to               to
Description       Mode CE# OE# WE# A12 A10 A9 A7 A6 A2 A1 A0 DQ15

Manufacturer ID: AMD  L           L  H X X VID X L X L L                                          X      01h

Device ID:            Word L      L  H                                                            22h    D6h

Am29F800B                               X X VID X L X L H

(Top Boot Block)      Byte L      L  H                                                            X      D6h

Device ID:            Word L      L  H                                                            22h    58h

Am29F800B                               X X VID X L X L H

(Bottom Boot Block) Byte L        L  H                                                            X      58h

                                                                                                  X          01h

Sector Protection Verification L  L  H SA X VID X L X H L

                                                                                                  X            00h

L = Logic Low = VIL, H = Logic High = VIH, SA = Sector Address, X = Don't care.

Sector Protection/Unprotection                                                               START

The hardware sector protection feature disables both                                    RESET# = VID
program and erase operations in any sector. The                                             (Note 1)
hardware sector unprotection feature re-enables both
program and erase operations in previously pro-                                        Perform Erase or
tected sectors.                                                                      Program Operations

Sector protection/unprotection must be implemented                                      RESET# = VIH
using programming equipment. The procedure re-
quires a high voltage (VID) on address pin A9 and the                                 Temporary Sector
control pins. Details on this method are provided in a                                     Unprotect
supplement, publication number 20374. Contact an
AMD representative to obtain a copy of the appropriate                               Completed (Note 2)
The device is shipped with all sectors unprotected.
AMD offers the option of programming and protecting        Notes:
sectors at its factory prior to shipping the device
through AMD's ExpressFlashTM Service. Contact an           1. All protected sectors unprotected.
AMD representative for details.
                                                           2. All previously protected sectors are protected once
It is possible to determine whether a sector is protected      again.
or unprotected. See "Autoselect Mode" for details.
                                                           Figure 1. Temporary Sector Unprotect Operation
Temporary Sector Unprotect

This feature allows temporary unprotection of previ-
ously protected sectors to change data in-system.
The Sector Unprotect mode is activated by setting the
RESET# pin to VID. During this mode, formerly pro-
tected sectors can be programmed or erased by se-
lecting the sector addresses. Once VID is removed
from the RESET# pin, all the previously protected
sectors are protected again. Figure 1 shows the algo-
rithm, and the Temporary Sector Unprotect diagram
shows the timing waveforms, for this feature.

                                        Am29F800B                                                             11

Hardware Data Protection                                   proper signals to the control pins to prevent uninten-
                                                           tional writes when VCC is greater than VLKO.
The command sequence requirement of unlock cycles
for programming or erasing provides data protection        Write Pulse "Glitch" Protection
against inadvertent writes (refer to the Command Defi-
nitions table). In addition, the following hardware data   Noise pulses of less than 5 ns (typical) on OE#, CE# or
protection measures prevent accidental erasure or pro-     WE# do not initiate a write cycle.
gramming, which might otherwise be caused by spuri-
ous system level signals during VCC power-up and           Logical Inhibit
power-down transitions, or from system noise.
                                                           Write cycles are inhibited by holding any one of OE# =
Low VCC Write Inhibit                                      VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,
                                                           CE# and WE# must be a logical zero while OE# is a
When VCC is less than VLKO, the device does not ac-        logical one.
cept any write cycles. This protects data during VCC
power-up and power-down. The command register and          Power-Up Write Inhibit
all internal program/erase circuits are disabled, and the
device resets. Subsequent writes are ignored until VCC     If WE# = CE# = VIL and OE# = VIH during power up, the
is greater than VLKO. The system must provide the          device does not accept commands on the rising edge
                                                           of WE#. The internal state machine is automatically
                                                           reset to reading array data on power-up.

COMMAND DEFINITIONS                                        ters, and Read Operation Timings diagram shows the
                                                           timing diagram.
Writing specific address and data commands or se-
quences into the command register initiates device op-     Reset Command
erations. The Command Definitions table defines the
valid register command sequences. Writing incorrect        Writing the reset command to the device resets the de-
address and data values or writing them in the im-         vice to reading array data. Address bits are don't care
proper sequence resets the device to reading array         for this command.
                                                           The reset command may be written between the se-
All addresses are latched on the falling edge of WE# or    quence cycles in an erase command sequence before
CE#, whichever happens later. All data is latched on       erasing begins. This resets the device to reading array
the rising edge of WE# or CE#, whichever happens           data. Once erasure begins, however, the device ig-
first. Refer to the appropriate timing diagrams in the     nores reset commands until the operation is complete.
"AC Characteristics" section.
                                                           The reset command may be written between the se-
Reading Array Data                                         quence cycles in a program command sequence be-
                                                           fore programming begins. This resets the device to
The device is automatically set to reading array data      reading array data (also applies to programming in
after device power-up. No commands are required to         Erase Suspend mode). Once programming begins,
retrieve data. The device is also ready to read array      however, the device ignores reset commands until the
data after completing an Embedded Program or Em-           operation is complete.
bedded Erase algorithm.
                                                           The reset command may be written between the se-
After the device accepts an Erase Suspend command,         quence cycles in an autoselect command sequence.
the device enters the Erase Suspend mode. The sys-         Once in the autoselect mode, the reset command must
tem can read array data using the standard read tim-       be written to return to reading array data (also applies
ings, except that if it reads at an address within erase-  to autoselect during Erase Suspend).
suspended sectors, the device outputs status data.
After completing a programming operation in the Erase      If DQ5 goes high during a program or erase operation,
Suspend mode, the system may once again read array         writing the reset command returns the device to read-
data with the same exception. See "Erase Sus-              ing array data (also applies during Erase Suspend).
pend/Erase Resume Commands" for more information
on this mode.

The system must issue the reset command to re-en-
able the device for reading array data if DQ5 goes high,
or while in the autoselect mode. See the "Reset Com-
mand" section, next.

See also "Requirements for Reading Array Data" in the
"Device Bus Operations" section for more information.
The Read Operations table provides the read parame-

12  Am29F800B

Autoselect Command Sequence                                 the operation and set DQ5 to "1", or cause the Data#
                                                            Polling algorithm to indicate the operation was suc-
The autoselect command sequence allows the host             cessful. However, a succeeding read will show that the
system to access the manufacturer and devices codes,        data is still "0". Only erase operations can convert a "0"
and determine whether or not a sector is protected.         to a "1".
The Command Definitions table shows the address
and data requirements. This method is an alternative to                        START
that shown in the Autoselect Codes (High Voltage
Method) table, which is intended for PROM program-                                 Write Program
mers and requires VID on address bit A9.                                       Command Sequence

The autoselect command sequence is initiated by             Embedded            Data Poll
writing two unlock cycles, followed by the autoselect          Program         from System
command. The device then enters the autoselect                algorithm
mode, and the system may read at any address any
number of times, without initiating another command         in progress
                                                                               Verify Data?              No
A read cycle at address XX00h or retrieves the manu-
facturer code. A read cycle at address XX01h in word                           Yes
mode (or 02h in byte mode) returns the device code.
A read cycle containing a sector address (SA) and the       Increment Address  No
address 02h in word mode (or 04h in byte mode) re-                                        Last Address?
turns 01h if that sector is protected, or 00h if it is un-
protected. Refer to the Sector Address tables for valid                                                                   Yes
sector addresses.
The system must write the reset command to exit the                                                              Completed
autoselect mode and return to reading array data.
Word/Byte Program Command Sequence
                                                            Note: See the appropriate Command Definitions table for
The system may program the device by byte or word,          program command sequence.
on depending on the state of the BYTE# pin. Program-
ming is a four-bus-cycle operation. The program com-                      Figure 2. Program Operation
mand sequence is initiated by writing two unlock write
cycles, followed by the program set-up command. The         Chip Erase Command Sequence
program address and data are written next, which in
turn initiate the Embedded Program algorithm. The           Chip erase is a six-bus-cycle operation. The chip erase
system is not required to provide further controls or tim-  command sequence is initiated by writing two unlock
ings. The device automatically provides internally gen-     cycles, followed by a set-up command. Two additional
erated program pulses and verify the programmed cell        unlock write cycles are then followed by the chip erase
margin. The Command Definitions take shows the ad-          command, which in turn invokes the Embedded Erase
dress and data requirements for the byte program com-       algorithm. The device does not require the system to
mand sequence.                                              preprogram prior to erase. The Embedded Erase algo-
                                                            rithm automatically preprograms and verifies the entire
When the Embedded Program algorithm is complete,            memory for an all zero data pattern prior to electrical
the device then returns to reading array data and ad-       erase. The system is not required to provide any con-
dresses are no longer latched. The system can deter-        trols or timings during these operations. The Command
mine the status of the program operation by using DQ7,      Definitions table shows the address and data require-
DQ6, or RY/BY#. See "Write Operation Status" for in-        ments for the chip erase command sequence.
formation on these status bits.
                                                            Any commands written to the chip during the Embed-
Any commands written to the device during the Em-           ded Erase algorithm are ignored. Note that a hardware
bedded Program Algorithm are ignored. Note that a
hardware reset immediately terminates the program-
ming operation. The program command sequence
should be reinitiated once the device has reset to read-
ing array data, to ensure data integrity.

Programming is allowed in any sequence and across
sector boundaries. A bit cannot be programmed
from a "0" back to a "1". Attempting to do so may halt

Am29F800B                                                                                                13

reset during the chip erase operation immediately ter-     are ignored. Note that a hardware reset during the
minates the operation. The Chip Erase command se-          sector erase operation immediately terminates the op-
quence should be reinitiated once the device has           eration. The Sector Erase command sequence should
returned to reading array data, to ensure data integrity.  be reinitiated once the device has returned to reading
                                                           array data, to ensure data integrity.
The system can determine the status of the erase
operation by using DQ7, DQ6, DQ2, or RY/BY#. See           When the Embedded Erase algorithm is complete, the
"Write Operation Status" for information on these          device returns to reading array data and addresses are
status bits. When the Embedded Erase algorithm is          no longer latched. The system can determine the sta-
complete, the device returns to reading array data         tus of the erase operation by using DQ7, DQ6, DQ2, or
and addresses are no longer latched.                       RY/BY#. Refer to "Write Operation Status" for informa-
                                                           tion on these status bits.
Figure 3 illustrates the algorithm for the erase opera-
tion. See the Erase/Program Operations tables in "AC       Figure 3 illustrates the algorithm for the erase opera-
Characteristics" for parameters, and to the Chip/Sector    tion. Refer to the Erase/Program Operations tables in
Erase Operation Timings for timing waveforms.              the "AC Characteristics" section for parameters, and to
                                                           the Sector Erase Operations Timing diagram for timing
Sector Erase Command Sequence                              waveforms.

Sector erase is a six bus cycle operation. The sector      Erase Suspend/Erase Resume Commands
erase command sequence is initiated by writing two un-
lock cycles, followed by a set-up command. Two addi-       The Erase Suspend command allows the system to in-
tional unlock write cycles are then followed by the        terrupt a sector erase operation and then read data
address of the sector to be erased, and the sector         from, or program data to, any sector not selected for
erase command. The Command Definitions table               erasure. This command is valid only during the sector
shows the address and data requirements for the sec-       erase operation, including the 50 s time-out period
tor erase command sequence.                                during the sector erase command sequence. The
                                                           Erase Suspend command is ignored if written during
The device does not require the system to preprogram       the chip erase operation or Embedded Program algo-
the memory prior to erase. The Embedded Erase algo-        rithm. Writing the Erase Suspend command during the
rithm automatically programs and verifies the sector for   Sector Erase time-out immediately terminates the
an all zero data pattern prior to electrical erase. The    time-out period and suspends the erase operation. Ad-
system is not required to provide any controls or tim-     dresses are "don't-cares" when writing the Erase Sus-
ings during these operations.                              pend command.

After the command sequence is written, a sector erase      When the Erase Suspend command is written during a
time-out of 50 s begins. During the time-out period,      sector erase operation, the device requires a maximum
additional sector addresses and sector erase com-          of 20 s to suspend the erase operation. However,
mands may be written. Loading the sector erase buffer      when the Erase Suspend command is written during
may be done in any sequence, and the number of sec-        the sector erase time-out, the device immediately ter-
tors may be from one sector to all sectors. The time be-   minates the time-out period and suspends the erase
tween these additional cycles must be less than 50 s,     operation.
otherwise the last address and command might not be
accepted, and erasure may begin. It is recommended         After the erase operation has been suspended, the
that processor interrupts be disabled during this time to  system can read array data from or program data to
ensure all commands are accepted. The interrupts can       any sector not selected for erasure. (The device "erase
be re-enabled after the last Sector Erase command is       suspends" all sectors selected for erasure.) Normal
written. If the time between additional sector erase       read and write timings and command definitions apply.
commands can be assumed to be less than 50 s, the         Reading at any address within erase-suspended sec-
system need not monitor DQ3. Any command other             tors produces status data on DQ7DQ0. The system
than Sector Erase or Erase Suspend during the              can use DQ7, or DQ6 and DQ2 together, to determine
time-out period resets the device to reading array         if a sector is actively erasing or is erase-suspended.
data. The system must rewrite the command sequence         See "Write Operation Status" for information on these
and any additional sector addresses and commands.          status bits.

The system can monitor DQ3 to determine if the sector      After an erase-suspended program operation is com-
erase timer has timed out. (See the "DQ3: Sector Erase     plete, the system can once again read array data within
Timer" section.) The time-out begins from the rising       non-suspended sectors. The system can determine
edge of the final WE# pulse in the command sequence.       the status of the program operation using the DQ7 or
                                                           DQ6 status bits, just as in the standard program oper-
Once the sector erase operation has begun, only the        ation. See "Write Operation Status" for more informa-
Erase Suspend command is valid. All other commands         tion.

14  Am29F800B

The system may also write the autoselect command                          START     Embedded
sequence when the device is in the Erase Suspend                                    Erase
mode. The device allows reading autoselect codes                       Write Erase  algorithm
even at addresses within erasing sectors, since the              Command Sequence   in progress
codes are not stored in the memory array. When the
device exits the autoselect mode, the device reverts to                 Data Poll
the Erase Suspend mode, and is ready for another                       from System
valid operation. See "Autoselect Command Sequence"
for more information.                                      No
                                                                       Data = FFh?
The system must write the Erase Resume command
(address bits are "don't care") to exit the erase suspend
mode and continue the sector erase operation. Further
writes of the Resume command are ignored. Another
Erase Suspend command can be written after the de-
vice has resumed erasing.


                                                                               Erasure Completed


                                                           1. See the appropriate Command Definitions table for erase
                                                               command sequence.

                                                           2. See "DQ3: Sector Erase Timer" for more information.
                                                                           Figure 3. Erase Operation

Am29F800B                                                                                        15

                                                                                Table 5. Am29F800B Command Definitions

                Command    Autoselect (Note 8)                                                           Bus Cycles (Notes 25)
                 Sequence                                                 Cycles
                  (Note 1)                                                         First      Second     Third      Fourth         Fifth      Sixth
Read (Note 6)
Reset (Note 7)                                                                     Addr Data Addr Data  Addr Data Addr Data        Addr Data Addr Data
      Manufacturer ID
                                                                                1 RA RD
      Device ID,
      Top Boot Block                                                            1 XXX F0
      Device ID,
      Bottom Boot Block      Word                                               4  555    AA  2AA  55    555    90 X00 01
      Sector Protect Verify  Byte                                                  AAA        555        555
      (Note 9)                                                                                           AAA
                             Word                                               4  555    AA  2AA  55    555            X01 22D6
Program                                                                                                  AAA    90
                             Byte                                                  AAA        555
Chip Erase                                                                                               555            X02 D6
                             Word                                               4  555    AA  2AA  55
Sector Erase                                                                                             AAA            X01 2258
Erase Suspend (Note 10)      Byte                                                  AAA        555               90
Erase Resume (Note 11)                                                                                   555
                             Word                                                  555        2AA        AAA            X02 58
                                                                                4         AA       55    AAA            (SA) XX00
                                                                                                         555            X02 XX01
                             Byte                                                  AAA        555        AAA    90
                                                                                                                        (SA) 00
                                                                                                                        X04 01

                             Word                                               4  555    AA  2AA  55           A0 PA PD

                             Byte                                                  AAA        555

                             Word                                               6  555    AA  2AA  55           80  555  AA        2AA    55  555    10

                             Byte                                                  AAA        555                   AAA            555        AAA

                             Word                                               6  555    AA  2AA  55           80  555  AA        2AA    55 SA 30

                             Byte                                                  AAA        555                   AAA            555

                                   1 XXX B0

                                   1 XXX 30

Legend:                                                                                                PD = Data to be programmed at location PA. Data latches on the
X = Don't care                                                                                         rising edge of WE# or CE# pulse, whichever happens first.

RA = Address of the memory location to be read.                                                        SA = Address of the sector to be verified (in autoselect mode) or
RD = Data read from location RA during read operation.                                                 erased. Address bits A17A12 uniquely select any sector.
PA = Address of the memory location to be programmed.
Addresses latch on the falling edge of the WE# or CE# pulse,
whichever happens later.

Notes:                                                                                                 8. The fourth cycle of the autoselect command sequence is a
1. See Table 1 for description of bus operations.                                                           read cycle.

2. All values are in hexadecimal.                                                                      9. The data is 00h for an unprotected sector and 01h for a
                                                                                                            protected sector. See "Autoselect Command Sequence" for
3. Except when reading array or autoselect data, all bus cycles                                             more information.
     are write operations.
                                                                                                       10. The system may read and program in non-erasing sectors, or
4. Data bits DQ15DQ8 are don't cares for unlock and                                                        enter the autoselect mode, when in the Erase Suspend
     command cycles.                                                                                        mode. The Erase Suspend command is valid only during a
                                                                                                            sector erase operation.
5. Address bits A17A11 are don't cares for unlock and
     command cycles, unless SA or PA required.                                                         11. The Erase Resume command is valid only during the Erase
                                                                                                            Suspend mode.
6. No unlock or command cycles required when reading array

7. The Reset command is required to return to reading array
     data when device is in the autoselect mode, or if DQ5 goes
     high (while the device is providing status data).

16                                                                                            Am29F800B

WRITE OPERATION STATUS                                               START

The device provides several bits to determine the sta-         Read DQ7DQ0
tus of a write operation: DQ2, DQ3, DQ5, DQ6, DQ7,                 Addr = VA
and RY/BY#. Table 6 and the following subsections de-
scribe the functions of these bits. DQ7, RY/BY#, and           DQ7 = Data?       Yes
DQ6 each offer a method for determining whether a
program or erase operation is complete or in progress.         No
These three bits are discussed first.
                                                           No  DQ5 = 1?
DQ7: Data# Polling
The Data# Polling bit, DQ7, indicates to the host
system whether an Embedded Algorithm is in                     Read DQ7DQ0
progress or completed, or whether the device is in                 Addr = VA
Erase Suspend. Data# Polling is valid after the rising
edge of the final WE# pulse in the program or erase            DQ7 = Data?       Yes
command sequence.
                                                                    No                PASS
During the Embedded Program algorithm, the device              FAIL
outputs on DQ7 the complement of the datum pro-
grammed to DQ7. This DQ7 status also applies to pro-       Notes:
gramming during Erase Suspend. When the                    1. VA = Valid address for programming. During a sector
Embedded Program algorithm is complete, the device
outputs the datum programmed to DQ7. The system                erase operation, a valid address is an address within any
must provide the program address to read valid status          sector selected for erasure. During chip erase, a valid
information on DQ7. If a program address falls within a        address is any non-protected sector address.
protected sector, Data# Polling on DQ7 is active for ap-   2. DQ7 should be rechecked even if DQ5 = "1" because
proximately 2 s, then the device returns to reading           DQ7 may change simultaneously with DQ5.
array data.
During the Embedded Erase algorithm, Data# Polling
produces a "0" on DQ7. When the Embedded Erase al-                    Figure 4. Data# Polling Algorithm
gorithm is complete, or if the device enters the Erase
Suspend mode, Data# Polling produces a "1" on DQ7.
This is analogous to the complement/true datum output
described for the Embedded Program algorithm: the
erase function changes all the bits in a sector to "1";
prior to this, the device outputs the "complement," or
"0." The system must provide an address within any of
the sectors selected for erasure to read valid status in-
formation on DQ7.

After an erase command sequence is written, if all sec-
tors selected for erasing are protected, Data# Polling
on DQ7 is active for approximately 100 s, then the de-
vice returns to reading array data. If not all selected
sectors are protected, the Embedded Erase algorithm
erases the unprotected sectors, and ignores the se-
lected sectors that are protected.

When the system detects DQ7 has changed from the
complement to true data, it can read valid data at DQ7
DQ0 on the following read cycles. This is because DQ7
may change asynchronously with DQ0DQ6 while
Output Enable (OE#) is asserted low. The Data# Poll-
ing Timings (During Embedded Algorithms) figure in
the "AC Characteristics" section illustrates this.

Table 6 shows the outputs for Data# Polling on DQ7.
Figure 4 shows the Data# Polling algorithm.

Am29F800B                                                                                   17

RY/BY#: Ready/Busy#                                          The Write Operation Status table shows the outputs for
                                                             Toggle Bit I on DQ6. Refer to Figure 5 for the toggle bit
The RY/BY# is a dedicated, open-drain output pin that        algorithm, and to the Toggle Bit Timings figure in the
indicates whether an Embedded Algorithm is in                "AC Characteristics" section for the timing diagram.
progress or complete. The RY/BY# status is valid after       The DQ2 vs. DQ6 figure shows the differences be-
the rising edge of the final WE# pulse in the command        tween DQ2 and DQ6 in graphical form. See also the
sequence. Since RY/BY# is an open-drain output, sev-         subsection on "DQ2: Toggle Bit II".
eral RY/BY# pins can be tied together in parallel with a
pull-up resistor to VCC.                                     DQ2: Toggle Bit II

If the output is low (Busy), the device is actively erasing  The "Toggle Bit II" on DQ2, when used with DQ6, indi-
or programming. (This includes programming in the            cates whether a particular sector is actively erasing
Erase Suspend mode.) If the output is high (Ready),          (that is, the Embedded Erase algorithm is in progress),
the device is ready to read array data (including during     or whether that sector is erase-suspended. Toggle Bit
the Erase Suspend mode), or is in the standby mode.          II is valid after the rising edge of the final WE# pulse in
                                                             the command sequence.
Table 6 shows the outputs for RY/BY#. The timing dia-
grams for read, reset, program, and erase shows the          DQ2 toggles when the system reads at addresses
relationship of RY/BY# to other signals.                     within those sectors that have been selected for era-
                                                             sure. (The system may use either OE# or CE# to con-
DQ6: Toggle Bit I                                            trol the read cycles.) But DQ2 cannot distinguish
                                                             whether the sector is actively erasing or is erase-sus-
Toggle Bit I on DQ6 indicates whether an Embedded            pended. DQ6, by comparison, indicates whether the
Program or Erase algorithm is in progress or complete,       device is actively erasing, or is in Erase Suspend, but
or whether the device has entered the Erase Suspend          cannot distinguish which sectors are selected for era-
mode. Toggle Bit I may be read at any address, and is        sure. Thus, both status bits are required for sector and
valid after the rising edge of the final WE# pulse in the    mode information. Refer to Table 6 to compare outputs
command sequence (prior to the program or erase op-          for DQ2 and DQ6.
eration), and during the sector erase time-out.
                                                             Figure 5 shows the toggle bit algorithm in flowchart
During an Embedded Program or Erase algorithm op-            form, and the section "DQ2: Toggle Bit II" explains the
eration, successive read cycles to any address cause         algorithm. See also the "DQ6: Toggle Bit I" subsection.
DQ6 to toggle. (The system may use either OE# or             Refer to the Toggle Bit Timings figure for the toggle bit
CE# to control the read cycles.) When the operation is       timing diagram. The DQ2 vs. DQ6 figure shows the dif-
complete, DQ6 stops toggling.                                ferences between DQ2 and DQ6 in graphical form.

After an erase command sequence is written, if all           Reading Toggle Bits DQ6/DQ2
sectors selected for erasing are protected, DQ6 tog-
gles for approximately 100 s, then returns to reading       Refer to Figure 5 for the following discussion. When-
array data. If not all selected sectors are protected,       ever the system initially begins reading toggle bit sta-
the Embedded Erase algorithm erases the unpro-               tus, it must read DQ7DQ0 at least twice in a row to
tected sectors, and ignores the selected sectors that        determine whether a toggle bit is toggling. Typically, a
are protected.                                               system would note and store the value of the toggle bit
                                                             after the first read. After the second read, the system
The system can use DQ6 and DQ2 together to deter-            would compare the new value of the toggle bit with the
mine whether a sector is actively erasing or is erase-       first. If the toggle bit is not toggling, the device has
suspended. When the device is actively erasing (that is,     completed the program or erase operation. The sys-
the Embedded Erase algorithm is in progress), DQ6            tem can read array data on DQ7DQ0 on the following
toggles. When the device enters the Erase Suspend            read cycle.
mode, DQ6 stops toggling. However, the system must
also use DQ2 to determine which sectors are erasing          However, if after the initial two read cycles, the system
or erase-suspended. Alternatively, the system can use        determines that the toggle bit is still toggling, the
DQ7 (see the subsection on "DQ7: Data# Polling").            system also should note whether the value of DQ5 is
                                                             high (see the section on DQ5). If it is, the system
If a program address falls within a protected sector,        should then determine again whether the toggle bit is
DQ6 toggles for approximately 2 s after the program         toggling, since the toggle bit may have stopped tog-
command sequence is written, then returns to reading         gling just as DQ5 went high. If the toggle bit is no longer
array data.                                                  toggling, the device has successfully completed the
                                                             program or erase operation. If it is still toggling, the
DQ6 also toggles during the erase-suspend-program            device did not complete the operation successfully, and
mode, and stops toggling once the Embedded Pro-              the system must write the reset command to return to
gram algorithm is complete.                                  reading array data.

18  Am29F800B

The remaining scenario is that the system initially de-                 START
termines that the toggle bit is toggling and DQ5 has not          Read DQ7DQ0
gone high. The system may continue to monitor the
toggle bit and DQ5 through successive read cycles, de-
termining the status as described in the previous para-
graph. Alternatively, it may choose to perform other
system tasks. In this case, the system must start at the
beginning of the algorithm when it returns to determine
the status of the operation (top of Figure 5).

DQ5: Exceeded Timing Limits                                       Read DQ7DQ0 (Note 1)

DQ5 indicates whether the program or erase time has               Toggle Bit        No
exceeded a specified internal pulse count limit. Under
these conditions DQ5 produces a "1." This is a failure            = Toggle?
condition that indicates the program or erase cycle was
not successfully completed.                                       Yes

The DQ5 failure condition may appear if the system            No  DQ5 = 1?
tries to program a "1" to a location that is previously pro-
grammed to "0." Only an erase operation can change                Yes
a "0" back to a "1." Under this condition, the device
halts the operation, and when the operation has ex-               Read DQ7DQ0 (Notes
ceeded the timing limits, DQ5 produces a "1."
                                                                  Twice             1, 2)
Under both these conditions, the system must issue the
reset command to return the device to reading array               Toggle Bit        No
                                                                  = Toggle?
DQ3: Sector Erase Timer
                                                                               Yes     Program/Erase
After writing a sector erase command sequence, the                                  Operation Complete
system may read DQ3 to determine whether or not an                 Program/Erase
erase operation has begun. (The sector erase timer                 Operation Not
does not apply to the chip erase command.) If addi-               Complete, Write
tional sectors are selected for erasure, the entire time-         Reset Command
out also applies after each additional sector erase
command. When the time-out is complete, DQ3                   Notes:
switches from "0" to "1." The system may ignore DQ3           1. Read toggle bit twice to determine whether or not it is
if the system can guarantee that the time between ad-
ditional sector erase commands will always be less                toggling. See text.
than 50 s. See also the "Sector Erase Command Se-
quence" section.                                              2. Recheck toggle bit because it may stop toggling as DQ5
                                                                  changes to "1". See text.
After the sector erase command sequence is written,
the system should read the status on DQ7 (Data# Poll-                                                                                     21504C-9
ing) or DQ6 (Toggle Bit I) to ensure the device has ac-
cepted the command sequence, and then read DQ3. If                         Figure 5. Toggle Bit Algorithm
DQ3 is "1", the internally controlled erase cycle has be-
gun; all further commands (other than Erase Suspend)
are ignored until the erase operation is complete. If
DQ3 is "0", the device will accept additional sector
erase commands. To ensure the command has been
accepted, the system software should check the status
of DQ3 prior to and following each subsequent sector
erase command. If DQ3 is high on the second status
check, the last command might not have been ac-
cepted. Table 6 shows the outputs for DQ3.

Am29F800B                                                                                               19

                                      Table 6. Write Operation Status

Standard         Operation              DQ7      DQ6         DQ5       DQ3      DQ2     RY/BY#
Mode      Embedded Program Algorithm  (Note 1)  Toggle     (Note 2)    N/A   (Note 1)       0
          Embedded Erase Algorithm              Toggle                       No toggle      0
Erase     Reading within Erase         DQ7#                    0         1     Toggle
Suspend   Suspended Sector                0                    0       N/A                  1
Mode      Reading within Non-Erase                                             Toggle
          Suspended Sector            1         No toggle      0       Data
          Erase-Suspend-Program                                        N/A
                                      Data       Data        Data            Data       1
                                      DQ7#      Toggle
                                                               0             N/A        0

1. DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further details.

2. DQ5 switches to `1' when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.
    See "DQ5: Exceeded Timing Limits" for more information.

20                                          Am29F800B

ABSOLUTE MAXIMUM RATINGS                                                   20 ns         20 ns

Storage Temperature                                                +0.8 V
Plastic Packages . . . . . . . . . . . . . . . 65C to +150C     0.5 V
                                                                   2.0 V
Ambient Temperature
with Power Applied. . . . . . . . . . . . . . 55C to +125C                     20 ns

Voltage with Respect to Ground                                                                                                        21504C-10

     VCC (Note 1) . . . . . . . . . . . . . . . .2.0 V to +7.0 V  Figure 6. Maximum Negative Overshoot
     A9, OE#, and
     RESET# (Note 2). . . . . . . . . . . . 2.0 V to +12.5 V                     20 ns

     All other pins (Note 1) . . . . . . . . . 0.5 V to +7.0 V       VCC
                                                                   +2.0 V
Output Short Circuit Current (Note 3) . . . . . . 200 mA
Notes:                                                             +0.5 V
1. Minimum DC voltage on input or I/O pins is 0.5 V. During
                                                                    2.0 V
    voltage transitions, input or I/O pins may undershoot VSS
    to 2.0 V for periods of up to 20 ns. See Figure 6.                    20 ns         20 ns
    Maximum DC voltage on input or I/O pins is VCC +0.5 V.
    During voltage transitions, input or I/O pins may overshoot                                                                      21504C-11
    to VCC +2.0 V for periods up to 20 ns. See Figure 7.
                                                                   Figure 7. Maximum Positive Overshoot
2. Minimum DC input voltage on pins A9, OE#, and RESET#                                 Waveform
    is 0.5 V. During voltage transitions, A9, OE#, and
    RESET# may undershoot VSS to 2.0 V for periods of up
    to 20 ns. See Figure 6. Maximum DC input voltage on pin
    A9 is +12.5 V which may overshoot to +13.5 V for periods
    up to 20 ns.

3. No more than one output may be shorted to ground at a
    time. Duration of the short circuit should not be greater
    than one second.

Stresses above those listed under "Absolute Maximum Rat-
ings" may cause permanent damage to the device. This is a
stress rating only; functional operation of the device at these
or any other conditions above those indicated in the opera-
tional sections of this data sheet is not implied. Exposure of
the device to absolute maximum rating conditions for extend-
ed periods may affect device reliability.


Commercial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . . 0C to +70C
Industrial (I) Devices

Ambient Temperature (TA) . . . . . . . . . 40C to +85C
Extended (E) Devices

Ambient Temperature (TA) . . . . . . . . 55C to +125C
VCC Supply Voltages
VCC for 5% devices . . . . . . . . . . .+4.75 V to +5.25 V
VCC for 10% devices . . . . . . . . . . . .+4.5 V to +5.5 V
Operating ranges define those limits between which the func-
tionality of the device is guaranteed.

Am29F800B                                                                                       21

TTL/NMOS Compatible

Parameter  Description                 Test Conditions                       Min   Typ  Max Unit

     ILI   Input Load Current          VIN = VSS to VCC, VCC = VCC max                  1.0 A
    ILIT   A9 Input Load Current
    ILO    Output Leakage Current      VCC = VCC max; A9 = 12.5 V                       35     A
                                       VOUT = VSS to VCC, VCC = VCC max
    ICC1   VCC Active Read Current                                                      1.0 A
           (Note 1)                    CE# = VIL, OE# = VIH, VCC = VCC max,
                                       f = 5 MHz, Byte Mode                        19   40     mA

                                       CE# = VIL, OE# = VIH, VCC = VCC max,        19   50     mA
                                       f = 5 MHz, Word Mode

    ICC2   VCC Active Write Current    CE# = VIL, OE# = VIH, VCC = VCC max         36   60     mA
           (Notes 2 and 3)

    ICC3   VCC Standby Current         CE#, OE#, and RESET# = VIH,                 0.4  1      mA
                                       VCC = VCC max,

    VIL    Input Low Voltage                                                 0.5       0.8    V
    VIH    Input High Voltage                                                           VCC    V
                                                                                        + 0.5

    VID    Voltage for Autoselect and  VCC = 5.0 V                           11.5       12.5   V
           Temporary Sector Unprotect

    VOL    Output Low Voltage          IOL = 5.8 mA, VCC = VCC min                      0.45   V

    VOH    Output High Voltage         IOH = 2.5 mA, VCC = VCC min          2.4               V

    VLKO   Low VCC Lock-Out Voltage                                          3.2        4.2    V
           (Note 3)

1. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
2. ICC active while Embedded Erase or Embedded Program is in progress.
3. Not 100% tested.

22                                     Am29F800B

CMOS Compatible

Parameter  Description                 Test Conditions                  Min        Typ  Max   Unit

ILI        Input Load Current          VIN = VSS to VCC,                                1.0  A
                                       VCC = VCC max
ILIT       A9 Input Load Current                                                        35    A
                                       VCC = VCC max;
                                       A9 = 12.5 V

ILO        Output Leakage Current      VOUT = VSS to VCC,                               1.0  A
                                       VCC = VCC max
                                                                                   20   40    mA
                                       CE# = VIL, OE# = VIH,
                                       VCC = VCC max, f = 5 MHz
                                       Byte Mode

ICC1       VCC Active Read Current     CE# = VIL, OE# = VIH,
                                       VCC = VCC max, f = 5 MHz
                                       Word Mode                                   28   50    mA

ICC2       VCC Active Write Current    CE# = VIL, OE# = VIH,                       30   50    mA
           (Notes 1 and 2)             VCC = VCC max
VIL       VCC Standby Current         CE# and RESET# = VCC0.5 V,                 0.3  5     A
VIH                                   OE# = VIH, VCC = VCC max
VID       Input Low Voltage
VOL        Input High Voltage                                           0.5            0.8   V
VOH1       Voltage for Autoselect and
VOH2       Temporary Sector Unprotect                                   0.7 x VCC       VCC + 0.3 V
VLKO       Output Low Voltage
                                       VCC = 5.0 V                      11.5            12.5  V
           Output High Voltage
                                       IOL = 5.8 mA, VCC = VCC min                      0.45  V
           Low VCC Lock-Out Voltage    IOH = 2.5 mA, VCC = VCC min
           (Note 2)                    IOH = 100 A, VCC = VCC min     0.85 VCC              V

                                                                        3.2             4.2   V

1. ICC active while Embedded Erase or Embedded Program is in progress.

2. Not 100% tested.

                                       Am29F800B                                                     23

TEST CONDITIONS                                                               Table 7. Test Specifications

                                                            5.0 V


                                                                              Test Condition    -55    others Unit

    Device                                2.7 k                    Output Load                         1 TTL gate
     Test                                                          Output Load Capacitance, CL  30             100          pF
                                                                   (including jig capacitance)
                  6.2 k

                                                                   Input Rise and Fall Times    5              20           ns

                                                                   Input Pulse Levels           0.03.0 0.452.4 V

                                                                   Input timing measurement     1.5 0.8, 2.0 V
                                                                   reference levels

Note:                                                              Output timing measurement    1.5 0.8, 2.0 V
Diodes are IN3064 or equivalents.                                  reference levels

                    Figure 8. Test Setup  21504C-12


    WAVEFORM                              INPUTS                                              OUTPUTS


                                                                   Changing from H to L

                                                                   Changing from L to H

                  Don't Care, Any Change Permitted                                    Changing, State Unknown

                         Does Not Apply                                       Center Line is High Impedance State (High Z)


24                                                                 Am29F800B

Read Operations

Parameter                                                                   Speed Option

JEDEC Std Description                                 Test Setup            -55 -70 -90 -120 -150 Unit

tAVAV tRC Read Cycle Time (Note 1)                                 Min 55 70 90 120 150 ns

tAVQV tACC Address to Output Delay                    CE# = VIL    Max 55   70                     90 120 150 ns
                                                      OE# = VIL

tELQV tCE Chip Enable to Output Delay                 OE# = VIL    Max 55   70                     90 120 150 ns

tGLQV tOE Output Enable to Output Delay                            Max 30 30 35 50 55 ns

tEHQZ  tDF  Chip Enable to Output High Z (Note                     Max 20 20 20 30 35 ns

tGHQZ  tDF  Output Enable to Output High Z                         Max 20 20 20 30 35 ns
            (Note 1)

                Output Enable  Read                                Min                             0            ns

       tOEH Hold Time          Toggle and                          Min                             10           ns
                (Note 1)       Data# Polling

            Output Hold Time From Addresses,

tAXQX  tOH CE# or OE#, Whichever Occurs                            Min                             0            ns
               First (Note 1)

1. Not 100% tested.

2. See Figure 8 and Table 7 for test specifications.

Addresses                                                        tRC
        CE#                                               Addresses Stable
        OE#                                           tACC
                                                              tOE                                  tDF
   Outputs                                            tCE
  RESET#                           tOEH
   RY/BY# 0 V                  HIGH Z                                                         tOH       HIGH Z
                                                                            Output Valid


                               Figure 9. Read Operations Timings

                                                      Am29F800B                                                 25

Hardware Reset (RESET#)


JEDEC Std Description                                      Test Setup  All Speed Options               Unit
                                                                                  20                    s
    tREADY        RESET# Pin Low (During Embedded          Max
                  Algorithms) to Read or Write (See Note)                        500                    ns
                                                                                 500                    ns
    tREADY        RESET# Pin Low (NOT During Embedded      Max                    50                    ns
                  Algorithms) to Read or Write (See Note)                                               ns
    tRP RESET# Pulse Width                                 Min

    tRH RESET# High Time Before Read (See Note)            Min

    tRB RY/BY# Recovery Time                               Min

Not 100% tested.


    CE#, OE#                                            tRH
       RY/BY#                tReady
    CE#, OE#                Reset Timings NOT during Embedded Algorithms

      RESET#                   Reset Timings during Embedded Algorithms


                              tRP                                                                      21504C-14
                               Figure 10. RESET# Timings

26                            Am29F800B

Word/Byte Configuration (BYTE#)


JEDEC  Std.         Description                                         -55 -70 -90 -120 -150 Unit
                    CE# to BYTE# Switching Low or High
       tELFL/tELFH  BYTE# Switching Low to Output HIGH Z   Max                          5            ns
       tFLQZ        BYTE# Switching High to Output Active
       tFHQV                                               Max 20 20 20 30 35 ns

                                                           Min 55 70 90 120 150 ns




          BYTE#     DQ0DQ14     tELFL                     Data Output                  Data Output
       Switching      DQ15/A-1    tELFH                    (DQ0DQ14)                   (DQ0DQ7)
       from word
                                                               DQ15     Address
           to byte                                             Output     Input

          BYTE#           BYTE#                            Data Output    Data Output
       Switching    DQ0DQ14                               (DQ0DQ7)      (DQ0DQ14)
       from byte
                      DQ15/A-1                              Address     DQ15
          to word                                              Input    Output


                    Figure 11. BYTE# Timings for Read Operations

                    CE#                  The falling edge of the last WE# signal

                    BYTE#        tSET
                                                           tHOLD (tAH)

Note:                                                                                                21504C-16
Refer to the Erase/Program Operations table for tAS and tAH specifications.
                                         Figure 12. BYTE# Timings for Write Operations


Erase/Program Operations


JEDEC      Std. Description                                                                -55 -70 -90 -120 -150 Unit

    tAVAV   tWC   Write Cycle Time (Note 1)                  Min                           55 70 90 120 150 ns
    tAVWL    tAS  Address Setup Time
    tWLAX   tAH   Address Hold Time                          Min                           0   ns
    tDVWH   tDS   Data Setup Time
    tWHDX   tDH   Data Hold Time                             Min                           45 45 45 50 50 ns
            tOES  Output Enable Setup Time
    tGHWL         Read Recovery Time Before Write            Min                           25 30 45 50 50 ns
           tGHWL  (OE# High to WE# Low)
                                                             Min                           0   ns

                                                             Min                           0   ns

                                                             Min                           0   ns

    tELWL  tCS CE# Setup Time                                Min                           0   ns

    tWHEH  tCH CE# Hold Time                                 Min                           0   ns

    tWLWH  tWP Write Pulse Width                             Min                           30 35 45 50 50 ns

    tWHWL  tWPH Write Pulse Width High                       Min                           20  ns

                                                       Byte  Typ                           7
tWHWH1 tWHWH1 Programming Operation (Note 2)
                                                                                 Word Typ  12

tWHWH2     tWHWH2 Sector Erase Operation (Note 2)            Typ                           1   sec
             tVCS VCC Setup Time (Note 1)
              tRB Recovery Time from RY/BY#                  Min                           50  s
            tBUSY Program/Erase Valid to RY/BY# Delay
                                                             Min                           0   ns

                                                             Min                           30 30 35 50 55 ns

1. Not 100% tested.

2. See the "Erase and Programming Performance" section for more information.

28                                      Am29F800B


                 Program Command Sequence (last two cycles)  Read Status Data (last two cycles)

                    tWC               tAS

Addresses        555h                       PA                 PA                          PA


CE#                 tGHWL       tCH

                           tWP                               tWHWH1
WE#              tCS                  tWPH

                           A0h                  PD                                         DOUT




Notes:                                                                                                 21504C-17
1. PA = program address, PD = program data, DOUT is the true data at the program address.

2. Illustration shows device in word mode.

                         Figure 13. Program Operation Timings

                                            Am29F800B                                                  29


                                   Erase Command Sequence (last two cycles)              Read Status Data

    Addresses                       tWC                          tAS                     VA                VA
            CE#                    2AAh
            OE#                                                    SA
                                                         555h for chip erase



                                   tCS                   tWPH                            tWHWH2



                                         55h                            30h                          In    Complete
                                                               10 for Chip Erase



                        VCC                                                                                          21504C-13

1. SA = sector address (for Sector Erase), VA = Valid Address for reading status data (see "Write Operation Status").

2. Illustration shows device in word mode.

                                   Figure 14. Chip/Sector Erase Operation Timings

30                                                       Am29F800B



Addresses                              VA                   VA                    VA
                                                             Complement True


              tCH                      tOE

OE#                tOEH                                tDF
WE#                                                  tOH
DQ7                                                                                                         High Z

                                                                                                Valid Data

DQ0DQ6                                                                                                     High Z

                                            Status Data     Status Data True                    Valid Data



VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array data read cycle.


                             Figure 15. Data# Polling Timings (During Embedded Algorithms)

Addresses                   tRC                                VA             VA                VA
         CE#             tACC                                Valid Status
        OE#               tCE                               (second read)
DQ6/DQ2      tCH                      tOE
                   tOEH                     tDF

                               High Z               tOH                        Valid Status     Valid Data
                                            Valid Status                      (stops toggling)
              tBUSY                         (first read)

VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read cycle,
and array data read cycle.


                               Figure 16. Toggle Bit Timings (During Embedded Algorithms)

                                                            Am29F800B                                       31


            Enter            Erase              Enter Erase        Erase
         Embedded          Suspend          Suspend Program       Resume


    WE#                 Erase  Erase Suspend        Erase         Erase Suspend  Erase                        Erase
                                     Read         Suspend               Read                                Complete



Note: The system may use OE# or CE# to toggle DQ2 and DQ6. DQ2 toggles only when read at an address within the
erase-suspended sector.


                                                           Figure 17. DQ2 vs. DQ6

Temporary Sector Unprotect


JEDEC Std. Description                                            All Speed Options                                   Unit

         tVIDR VID Rise and Fall Time (See Note)             Min                 500                                  ns

         tRSP    RESET# Setup Time for Temporary Sector      Min                 4                                    s

Note: Not 100% tested.

                 12 V


                 0 or 5 V                                                                                   0 or 5 V

                               tVIDR                                                                 tVIDR
                                              Program or Erase Command Sequence






                           Figure 18. Temporary Sector Unprotect Timing Diagram

32                                            Am29F800B

Alternate CE# Controlled Erase/Program Operations


JEDEC   Std. Description                                   -55 -70 -90 -120 -150 Unit

tAVAV    tWC    Write Cycle Time (Note 1)         Min      55                 70  90 120 150 ns
tAVEL    tAS    Address Setup Time
tELAX    tAH    Address Hold Time                 Min                             0           ns
tDVEH    tDS    Data Setup Time
tEHDX    tDH    Data Hold Time                    Min      45                 45  45  50  50  ns
        tOES    Output Enable Setup Time
tGHEL           Read Recovery Time Before Write   Min      25                 30  45  50  50  ns
        tGHEL   (OE# High to WE# Low)
                                                  Min                             0           ns

                                                  Min                             0           ns

                                                  Min                             0           ns

tWLEL  tWS     WE# Setup Time                    Min                             0           ns
tEHWH  tWH     WE# Hold Time
tELEH  tCP     CE# Pulse Width                   Min                             0           ns
tEHEL  tCPH    CE# Pulse Width High
                                                  Min      30                 35  45  50  50  ns
                                                  Min                             20          ns

                Programming Operation            Byte Typ                         7
                (Note 2)
        tWHWH1                                                                                s

                                                Word Typ                          12

tWHWH2  tWHWH2 Sector Erase Operation (Note 2)    Typ                             1           sec

1. Not 100% tested.

2. See the "Erase and Programming Performance" section for more information.

                                       Am29F800B                                              33


                 555 for program  PA for program
                 2AA for erase    SA for sector erase
                                  555 for chip erase
                                                                          Data# Polling
    Addresses                                                                               PA

           WE#        tWC         tAS
            CE#                                 tAH
      RESET#          tWH


                                  tCP                        tWHWH1 or 2
                      tWS         tCPH


                                                                          DQ7# DOUT

                 tRH              A0 for program PD for program

                                  55 for erase       30 for sector erase

                                                     10 for chip erase


1. PA = Program Address, PD = Program Data, SA = Sector Address, DQ7# = Complement of Data Input, DOUT = Array Data.
2. Figure indicates the last two bus cycles of the command sequence, with the device in word mode.


                                Figure 19. Alternate CE# Controlled Write Operation Timings

34                                              Am29F800B


Parameter                                   Typ (Note 1)  Max (Note 3)          Unit                     Comments
                                                                  8               s         Excludes 00h programming
Sector Erase Time                           1.0                                   s         prior to erasure (Note 4)
                                                                300              s
Chip Erase Time (Note 2)                    19                  500              s         Excludes system level
                                                                21.6              s         overhead (Note 5)
Byte Programming Time                       7                   18.6              s

Word Programming Time                       12

Chip Programming Time Byte Mode             7.2

(Note 2)                  Word Mode         6.3

1. Typical program and erase times assume the following conditions: 25C, 5.0 V VCC, 1,000,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2. Under worst case conditions of 90C, VCC = 4.5 V (4.75 V for -55), 1,000,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum program times listed.

4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5. System-level overhead is the time required to execute the four-bus-cycle sequence for the program command. See Table 5
    for further information on command definitions.

6. The device has a guaranteed minimum erase and program cycle endurance of 1,000,000 cycles.

LATCHUP CHARACTERISTICS                                                            Min                     Max
                                                                                 1.0 V                  12.5 V
                                       Description                               1.0 V               VCC + 1.0 V
Input voltage with respect to VSS on all pins except I/O pins                  100 mA                +100 mA
(including A9, OE#, and RESET#)
Input voltage with respect to VSS on all I/O pins
VCC Current
Includes all pins except VCC. Test conditions: VCC = 5.0 V, one pin at a time.


Parameter                 Parameter Description                                 Test Setup       Typ Max Unit
Symbol                                                                           VIN = 0
                                                                                 VOUT = 0
CIN                          Input Capacitance                                   VIN = 0        6    7.5          pF
COUT                        Output Capacitance
CIN2                      Control Pin Capacitance                                                8.5  12           pF

                                                                                                 7.5  9            pF

1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

DATA RETENTION                                            Test Conditions                   Min          Unit
Parameter                                                    150C                         10           Years

Minimum Pattern Data Retention Time

                                                              125C                         20

                                                   Am29F800B                                                           35

SO 044--44-Pin Small Outline Package (measured in millimeters)

    44                       23

                                                  13.10  15.70
                                                  13.50  16.30

               1                              22
                          1.27 NOM.
2.45              TOP VIEW


                                                         2.80                               0.10
                                                                        8            0.60

                   0.35                           0.10         PLANE                  1.00
                                                  0.35                      END VIEW
                  SIDE VIEW
                                                                                      SO 044
                                                                                      8-8-96 lv

36                                                Am29F800B


TS 048--48-Pin Standard Thin Small Outline Package (measured in millimeters)


      Pin 1 I.D.

1                                                                    48


24                                                                   25                               0.50 BSC

                                               18.30                                               0.05
                                               18.50                                               0.15

                                               19.80                                        16-038-TS48-2
                                               20.20                                        TS 048
1.20                                                                           0.08         8-8-96 lv
MAX                                                                            0.20


                                                                     0              0.21

      0.25MM (0.0098") BSC                                           5


TSR048--48-Pin Reverse Thin Small Outline Package (measured in millimeters)


      Pin 1 I.D.

1                                                                    48


24                                                                                                                                 0.50 BSC

                                               18.30                 25
                                               19.80                                                                            0.15
                                                                                               SEATING PLANE

1.20                                                                           0.08         16-038-TS48
MAX                                                                            0.20         TSR048
                                                                                            8-8-96 lv


                                                                 0            0.21

      0.25MM (0.0098") BSC                                       5


                                                      Am29F800B                                                                                                         37

REVISION SUMMARY FOR AM29F800B                            Erase and Programming Performance

Revision B                                                Corrected word and chip programming times.

Global                                                    Revision C

Added -55 speed option. Changed data sheet designa-       Global
tion from Advance Information to Preliminary.
                                                          Formatted for consistency with other 5.0 volt-only data
Sector Protection/Unprotection                            sheets.

Corrected text to indicate that these functions can only  Revision C+1
be implemented using programming equipment.
                                                          Distinctive Characteristics
Table 1, Device Bus Operations
                                                          Changed typical program/erase current to 30 mA to
Revised to indicate inputs for both CE# and RESET#        match the CMOS DC Characteristics table.
are required for standby mode.
                                                          Changed minimum endurance to 1 million write cycles
Program Command Sequence                                  per sector guaranteed.

Changed to indicate Data# Polling is active for 2 s      AC Characteristics
after a program command sequence if the sector spec-
ified is protected.                                       Erase/Program Operations: Corrected the notes refer-
                                                          ence for tWHWH1 and tWHWH2. These parameters are
Sector Erase Command Sequence and DQ3: Sector             100% tested. Changed tDS and tCP specifications for 55
Erase Timer                                               ns device. Changed tWHWH1 word mode specification
                                                          to 12 s.
Corrected sector erase timeout to 50 s.
                                                          Alternate CE# Controlled Erase/Program Operations:
Erase Suspend Command                                     Corrected the notes reference for tWHWH1 and tWHWH2.
                                                          These parameters are 100% tested. Changed tDS and
Changed to indicate that the device suspends the          tCP specifications for 55 ns device. Changed tWHWH1
erase operation a maximum of 20 s after the rising       word mode specification to 12 s.
edge of WE#.
                                                          Temporary Sector Unprotect Table
DC Characteristics
Changed to indicate VID min and max values are 11.5       Added note reference for tVIDR. This parameter is not
to 12.5 V, with a VCC test condition of 5.0 V. Added      100% tested.
typical values to TTL table. Revised CMOS typical
standby current (ICC3).                                   Erase and Programming Performance

Figure 14: Chip/Sector Erase Operation Timings;           In Notes 1 and 6, changed the endurance specification
Figure 19: Alternate CE# Controlled Write                 to 1 million cycles.
Operation TImings

Corrected hexadecimal values in address and data
waveforms. In Figure 19, corrected data values for chip
and sector erase.

38  Am29F800B

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Am29F800B                                                                                                                         39
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