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29F040

器件型号:29F040
文件大小:3793.18KB,共10页
厂商名称:AMD
厂商官网:http://www.amd.com
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器件描述

4 Megabit (512 K x 8-bit) cmos 5.0 volt-only, uniform sector flash memory

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29F040器件文档内容

      PRELIMINARY

Am29F040B

4 Megabit (512 K x 8-Bit)

CMOS 5.0 Volt-only, Uniform Sector Flash                  Memory

Distinctive Characteristics

s  5.0 V ± 10% for read and write operations           s  Embedded Algorithms

   — Minimizes system level power requirements            —  Embedded Erase algorithm automatically

s  Manufactured on 0.35 µm process technology                preprograms and erases the entire chip or  any

                                                             combination of designated sectors

   — Compatible with 0.5 µm Am29F040 device               — Embedded Program algorithm automatically

s  High performance                                          writes and verifies bytes at specified addresses

   — Access times as fast as 55 ns                     s  Minimum 1,000,000 program/erase cycles per

s  Low power consumption                                  sector guaranteed

   —  20 mA typical active read current                s  Package options

   —  30 mA typical program/erase current                 — 32-pin PLCC, TSOP, or PDIP

   —  1 µA typical standby current (standard  access   s  Compatible with JEDEC standards

      time to active mode)                                — Pinout and software compatible with

s  Flexible sector architecture                              single-power-supply Flash standard

   — 8 uniform sectors of 64 Kbytes each                  — Superior inadvertent write protection

   — Any combination of sectors can be erased          s  Data# Polling and toggle bits

   — Supports full chip erase                             — Provides a software method of detecting

   — Sector protection:                                      program or erase cycle completion

      A hardware method of locking sectors to prevent  s  Erase Suspend/Erase Resume

      any program or erase operations within that         —  Suspends a sector erase operation to read data

      sector                                                 from, or program data to, a non-erasing sector,

                                                             then resumes the erase operation

                                                                           Publication#  21445  Rev: B  Amendment/+2

                                                                           Issue Date:   April 1998
                                           PRELI          M  I  NARY

GENERAL DESCRIPTION

The Am29F040B is a 4 Mbit, 5.0 volt-only Flash mem-             matically times the program pulse widths and verifies

ory organized as 524,288 Kbytes of 8 bits each. The             proper cell margin.

512 Kbytes of data are divided into eight sectors of 64         Device erasure occurs by executing the erase com-

Kbytes each for flexible erase capability. The 8 bits of        mand sequence. This initiates the Embedded Erase

data appear on DQ0–DQ7. The Am29F040B is offered                algorithm—an internal algorithm that automatically

in 32-pin PLCC, TSOP, and PDIP packages. This de-               preprograms the array (if it is not already programmed)

vice is designed to be programmed in-system with the            before executing the erase operation. During erase, the

standard system 5.0 volt VCC supply. A 12.0 volt VPP is         device automatically times the erase pulse widths and

not required for write or erase operations. The device          verifies proper cell margin.

can also be programmed in standard EPROM pro-

grammers.                                                       The host system can detect whether a program or

This device is manufactured using AMD’s 0.35 µm                 erase operation is complete by reading the DQ7 (Data#

process technology, and offers all the features and ben-        Polling) and DQ6 (toggle) status bits. After a program

efits of the Am29F040, which was manufactured using             or erase cycle has been completed, the device is ready

0.5  µm  process  t e c h n o l o gy.  In  addtion,  the        to read array data or accept another command.

Am29F040B has a second toggle bit, DQ2, and also                The sector erase architecture allows memory sectors

offers the ability to program in the Erase Suspend              to be erased and reprogrammed without affecting the

mode.                                                           data contents of other sectors. The device is fully

The standard Am29F040B offers access times of 55,               erased when shipped from the factory.

70, 90, 120, and 150 ns, allowing high-speed micropro-          Hardware data protection measures include a low

cessors to operate without wait states. To eliminate bus        VCC detector that automatically inhibits write opera-

contention the device has separate chip enable (CE#),           tions during power transitions. The hardware sector

write enable (WE#) and output enable (OE#) controls.            protection feature disables both program and erase

The device requires only a single 5.0 volt power sup-           operations in any combination of the sectors of mem-

ply for both read and write functions. Internally gener-        ory. This can be achieved via programming equipment.

ated and regulated voltages are provided for the                The Erase Suspend feature enables the user to put

program and erase operations.                                   erase on hold for any period of time to read data from,

The device is entirely command set compatible with the          or program data to, any sector that is not selected for

JEDEC single-power-supply Flash standard. Com-                  erasure. True background erase can thus be achieved.

mands are written to the command register using stan-           The system can place the device into the standby

dard microprocessor write timings. Register contents            mode. Power consumption is greatly reduced in

serve as input to an internal state-machine that con-           this mode.

trols the erase and programming circuitry. Write cycles         AMD’s Flash technology combines years of Flash

also internally latch addresses and data needed for the         memory manufacturing experience to produce the

programming and erase operations. Reading data out              highest levels of quality, reliability and cost effective-

of the device is similar to reading from other Flash or         ness. The device electrically erases all bits within a

EPROM devices.                                                  sector simultaneously via Fowler-Nordheim tunnel-

Device programming occurs by executing the program              ing. The data is programmed using hot electron injec-

command sequence. This initiates the Embedded                   tion.

Program algorithm—an internal algorithm that auto-

2                                                    Am29F040B
                                                 PRELIM             I  N  A  RY

PRODUCT SELECTOR GUIDE

Family Part Number                                                                                 Am29F040B

                   VCC = 5.0 V ± 5%                         -55

Speed Option

                   VCC = 5.0 V ± 10%                                         -70                   -90        -120          -150

Max access time, ns (tACC)                                  55               70                        90     120           150

Max CE# access time, ns (tCE)                               55               70                        90     120           150

Max OE# access time, ns (tOE)                               25               30                        35     50            55

Note: See the “AC Characteristics” section  for  more information.

BLOCK DIAGRAM

                                                                                                              DQ0–DQ7

              VCC

              VSS                                           Erase Voltage                                     Input/Output

                                                              Generator                                       Buffers

              WE#              State

                            Control

                            Command

                            Register             PGM Voltage

                                                 Generator

                                                                          Chip Enable                  STB    Data Latch

              CE#                                                         Output Enable

              OE#                                                                           Logic

                                                                    STB                     Y-Decoder         Y-Gating

                    VCC Detector                 Timer                       Address Latch

                                                                                            X-Decoder         Cell Matrix

A0–A18

                                                                                                                            21445B-1

                                                        Am29F040B                                                                 3
                               P  RELI      M  I  N  ARY

CONNECTION  DIAGRAMS

   A18      1         32  VCC

   A16      2         31  WE#                                  A12  A15  A16  A18  VCC  WE#  A17

   A15      3         30  A17

   A12      4         29  A14                                  4    3    2    1    32   31   30

   A7       5         28  A13                        A7    5                                      29  A14

   A6       6         27  A8                         A6    6                                      28  A13

   A5       7         26  A9                         A5    7                                      27  A8

   A4       8         25  A11                        A4    8                                      26  A9

                PDIP                                 A3    9                                      25  A11

   A3       9         24  OE#                                            PLCC

   A2       10        23  A10                        A2    10                                     24  OE#

   A1       11        22  CE#                        A1    11                                     23  A10

   A0       12        21  DQ7                        A0    12                                     22  CE#

                                                     DQ0   13                                     21  DQ7

   DQ0      13        20  DQ6                                  14   15   16   17   18   19   20

   DQ1      14        19  DQ5

   DQ2      15        18  DQ4                                  DQ1  DQ2  VSS  DQ3  DQ4  DQ5  DQ6

   VSS      16        17  DQ3

                                  21445B-2                                                            21445B-3

   A11          1                                                             32             OE#

   A9           2                                                             31             A10

   A8           3                                                             30             CE#

   A13          4                                                             29             DQ7

   A14          5                                                             28             DQ6

   A17          6                                                             27             DQ5

   WE#          7                                                             26             DQ4

   VCC          8                 32-Pin    Standard TSOP                     25             DQ3

   A18          9                                                             24             VSS

   A16          10                                                            23             DQ2

   A15          11                                                            22             DQ1

   A12          12                                                            21             DQ0

   A7           13                                                            20             A0

   A6           14                                                            19             A1

   A5           15                                                            18             A2

   A4           16                                                            17             A3

   OE#          1                                                             32             A11

   A10          2                                                             31             A9

   CE#          3                                                             30             A8

   DQ7          4                                                             29             A13

   DQ6          5                                                             28             A14

   DQ5          6                                                             27             A17

   DQ4          7                                                             26             WE#

   DQ3          8                 32-Pin Reverse TSOP                         25             VCC

   VSS          9                                                             24             A18

   DQ2          10                                                            23             A16

   DQ1          11                                                            22             A15

   DQ0          12                                                            21             A12

   A0           13                                                            20             A7

   A1           14                                                            19             A6

   A2           15                                                            18             A5

   A3           16                                                            17             A4

                                                                                                      21445B-4

4                                 Am29F040B
                                                    PRE  L  I  M  I  NARY

PIN CONFIGURATION                                                    LOGIC SYMBOL

A0–A18   =     Address Inputs

DQ0–DQ7  =     Data Input/Output                                           19

CE#      =     Chip Enable                                                     A0–A18                              8

WE#      =     Write Enable                                                                       DQ0–DQ7

OE#      =     Output Enable

                                                                               CE#

VSS      =     Device Ground                                                   OE#

VCC      =     +5.0 V single power supply                                      WE#

               (see Product Selector Guide for

               device speed ratings and voltage

               supply tolerances)                                                                                     21445B-5

ORDERING INFORMATION

Standard Products

AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed

by a combination of the following:

     Am29F040B  -55                 E  C            B

                                                                     OPTIONAL PROCESSING

                                                                     Blank = Standard Processing

                                                                        B  = Burn-in

                                                                     (Contact an AMD representative for more information)

                                                                     TEMPERATURE RANGE

                                                                     C  =  Commercial (0°C to +70°C)

                                                                     I  =  Industrial (–40°C to +85°C)

                                                                     E  =  Extended (–55°C to +125°C)

                                                                     PACKAGE TYPE

                                                                     P  =  32-Pin Plastic DIP (PD 032)

                                                                     J  =  32-Pin Rectangular Plastic Leaded Chip

                                                                           Carrier (PL 032)

                                                                     E  =  32-Pin Thin Small Outline Package (TSOP)

                                                                           Standard Pinout (TS 032)

                                                                     F  =  32-Pin Thin Small Outline Package (TSOP)

                                                                           Reverse Pinout (TSR032)

                                                                     SPEED OPTION

                                                                     See Product Selector Guide and Valid Combinations

                     DEVICE NUMBER/DESCRIPTION

                     Am29F040B

                     4 Megabit (512 K x 8-Bit) CMOS 5.0 Volt-only Sector Erase Flash Memory

                     5.0 V Read, Program, and Erase

                Valid Combinations                                                    Valid Combinations

                                                                     Valid Combinations list configurations planned to be sup-

Am29F040B-55                                                         ported in volume for this device. Consult the local AMD sales

                JC, JI, JE, EC, EI, EE, FC, FI, FE                   office to confirm availability of specific valid combinations and

Am29F040B-70                                                         to check on newly released combinations.

Am29F040B-90                           PC, PI, PE,

Am29F040B-120                          JC, JI, JE,

                                       EC, EI, EE,

Am29F040B-150                          FC, FI, FE

                                                         Am29F040B                                                                      5
                                                PRELI          M   I  NARY

DEVICE BUS OPERATIONS                                                 tion needed to execute the command. The contents of

This section describes the requirements and use of the                the register serve as inputs to the internal state ma-

device bus operations, which are initiated through the                chine. The state machine outputs dictate the function of

internal command register. The command register it-                   the device. The appropriate device bus operations

self does not occupy any addressable memory loca-                     table lists the inputs and control levels required, and the

tion. The register is composed of latches that store the              resulting output. The following subsections describe

commands, along with the address and data informa-                    each of these operations in further detail.

                                  Table 1.      Am29F040B Device Bus             Operations

                   Operation                              CE#         OE#        WE#             A0–A20             DQ0–DQ7

Read                                                      L           L          H               AIN                DOUT

Write                                                     L           H          L               AIN                DIN

CMOS Standby                                    VCC ± 0.5 V           X          X               X                  High-Z

TTL Standby                                               H           X          X               X                  High-Z

Output Disable                                            L           H          H               X                  High-Z

Legend:

L = Logic Low = VIL, H = Logic High = VIH, VID  = 12.0 ± 0.5 V, X = Don’t Care,  DIN = Data In,  DOUT = Data  Out,  AIN = Address  In

Note: See the section on Sector Protection for  more information.

Requirements for Reading Array Data                                   dicate the address space that each sector occupies. A

To read array data from the outputs, the system must                  “sector address” consists of the address bits required

drive the CE# and OE# pins to VIL. CE# is the power                   to uniquely select a sector. See the “Command Defini-

control and selects the device. OE# is the output control             tions” section for details on erasing a sector or the en-

and gates array data to the output pins. WE# should re-               tire chip, or suspending/resuming the erase operation.

main at VIH.                                                          After the system writes the autoselect command se-

The internal state machine is set for reading array                   quence, the device enters the autoselect mode. The

data upon device power-up, or after a hardware reset.                 system can then read autoselect codes from the inter-

This ensures that no spurious alteration of the mem-                  nal register (which is separate from the memory array)

ory content occurs during the power transition. No                    on DQ7–DQ0. Standard read cycle timings apply in this

command is necessary in this mode to obtain array                     mode. Refer to the “Autoselect Mode” and “Autoselect

data. Standard microprocessor read cycles that as-                    Command Sequence” sections for more information.

sert valid addresses on the device address inputs                     ICC2 in the DC Characteristics table represents the ac-

produce valid data on the device data outputs. The                    tive current specification for the write mode. The “AC

device remains enabled for read access until the                      Characteristics” section contains timing specification

command register contents are altered.                                tables and timing diagrams for write operations.

See “Reading Array Data” for more information. Refer                  Program and Erase Operation Status

to the AC Read Operations table for timing specifica-

tions and to the Read Operations Timings diagram for                  During an erase or program operation, the system may

the timing waveforms. ICC1 in the DC Characteristics                  check the status of the operation by reading the status

table  represents    the  active  current  specification  for         bits on DQ7–DQ0. Standard read cycle timings and ICC

reading array data.                                                   read specifications apply. Refer to “Write Operation

                                                                      Status” for more information, and to each AC Charac-

Writing Commands/Command Sequences                                    teristics section for timing diagrams.

To write a command or command sequence (which in-                     Standby Mode

cludes programming data to the device and erasing

sectors of memory), the system must drive WE# and                     When the system is not reading or writing to the device,

CE# to VIL, and OE# to VIH.                                           it can place the device in the standby mode. In this

An erase operation can erase one sector, multiple sec-                mode, current consumption is greatly reduced, and the

tors, or the entire device. The Sector Address Tables in-             outputs are placed in the high impedance state, inde-

                                                                      pendent of the OE# input.

6                                                         Am29F040B
                                              PRELI         M       I  NARY

The device enters the CMOS standby mode when the                       ICC3 in the DC Characteristics tables represents the

CE# pin is held at VCC ± 0.5 V. (Note that this is a more              standby current specification.

restricted voltage range than VIH.) The device enters                  Output Disable Mode

the TTL standby mode when CE# is held at VIH. The

device requires the standard access time (tCE) before it               When the OE# input is at VIH, output from the device is

is ready to read data.                                                 disabled. The output pins are placed in the high imped-

If the device is deselected during erasure or program-                 ance state.

ming, the device draws active current until the

operation is completed.

                                              Table  2.     Sector  Addresses Table

       Sector                A18                     A17               A16                             Address Range

       SA0                   0                           0             0                               00000h–0FFFFh

       SA1                   0                           0             1                               10000h–1FFFFh

       SA2                   0                           1             0                               20000h–2FFFFh

       SA3                   0                           1             1                               30000h–3FFFFh

       SA4                   1                           0             0                               40000h–4FFFFh

       SA5                   1                           0             1                               50000h–5FFFFh

       SA6                   1                           1             0                               60000h–6FFFFh

       SA7                   1                           1             1                               70000h–7FFFFh

Note:  All sectors  are  64  Kbytes in size.

Autoselect Mode

The autoselect mode provides manufacturer and de-                      dress must appear on the appropriate highest order

vice identification, and sector protection verification,               address bits. Refer to the corresponding Sector Ad-

through identifier codes output on DQ7–DQ0. This                       dress Tables. The Command Definitions table shows

mode is primarily intended for programming equipment                   the remaining address bits that are don’t care. When all

to automatically match a device to be programmed with                  necessary bits have been set as required, the program-

its corresponding programming algorithm. However,                      ming equipment may then read the corresponding

the autoselect codes can also be accessed in-system                    identifier code on DQ7–DQ0.

through the command register.                                          To access the autoselect codes in-system, the host

When using programming equipment, the autoselect                       system can issue the autoselect command via the

mode requires VID (11.5 V to 12.5 V) on address pin                    command register, as shown in the Command Defini-

A9. Address pins A6, A1, and A0 must be as shown in                    tions table. This method does not require VID. See

Autoselect Codes (High Voltage Method) table. In addi-                 “Command Definitions” for details on using the autose-

tion, when verifying sector protection, the sector ad-                 lect mode.

                                                            Am29F040B                                                            7
                                          PRELIMINARY

                      Table 3.         Am29F040B Autoselect Codes (High Voltage      Method)

                                                                                                  Identifier Code on

       Description    A18–A16          A15–A10      A9     A8–A7  A6   A5–A2   A1      A0         DQ7-DQ0

Manufacturer ID: AMD             X     X            VID    X      VIL       X  VIL     VIL              01h

Device ID: Am29F040B             X     X            VID    X      VIL       X  VIL     VIH              A4h

Sector Protection              Sector                                                             01h (protected)

Verification          Address          X            VID    X      VIL       X  VIH     VIL

                                                                                                  00h (unprotected)

Sector Protection/Unprotection                                gramming, which might otherwise be caused by spuri-

The hardware sector protection feature disables both          ous system level signals during VCC power-up and

program and erase operations in any sector. The               power-down transitions, or from system noise.

hardware sector unprotection feature re-enables both          Low VCC Write Inhibit

program and erase operations in previously pro-               When VCC is less than VLKO, the device does not ac-

tected sectors.                                               cept any write cycles. This protects data during VCC

Sector protection/unprotection must be implemented            power-up and power-down. The command register and

using programming equipment. The procedure re-                all internal program/erase circuits are disabled, and the

quires a high voltage (VID) on address pin A9 and the         device resets. Subsequent writes are ignored until VCC

control pins. Details on this method are provided in a        is greater than VLKO. The system must provide the

supplement, publication number 19957. Contact an              proper signals to the control pins to prevent uninten-

AMD representative to obtain a copy of the appropriate        tional writes when VCC is greater than VLKO.

document.                                                     Write Pulse “Glitch” Protection

The device is shipped with all sectors unprotected.           Noise pulses of less than 5 ns (typical) on OE#, CE# or

AMD offers the option of programming and protecting           WE# do not initiate a write cycle.

sectors at its factory prior to shipping the device           Logical Inhibit

through AMD’s ExpressFlash™ Service. Contact an

AMD representative for details.                               Write cycles are inhibited by holding any one of OE# =

It is possible to determine whether a sector is protected     VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,

or unprotected. See “Autoselect Mode” for details.            CE# and WE# must be a logical zero while OE# is a

                                                              logical one.

Hardware Data Protection                                      Power-Up Write Inhibit

The command sequence requirement of unlock cycles             If WE# = CE# = VIL and OE# = VIH during power up, the

for programming or erasing provides data protection           device does not accept commands on the rising edge

against inadvertent writes (refer to the Command Defi-        of WE#. The internal state machine is automatically

nitions table). In addition, the following hardware data      reset to reading array data on power-up.

protection measures prevent accidental erasure or pro-

COMMAND DEFINITIONS

Writing specific address and data commands or se-             Reading Array Data

quences into the command register initiates device op-        The device is automatically set to reading array data

erations. The Command Definitions table defines the           after device power-up. No commands are required to

valid register command sequences. Writing incorrect           retrieve data. The device is also ready to read array

address and data values or writing them in the im-            data after completing an Embedded Program or Em-

proper sequence resets the device to reading array            bedded Erase algorithm.

data.

All addresses are latched on the falling edge of WE# or       After the device accepts an Erase Suspend command,

CE#, whichever happens later. All data is latched on          the device enters the Erase Suspend mode. The sys-

the rising edge of WE# or CE#, whichever happens              tem can read array data using the standard read tim-

first. Refer to the appropriate timing diagrams in the        ings, except that if it reads at an address within erase-

“AC Characteristics” section.                                 suspended sectors, the device outputs status data.

                                                              After completing a programming operation in the Erase

                                                              Suspend mode, the system may once again read array

8                                                   Am29F040B
                                      PRELI               M  I  NARY

data with the same exception. See “Erase Suspend/               Method) table, which is intended for PROM program-

Erase Resume Commands” for more information on                  mers and requires VID on address bit A9.

this mode.                                                      The autoselect command sequence is initiated by

The system must issue the reset command to re-en-               writing two unlock cycles, followed by the autoselect

able the device for reading array data if DQ5 goes high,        command. The device then enters the autoselect

or while in the autoselect mode. See the “Reset Com-            mode, and the system may read at any address any

mand” section, next.                                            number of times, without initiating another command

See also “Requirements for Reading Array Data” in the           sequence.

“Device Bus Operations” section for more information.           A read cycle at address XX00h or retrieves the manu-

The Read Operations table provides the read parame-             facturer code. A read cycle at address XX01h returns

ters, and Read Operation Timings diagram shows the              the device code. A read cycle containing a sector ad-

timing diagram.                                                 dress (SA) and the address 02h in returns 01h if that

                                                                sector is protected, or 00h if it is unprotected. Refer to

Reset Command                                                   the Sector Address tables for valid sector addresses.

Writing the reset command to the device resets the de-          The system must write the reset command to exit the

vice to reading array data. Address bits are don’t care         autoselect mode and return to reading array data.

for this command.

The reset command may be written between the se-                Byte Program Command Sequence

quence cycles in an erase command sequence before               Programming is a four-bus-cycle operation. The pro-

erasing begins. This resets the device to reading array         gram command sequence is initiated by writing two un-

data. Once erasure begins, however, the device ig-              lock write cycles, followed by the program set-up

nores reset commands until the operation is complete.           command. The program address and data are written

The reset command may be written between the se-                next, which in turn initiate the Embedded Program al-

quence cycles in a program command sequence be-                 gorithm. The system is not required to provide further

fore programming begins. This resets the device to              controls or timings. The device automatically provides

reading array data (also applies to programming in              internally generated program pulses and verify the pro-

Erase Suspend mode). Once programming begins,                   grammed cell margin. The Command Definitions take

however, the device ignores reset commands until the            shows the address and data requirements for the byte

operation is complete.                                          program command sequence.

The reset command may be written between the se-                When the Embedded Program algorithm is complete,

quence cycles in an autoselect command sequence.                the device then returns to reading array data and ad-

Once in the autoselect mode, the reset command must             dresses are no longer latched. The system can deter-

be written to return to reading array data (also applies        mine the status of the program operation by using DQ7

to autoselect during Erase Suspend).                            or DQ6. See “Write Operation Status” for information

                                                                on these status bits.

If DQ5 goes high during a program or erase operation,           Any commands written to the device during the Em-

writing the reset command returns the device to read-           bedded Program Algorithm are ignored.

ing array data (also applies during Erase Suspend).

                                                                Programming is allowed in any sequence and across

Autoselect Command Sequence                                     sector boundaries. A bit cannot be programmed

The autoselect command sequence allows the host                 from a “0” back to a “1”. Attempting to do so may halt

system to access the manufacturer and devices codes,            the operation and set DQ5 to “1”, or cause the Data#

and determine whether or not a sector is protected.             Polling algorithm to indicate the operation was suc-

The Command Definitions table shows the address                 cessful. However, a succeeding read will show that the

and data requirements. This method is an alternative to         data is still “0”. Only erase operations can convert a “0”

that shown in the Autoselect Codes (High Voltage                to a “1”.

                                                     Am29F040B                                                              9
                                             PRELI           M  I  NARY

                                                                   plete, the device returns to reading array data and

                                                                   addresses are no longer latched.

                                  START                            Figure 2 illustrates the algorithm for the erase opera-

                                                                   tion. See the Erase/Program Operations tables in “AC

                                                                   Characteristics” for parameters, and to the Chip/Sector

                                  Write Program                    Erase Operation Timings for timing waveforms.

                                Command Sequence                   Sector Erase Command Sequence

                                                                   Sector erase is a six bus cycle operation. The sector

                                  Data Poll                        erase command sequence is initiated by writing two un-

                                  from System                      lock cycles, followed by a set-up command. Two addi-

               Embedded                                            tional unlock write cycles are then followed by the

               Program                                             address of the sector to be erased, and the sector

               algorithm                                           erase command. The Command Definitions table

               in progress                                         shows the address and data requirements for the sec-

                                  Verify Data?           No        tor erase command sequence.

                                                                   The device does not require the system to preprogram

                                  Yes                              the memory prior to erase. The Embedded Erase algo-

                                                                   rithm automatically programs and verifies the sector for

                                                                   an all zero data pattern prior to electrical erase. The

    Increment  Address      No    Last Address?                    system is not required to provide any controls or tim-

                                                                   ings during these operations.

                                  Yes                              After the command sequence is written, a sector erase

                                                                   time-out of 50 µs begins. During the time-out period,

                                  Programming                      additional sector addresses and sector erase com-

                                  Completed                        mands may be written. Loading the sector erase buffer

                                                                   may be done in any sequence, and the number of sec-

                                                 21445B-6          tors may be from one sector to all sectors. The time be-

Note: See the appropriate Command Definitions table for            tween these additional cycles must be less than 50 µs,

program command sequence.                                          otherwise the last address and command might not be

                                                                   accepted, and erasure may begin. It is recommended

               Figure 1.  Program Operation                        that processor interrupts be disabled during this time to

                                                                   ensure all commands are accepted. The interrupts can

                                                                   be re-enabled after the last Sector Erase command is

Chip Erase Command Sequence                                        written. If the time between additional sector erase

                                                                   commands can be assumed to be less than 50 µs, the

Chip erase is a six-bus-cycle operation. The chip erase            system need not monitor DQ3. Any command other

command sequence is initiated by writing two unlock                than Sector Erase or Erase Suspend during the

cycles, followed by a set-up command. Two additional               time-out period resets the device to reading array

unlock write cycles are then followed by the chip erase            data. The system must rewrite the command sequence

command, which in turn invokes the Embedded Erase                  and any additional sector addresses and commands.

algorithm. The device does not require the system to               The system can monitor DQ3 to determine if the sector

preprogram prior to erase. The Embedded Erase algo-                erase timer has timed out. (See the “DQ3: Sector Erase

rithm automatically preprograms and verifies the entire            Timer” section.) The time-out begins from the rising

memory for an all zero data pattern prior to electrical            edge of the final WE# pulse in the command sequence.

erase. The system is not required to provide any con-

trols or timings during these operations. The Command              Once the sector erase operation has begun, only the

Definitions table shows the address and data require-              Erase Suspend command is valid. All other commands

ments for the chip erase command sequence.                         are ignored.

Any commands written to the chip during the Embed-                 When the Embedded Erase algorithm is complete, the

ded Erase algorithm are ignored.                                   device returns to reading array data and addresses are

The system can determine the status of the erase                   no longer latched. The system can determine the sta-

operation by using DQ7, DQ6, or DQ2. See “Write                    tus of the erase operation by using DQ7, DQ6, or DQ2.

Operation Status” for information on these status                  Refer to “Write Operation Status” for information on

bits. When the Embedded Erase algorithm is com-                    these status bits.

10                                                       Am29F040B
               PRELI                                     M  I  NARY

Figure 2 illustrates the algorithm for the erase opera-        The system may also write the autoselect command

tion. Refer to the Erase/Program Operations tables in          sequence when the device is in the Erase Suspend

the “AC Characteristics” section for parameters, and to        mode. The device allows reading autoselect codes

the Sector Erase Operations Timing diagram for timing          even at addresses within erasing sectors, since the

waveforms.                                                     codes are not stored in the memory array. When the

                                                               device exits the autoselect mode, the device reverts to

Erase Suspend/Erase Resume Commands                            the Erase Suspend mode, and is ready for another

The Erase Suspend command allows the system to in-             valid operation. See “Autoselect Command Sequence”

terrupt a sector erase operation and then read data            for more information.

from, or program data to, any sector not selected for          The system must write the Erase Resume command

erasure. This command is valid only during the sector          (address bits are “don’t care”) to exit the erase suspend

erase operation, including the 50 µs time-out period           mode and continue the sector erase operation. Further

during the sector erase command sequence. The                  writes of the Resume command are ignored. Another

Erase Suspend command is ignored if written during             Erase Suspend command can be written after the de-

the chip erase operation or Embedded Program algo-             vice has resumed erasing.

rithm. Writing the Erase Suspend command during the

Sector Erase time-out immediately terminates the

time-out period and suspends the erase operation. Ad-

dresses are “don’t-cares” when writing the Erase Sus-

pend command.                                                              START

When the Erase Suspend command is written during a

sector erase operation, the device requires a maximum

of 20 µs to suspend the erase operation. However,                          Write Erase

when the Erase Suspend command is written during                           Command Sequence

the sector erase time-out, the device immediately ter-

minates the time-out period and suspends the erase

operation.

After the erase operation has been suspended, the                          Data Poll

                                                                           from System

system can read array data from or program data to                                            Embedded

any sector not selected for erasure. (The device “erase                                       Erase

suspends” all sectors selected for erasure.) Normal                                           algorithm

read and write timings and command definitions apply.                                         in progress

Reading at any address within erase-suspended sec-                     No  Data = FFh?

tors produces status data on DQ7–DQ0. The system

can use DQ7, or DQ6 and DQ2 together, to determine

if a sector is actively erasing or is erase-suspended.                                Yes

See “Write Operation Status” for information on these

status bits.                                                               Erasure Completed

After an erase-suspended program operation is com-

plete, the system can once again read array data within                                                    21445B-7

non-suspended sectors. The system can determine

the status of the program operation using the DQ7 or           Notes:

DQ6 status bits, just as in the standard program oper-         1.  See the appropriate Command Definitions table for erase

ation. See “Write Operation Status” for more informa-              command sequence.

tion.                                                          2.  See “DQ3: Sector Erase Timer” for more information.

                                                                           Figure 2.  Erase Operation

               Am29F040B                                                                                                    11
                                                       PRELIMINARY

                                       Table 4.            Am29F040B Command Definitions

                                                                              Bus Cycles (Notes 2–4)

              Command                  Cycles       First       Second        Third              Fourth      Fifth             Sixth

              Sequence

                (Note 1)                       Addr    Data    Addr  Data     Addr   Data      Addr    Data  Addr  Data  Addr          Data

Read (Note 5)                          1       RA          RD

Reset (Note 6)                         1       XXX         F0

                Manufacturer ID        4       555         AA  2AA   55       555          90    X00   01

Autoselect      Device ID              4       555         AA  2AA   55       555          90    X01   A4

    (Note 7)

                Sector Protect Verify                                                            SA    XX00

                (Note 8)               4       555         AA  2AA   55       555          90    X02

                                                                                                       XX01

Program                                4       555         AA  2AA   55       555          A0    PA    PD

Chip Erase                             6       555         AA  2AA   55       555          80    555   AA    2AA    55         555      10

Sector Erase                           6       555         AA  2AA   55       555          80    555   AA    2AA    55         SA       30

Erase Suspend (Note 9)                 1       XXX         B0

Erase Resume (Note 10)                 1       XXX         30

Legend:

X = Don’t care                                                           PD = Data to be programmed at location PA. Data latches on the

RA = Address of the memory location to be read.                          rising edge of WE# or CE# pulse, whichever happens first.

RD = Data read from location RA during read operation.                   SA = Address of the sector to be verified (in autoselect mode) or

                                                                         erased. Address bits A18–A16 select a unique sector.

PA = Address of the memory location to be programmed.

Addresses latch on the falling edge of the WE# or CE# pulse,

whichever happens later.

Notes:

1.  See Table 1 for description of bus operations.                       7.   The fourth cycle of the autoselect command sequence is a

2.  All values are in hexadecimal.                                            read cycle.

3.  Except when reading array or autoselect data, all bus cycles         8.   The data is 00h for an unprotected sector and 01h for a

    are write operations.                                                     protected sector. See “Autoselect Command Sequence” for

                                                                              more information.

4.  Address bits A18–A11 are don’t cares for unlock and                  9.   The system may read and program in non-erasing sectors, or

    command cycles, unless SA or PA required.                                 enter the autoselect mode, when in the Erase Suspend

5.  No unlock or command cycles required when reading array                   mode. The Erase Suspend command is valid only during a

    data.                                                                     sector erase operation.

6.  The Reset command is required to return to reading array             10.  The Erase Resume command is valid only during the Erase

    data when device is in the autoselect mode, or if DQ5 goes                Suspend mode.

    high (while the device is providing status data).

12                                                             Am29F040B
                                        PRELI                  M  I  NARY

WRITE OPERATION STATUS

The device provides several bits to determine the sta-               rithms) figure in the “AC Characteristics” section illus-

tus of a write operation: DQ2, DQ3, DQ5, DQ6, and                    trates this.

DQ7. Table 5 and the following subsections describe                  Table 5 shows the outputs for Data# Polling on DQ7.

the functions of these bits. DQ7 and DQ6 each offer a                Figure 3 shows the Data# Polling algorithm.

method for determining whether a program or erase

operation is complete or in progress. These three bits

are discussed first.

DQ7: Data# Polling                                                                 START

The Data# Polling bit, DQ7, indicates to the host

system  whether       an  Embedded  Algorithm  is          in

progress or completed, or whether the device is in                                 Read DQ7–DQ0

Erase Suspend. Data# Polling is valid after the rising                             Addr = VA

edge of the final WE# pulse in the program or erase

command sequence.

During the Embedded Program algorithm, the device

outputs on DQ7 the complement of the datum pro-                                    DQ7 = Data?   Yes

grammed to DQ7. This DQ7 status also applies to pro-

gramming     during   Erase   Suspend.  When   the

Embedded Program algorithm is complete, the device                                      No

outputs the datum programmed to DQ7. The system

must provide the program address to read valid status

information on DQ7. If a program address falls within a                  No        DQ5 = 1?

protected sector, Data# Polling on DQ7 is active for ap-

proximately 2 µs, then the device returns to reading

array data.                                                                             Yes

During the Embedded Erase algorithm, Data# Polling

produces a “0” on DQ7. When the Embedded Erase al-                                 Read DQ7–DQ0

gorithm is complete, or if the device enters the Erase                             Addr = VA

Suspend mode, Data# Polling produces a “1” on DQ7.

This is analogous to the complement/true datum output

described for the Embedded Program algorithm: the

erase function changes all the bits in a sector to “1”;

prior to this, the device outputs the “complement,” or                             DQ7 = Data?   Yes

“0.” The system must provide an address within any of

the sectors selected for erasure to read valid status in-

formation on DQ7.                                                                       No

After an erase command sequence is written, if all sec-

tors selected for erasing are protected, Data# Polling                             FAIL               PASS

on DQ7 is active for approximately 100 µs, then the de-

vice returns to reading array data. If not all selected              Notes:

sectors are protected, the Embedded Erase algorithm                  1.  VA = Valid address for programming. During a sector

erases the unprotected sectors, and ignores the se-                      erase operation, a valid address is an address within any

lected sectors that are protected.                                       sector selected for erasure. During chip erase, a valid

When the system detects DQ7 has changed from the                         address is any non-protected sector address.

complement to true data, it can read valid data at                   2.  DQ7 should be rechecked even if DQ5 = “1” because

DQ7–DQ0 on the following read cycles. This is be-                        DQ7 may change simultaneously with DQ5.

cause   DQ7  may      change  asynchronously   with

DQ0–DQ6 while Output Enable (OE#) is asserted low.                                                                     21445B-8

The Data# Polling Timings (During Embedded Algo-                             Figure 3.   Data# Polling Algorithm

                                               Am29F040B                                                                            13
                                     PRELI                   M  I  NARY

DQ6: Toggle Bit I                                                  sure. (The system may use either OE# or CE# to con-

Toggle Bit I on DQ6 indicates whether an Embedded                  trol the read cycles.) But DQ2 cannot distinguish

Program or Erase algorithm is in progress or complete,             whether the sector is actively erasing or is erase-sus-

or whether the device has entered the Erase Suspend                pended. DQ6, by comparison, indicates whether the

mode. Toggle Bit I may be read at any address, and is              device is actively erasing, or is in Erase Suspend, but

valid after the rising edge of the final WE# pulse in the          cannot distinguish which sectors are selected for era-

command sequence (prior to the program or erase op-                sure. Thus, both status bits are required for sector and

eration), and during the sector erase time-out.                    mode information. Refer to Table 5 to compare outputs

                                                                   for DQ2 and DQ6.

During an Embedded Program or Erase algorithm op-                  Figure 4 shows the toggle bit algorithm in flowchart

eration, successive read cycles to any address cause               form, and the section “DQ2: Toggle Bit II” explains the

DQ6 to toggle. (The system may use either OE# or                   algorithm. See also the “DQ6: Toggle Bit I” subsection.

CE# to control the read cycles.) When the operation is             Refer to the Toggle Bit Timings figure for the toggle bit

complete, DQ6 stops toggling.                                      timing diagram. The DQ2 vs. DQ6 figure shows the dif-

After an erase command sequence is written, if all                 ferences between DQ2 and DQ6 in graphical form.

sectors selected for erasing are protected, DQ6 tog-

gles for approximately 100 µs, then returns to reading             Reading Toggle Bits DQ6/DQ2

array data. If not all selected sectors are protected,             Refer to Figure 4 for the following discussion. When-

the Embedded Erase algorithm erases the unpro-                     ever the system initially begins reading toggle bit sta-

tected sectors, and ignores the selected sectors that              tus, it must read DQ7–DQ0 at least twice in a row to

are protected.                                                     determine whether a toggle bit is toggling. Typically, a

The system can use DQ6 and DQ2 together to deter-                  system would note and store the value of the toggle bit

mine whether a sector is actively erasing or is erase-             after the first read. After the second read, the system

suspended. When the device is actively erasing (that is,           would compare the new value of the toggle bit with the

the Embedded Erase algorithm is in progress), DQ6                  first. If the toggle bit is not toggling, the device has

toggles. When the device enters the Erase Suspend                  completed the program or erase operation. The sys-

mode, DQ6 stops toggling. However, the system must                 tem can read array data on DQ7–DQ0 on the following

also use DQ2 to determine which sectors are erasing                read cycle.

or erase-suspended. Alternatively, the system can use              However, if after the initial two read cycles, the system

DQ7 (see the subsection on “DQ7: Data# Polling”).                  determines that the toggle bit is still toggling, the

If a program address falls within a protected sector,              system also should note whether the value of DQ5 is

DQ6 toggles for approximately 2 µs after the program               high (see the section on DQ5). If it is, the system

command sequence is written, then returns to reading               should then determine again whether the toggle bit is

array data.                                                        toggling, since the toggle bit may have stopped tog-

DQ6 also toggles during the erase-suspend-program                  gling just as DQ5 went high. If the toggle bit is no longer

mode, and stops toggling once the Embedded Pro-                    toggling, the device has successfully completed the

gram algorithm is complete.                                        program or erase operation. If it is still toggling, the

                                                                   device did not complete the operation successfully, and

The Write Operation Status table shows the outputs for             the system must write the reset command to return to

Toggle Bit I on DQ6. Refer to Figure 4 for the toggle bit          reading array data.

algorithm, and to the Toggle Bit Timings figure in the             The remaining scenario is that the system initially de-

“AC Characteristics” section for the timing diagram.               termines that the toggle bit is toggling and DQ5 has not

The DQ2 vs. DQ6 figure shows the differences be-                   gone high. The system may continue to monitor the

tween DQ2 and DQ6 in graphical form. See also the                  toggle bit and DQ5 through successive read cycles, de-

subsection on “DQ2: Toggle Bit II”.                                termining the status as described in the previous para-

DQ2: Toggle Bit II                                                 graph. Alternatively, it may choose to perform other

                                                                   system tasks. In this case, the system must start at the

The “Toggle Bit II” on DQ2, when used with DQ6, indi-              beginning of the algorithm when it returns to determine

cates whether a particular sector is actively erasing              the status of the operation (top of Figure 4).

(that is, the Embedded Erase algorithm is in progress),

or whether that sector is erase-suspended. Toggle Bit              DQ5: Exceeded Timing Limits

II is valid after the rising edge of the final WE# pulse in        DQ5 indicates whether the program or erase time has

the command sequence.                                              exceeded a specified internal pulse count limit. Under

DQ2 toggles when the system reads at addresses                     these conditions DQ5 produces a “1.” This is a failure

within those sectors that have been selected for era-              condition that indicates the program or erase cycle was

                                                                   not successfully completed.

14                                                 Am29F040B
                                            PRELI             M  I  NARY

The DQ5 failure condition may appear if the system

tries to program a “1” to a location that is previously pro-

grammed to “0.” Only an erase operation can change

a “0” back to a “1.” Under this condition, the device                       START

halts the operation, and when the operation has ex-

ceeded the timing limits, DQ5 produces a “1.”

Under both these conditions, the system must issue the                      Read DQ7–DQ0

reset command to return the device to reading array

data.

DQ3: Sector Erase Timer                                                     Read DQ7–DQ0           Note 1

After writing a sector erase command sequence, the

system may read DQ3 to determine whether or not an

erase operation has begun. (The sector erase timer

does not apply to the chip erase command.) If addi-                         Toggle Bit             No

tional sectors are selected for erasure, the entire time-                   = Toggle?

out also applies after each additional sector erase

command. When the time-out is complete, DQ3                                                  Yes

switches from “0” to “1.” The system may ignore DQ3

if the system can guarantee that the time between ad-

ditional sector erase commands will always be less                      No  DQ5 = 1?

than 50 µs. See also the “Sector Erase Command Se-

quence” section.

After the sector erase command sequence is written,                                          Yes

the system should read the status on DQ7 (Data# Poll-

ing) or DQ6 (Toggle Bit I) to ensure the device has ac-                     Read DQ7–DQ0           (Notes

cepted the command sequence, and then read DQ3. If                          Twice                  1, 2)

DQ3 is “1”, the internally controlled erase cycle has be-

gun; all further commands (other than Erase Suspend)

are ignored until the erase operation is complete. If                       Toggle Bit             No

DQ3 is “0”, the device will accept additional sector                        = Toggle?

erase commands. To ensure the command has been

accepted, the system software should check the status

of DQ3 prior to and following each subsequent sector                                         Yes

erase command. If DQ3 is high on the second status                          Program/Erase

check, the last command might not have been ac-                             Operation Not          Program/Erase

cepted. Table 5 shows the outputs for DQ3.                                  Complete, Write        Operation Complete

                                                                            Reset Command

                                                                    Notes:

                                                                    1.  Read toggle bit twice to determine whether or not it is

                                                                        toggling. See text.

                                                                    2.  Recheck toggle bit because it may stop toggling as DQ5

                                                                        changes to “1”. See text.

                                                                                                                   21445B-9

                                                                            Figure 4.        Toggle Bit Algorithm

                                               Am29F040B                                                                         15
                                      PRELIMINARY

                                      Table 5.  Write Operation Status

                                                DQ7                     DQ5             DQ2

          Operation                             (Note 1)     DQ6        (Note 2)  DQ3   (Note 1)

Standard  Embedded Program Algorithm            DQ7#         Toggle     0         N/A   No toggle

Mode      Embedded Erase Algorithm              0            Toggle     0         1     Toggle

          Reading within Erase                  1            No toggle  0         N/A   Toggle

Erase     Suspended Sector

Suspend   Reading within Non-Erase              Data         Data       Data      Data  Data

Mode      Suspended Sector

          Erase-Suspend-Program                 DQ7#         Toggle     0         N/A   N/A

Notes:

1.  DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further details.

2.  DQ5 switches to ‘1’ when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.

    See “DQ5: Exceeded Timing Limits” for more information.

16                                              Am29F040B
                                                  PRELI             M  I  NA    RY

ABSOLUTE MAXIMUM RATINGS

Storage Temperature

Plastic Packages . . . . . . . . . . . . . . . –65°C to +125°C

Ambient Temperature                                                                         20 ns             20 ns

with Power Applied. . . . . . . . . . . . . . –55°C to +125°C             +0.8  V

Voltage with Respect to Ground                                            –0.5  V

    VCC (Note 1) . . . . . . . . . . . . . . . . . –2.0 V to 7.0 V

    A9, OE# (Note 2) . . . . . . . . . . . . . –2.0 V to 12.5 V           –2.0  V

    All other pins (Note 1) . . . . . . . . . . –2.0 V to 7.0 V                                    20 ns

Output Short Circuit Current (Note 3)       ......      200 mA                                                       21445B-10

Notes:                                                                          Figure  5.  Maximum Negative  Overshoot

1.  Minimum DC voltage on input or I/O pins is –0.5 V. During                               Waveform

    voltage transitions, inputs may undershoot VSS to –2.0 V

    for periods of up to 20 ns. See Figure 5. Maximum DC

    voltage on input and I/O pins is VCC + 0.5 V. During

    voltage transitions, input and I/O pins may overshoot to

    VCC + 2.0 V for periods up to 20 ns. See Figure 6.

2.  Minimum DC input voltage on A9 pin is –0.5 V. During                                           20 ns

    voltage transitions, A9 and OE# may undershoot VSS to

    –2.0 V for periods of up to 20 ns. See Figure 5. Maximum              VCC

    DC input voltage on A9 and OE# is 12.5 V which may                    +2.0 V

    overshoot to 13.5 V for periods up to 20 ns.                          VCC

3.  No more than one output shorted to ground at a time.                  +0.5 V

    Duration of the short circuit should not be greater than              2.0 V

    one second.

Stresses  above  those  listed  under       “Absolute  Maximum                              20 ns             20 ns

Ratings” may cause permanent damage to the device. This                                                              21445B-11

is a stress rating only; functional operation of the device at

these or any other conditions above those indicated in the op-                  Figure  6.  Maximum Positive Overshoot

erational sections of this specification is not implied. Expo-                              Waveform

sure of the device to absolute maximum rating conditions for

extended periods may affect device reliability.

OPERATING RANGES

Commer cial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . . 0°C to +70°C

Industrial (I) Devices

Ambient Temperature (TA) . . . . . . . . . –40°C to +85°C

Extended (E) Devices

Ambient Temperature (TA) . . . . . . . . –55°C to +125°C

VCC Supply Voltages

VCC for ± 5% devices . . . . . . . . . . .+4.75 V to +5.25 V

VCC for± 10% devices . . . . . . . . . . . .+4.5 V to +5.5 V

Operating ranges define those limits between which the

functionality of the device is guaranteed.

                                                        Am29F040B                                                        17
                                               PRELIMINARY

DC CHARACTERISTICS

TTL/NMOS Compatible

Parameter

    Symbol            Parameter Description    Test Description                  Min        Typ                      Max   Unit

    ILI     Input Load Current                 VIN = VSS to VCC, VCC = VCC Max                                       ±1.0  µA

    ILIT    A9 Input Load Current              VCC = VCC Max, A9 = 12.5 V                                            50    µA

    ILO     Output Leakage Current             VOUT = VSS to VCC, VCC = VCC Max                                      ±1.0  µA

    ICC1    VCC Active Read Current (Note 1)   CE# = VIL, OE# = VIH                         20                       30    mA

    ICC2    VCC Active Write (Program/Erase)   CE# = VIL, OE# = VIH                         30                       40    mA

            Current (Notes 2, 3)

    ICC3    VCC Standby Current                VCC = VCC Max, CE# = VIH                     0.4                      1.0   mA

    VIL     Input Low Level                                                      –0.5                                0.8   V

    VIH     Input High Level                                                     2.0             VCC + 0.5                 V

    VID     Voltage for Autoselect             VCC = 5.25 V                      10.5                                12.5  V

            and Sector Protect

    VOL     Output Low Voltage                 IOL = 12 mA, VCC = VCC Min                                            0.45  V

    VOH     Output High Level                  IOH = –2.5 mA, VCC = VCC Min      2.4                                       V

    VLKO    Low VCC Lock-Out Voltage                                             3.2                                 4.2   V

CMOS Compatible

Parameter

    Symbol            Parameter Description    Test Description                  Min        Typ                      Max   Unit

    ILI     Input Load Current                 VIN = VSS to VCC, VCC = VCC Max                                       ±1.0  µA

    ILIT    A9 Input Load Current              VCC = VCC Max, A9 = 12.5 V                                            50    µA

    ILO     Output Leakage Current             VOUT = VSS to VCC, VCC = VCC Max                                      ±1.0  µA

    ICC1    VCC Active Read Current            CE# = VIL, OE# = VIH                         20                       30    mA

            (Note 1)

    ICC2    VCC Active Program/Erase Current   CE# = VIL, OE# = VIH                         30                       40    mA

            (Notes 2, 3)

    ICC3    VCC Standby Current (Note 4)       VCC = VCC Max, CE# = VCC ± 0.5 V             1                        5     µA

    VIL     Input Low Level                                                      –0.5                                0.8   V

    VIH     Input High Level                                                     0.7 x VCC       VCC + 0.3                 V

    VID     Voltage for Autoselect and Sector  VCC = 5.25 V                      10.5                                12.5  V

            Protect

    VOL     Output Low Voltage                 IOL = 12.0 mA, VCC = VCC Min                                          0.45  V

    VOH1    Output High Voltage                IOH = –2.5 mA, VCC = VCC Min      0.85 VCC                                  V

    VOH2                                       IOH = –100 µA, VCC = VCC Min      VCC –0.4                                  V

    VLKO    Low VCC Lock-out Voltage                                             3.2                                 4.2   V

Notes for DC Characteristics (both tables):

1.  The ICC current listed includes both the DC operating current and the frequency dependent component (at 6 MHz).

    The frequency component typically is less than 2 mA/MHz, with OE# at VIH.

2.  ICC active while Embedded Algorithm (program or erase) is in progress.

3.  Not 100% tested.

4.  For CMOS mode only, ICC3 = 20 µA max at extended temperatures (> +85°C).

18                                             Am29F040B
                                        PREL            I  M  I  NARY

TEST CONDITIONS

                                        5.0 V                                 Table 6.  Test Specifications

                                                                 Test Condition               -55      All others        Unit

Device                                         2.7 kΩ            Output Load                           1 TTL gate

Under                                                            Output Load Capacitance, CL  30              100        pF

     Test                                                        (including jig capacitance)

               CL           6.2 kΩ                               Input Rise and Fall Times    5               20         ns

                                                                 Input Pulse Levels           0.0–3.0  0.45–2.4          V

                                                                 Input timing measurement     1.5             0.8        V

                                                                 reference levels

Note: Diodes are IN3064 or  equivalent                           Output timing measurement

                                                                 reference levels             1.5             2.0        V

                                        21445B-12

           Figure 7.        Test Setup

KEY  TO SWITCHING           WAVEFORMS

     WAVEFORM                           INPUTS                                                OUTPUTS

                                                                 Steady

                                                                 Changing from H to L

                                                                 Changing from L to H

                            Don’t  Care, Any Change Permitted                        Changing, State Unknown

                                        Does Not Apply           Center Line is High Impedance State          (High  Z)

                                                                                                              KS000010-PAL

                                                Am29F040B                                                                19
                                                   PRELIM            INAR        Y

AC CHARACTERISTICS

Read Only Operations

Parameter Symbols                                                                                Speed Options    (Note  1)

    JEDEC  Standard                  Description                  Test Setup             -55     -70         -90  -120   -150     Unit

    tAVAV  tRC        Read Cycle Time (Note 3)                                      Min  55      70          90   120        150  ns

    tAVQV  tACC       Address to Output Delay                        CE# = VIL,     Max  55      70          90   120        150  ns

                                                                     OE# = VIL

    tELQV  tCE        Chip Enable to Output Delay                    OE# = VIL      Max  55      70          90   120        150  ns

    tGLQV  tOE        Output Enable to Output Delay                                 Max  30      30          35   50         55   ns

                                                   Read                             Min  0       0           0    0          0    ns

           tOEH       Output Enable Hold

                      Time (Note 3)                Toggle and                       Min  10      10          10   10         10   ns

                                                   Data# Polling

    tEHQZ  tDF        Chip Enable to Output High Z                                  Max  18      20          20   30         35   ns

                      (Notes 2, 3)

    tGHQZ  tDF        Output Enable to Output High Z                                     18      20          20   30         35   ns

                      (Notes 2, 3)

    tAXQX  tOH        Output Hold Time from Addresses, CE#                          Min  0       0           0    0          0    ns

                      or OE#, Whichever Occurs First

Notes:

1.  See Figure 7 and Table 6 for test conditions.

2.  Output driver disable time.

3.  Not 100% tested.

                                                                       tRC

           Addresses                                              Addresses      Stable

                                                               tACC

           CE#

                                                                       tOE                                   tDF

           OE#

                                                   tOEH

           WE#                                                    tCE

                                                                                                        tOH

                                                   HIGH Z                                                                HIGH Z

           Outputs                                                                       Output  Valid

                      0V

                                                                                                                             21445B-13

                                          Figure 8.        Read Operation Timings

20                                                         Am29F040B
                                           PRELIMINARY

AC CHARACTERISTICS

Erase and Program Operations

    Parameter Symbols                                                           Speed Options

    JEDEC   Std.                       Description                -55           -70  -90  -120      -150  Unit

    tAVAV   tWC        Write Cycle Time (Note 1)             Min  55            70   90        120  150   ns

    tAVWL   tAS        Address Setup Time                    Min                     0                    ns

    tWLAX   tAH        Address Hold Time                     Min  40            45   45        50   50    ns

    tDVWH   tDS        Data Setup Time                       Min  25            30   45        50   50    ns

    tWHDX   tDH        Data Hold Time                        Min                     0                    ns

            tOES       Output Enable Setup Time              Min                     0                    ns

    tGHWL   tGHWL      Read Recover Time Before     Write    Min                     0                    ns

                       (OE# high to WE# low)

    tELWL   tCS        CE# Setup Time                        Min                     0                    ns

    tWHEH   tCH        CE# Hold Time                         Min                     0                    ns

    tWLWH   tWP        Write Pulse Width                     Min  30            35   45        50   50    ns

    tWHWL   tWPH       Write Pulse Width High                Min                     20                   ns

    tWHWH1  tWHWH1     Byte Programming Operation            Typ                     7                    µs

                       (Note 2)

    tWHWH2  tWHWH2     Sector Erase Operation                Typ                     1                    sec

                       (Note 2)

            tVCS       VCC Set Up Time (Note 1)              Min                     50                   µs

Notes:

1.  Not 100% tested.

2.  See the “Erase And Programming Performance” section for  more information.

                                                    Am29F040B                                                 21
                                            PRELIMINARY

                           Program Command Sequence         (last two   cycles)  Read Status Data      (last two  cycles)

                           tWC                   tAS

    Addresses              555h                        PA                                PA                  PA

                                                            tAH

       CE#                                  tCH

                           tGHWL

       OE#

                                  tWP                                            tWHWH1

       WE#

                           tCS              tWPH

                                  tDS

                                       tDH

       Data                            A0h                         PD                          Status      DOUT

                    tVCS

       VCC

Note: PA = program  address, PD = program data, DOUT is the true data at the program address.

                                                                                                                  21445B-14

                                  Figure 9.      Program Operation Timings

                           Erase Command    Sequence (last two cycles)                   Read Status Data

                           tWC                         tAS

       Addresses           2AAh                        SA                                      VA            VA

                                            555h for chip erase

                                                                   tAH

       CE#

                           tGHWL

       OE#                             tCH

                                  tWP

       WE#

                           tCS                   tWPH                                    tWHWH2

                                  tDS

                                       tDH

       Data                       55h                                   30h                            In         Complete

                                                                                                   Progress

                                                            10 for Chip Erase

                    tVCS

       VCC

Note:

SA = Sector Address. VA =  Valid Address for reading status data.

                                                                                                                  21445B-15

                                Figure 10.  Chip/Sector Erase Operation          Timings

22                                                     Am29F040B
                                               PRE           L  I  M  I  NA  R       Y

AC CHARACTERISTICS

                                          tRC

Addresses                                 VA                             VA                                 VA

                                  tACC

                                  tCE

       CE#

              tCH                         tOE

       OE#

                            tOEH               tDF

       WE#

                                               tOH

       DQ7                                                                                                                    High Z

                                               Complement                Complement     True                    Valid  Data

DQ0–DQ6                                                                                                                       High Z

                                               Status Data               Status Data    True                    Valid  Data

Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and           array data

read cycle .

                                                                                                                              21445B-16

                   Figure 11.                 Data# Polling Timings (During Embedded Algorithms)

                                          tRC

Addresses                                 VA                             VA                   VA                       VA

                                  tACC

                                  tCE

       CE#

              tCH                         tOE

       OE#

                            tOEH               tDF

       WE#

                                               tOH

DQ6/DQ2                           High Z       Valid Status           Valid Status            Valid Status             Valid  Data

                                               (first read)           (second read)           (stops toggling)

Note:

VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read cycle,

and array data read cycle.

                                                                                                                              21445B-17

                            Figure 12.         Toggle Bit Timings (During Embedded Algorithms)

                                                             Am29F040B                                                                23
                                            PRELIMINAR                 Y

AC CHARACTERISTICS

              Enter            Erase             Enter Erase

              Embedded  Suspend             Suspend Program                           Erase

              Erasing                                                                 Resume

    WE#                 Erase     Erase Suspend               Erase    Erase Suspend          Erase             Erase

                                      Read                    Suspend           Read                          Complete

                                                              Program

    DQ6

    DQ2

                      DQ2 and DQ6 toggle with OE# and CE#

Note: Both DQ6 and DQ2 toggle with OE# or CE#. See the text on DQ6 and DQ2 in the “Write Operation Status” section for more

information.

                                                                                                                21445B-18

                                            Figure 13.       DQ2 vs. DQ6

AC CHARACTERISTICS

Erase and Program Operations

Alternate CE# Controlled Writes

    Parameter Symbols                                                                 Speed Options

    JEDEC     Standard                  Description                    -55      -70   -90     -120        -150               Unit

    tAVAV     tWC       Write Cycle Time (Note 1)             Min      55       70    90             120  150                ns

    tAVEL     tAS       Address Setup Time                    Min                     0                                      ns

    tELAX     tAH       Address Hold Time                     Min      40       45    45             50   50                 ns

    tDVEH     tDS       Data Setup Time                       Min      25       30    45             50   50                 ns

    tEHDX     tDH       Data Hold Time                        Min                     0                                      ns

    tGHEL     tGHEL     Read Recover Time Before Write        Min                     0                                      ns

    tWLEL     tWS       CE# Setup Time                        Min                     0                                      ns

    tEHWH     tWH       CE# Hold Time                         Min                     0                                      ns

    tELEH     tCP       Write Pulse Width                     Min      30       35    45             50   50                 ns

    tEHEL     tCPH      Write Pulse Width High                Min      20       20    20             20   20                 ns

    tWHWH1    tWHWH1    Byte Programming Operation            Typ                     7                                      µs

                        (Note 2)

    tWHWH2    tWHWH2    Sector Erase Operation                Typ                     1                                      sec

                        (Note 2)

Notes:

1.  Not 100% tested.

2.  See the “Erase And Programming Performance” section for  more information.

24                                                   Am29F040B
                                          PRELIMINARY

AC CHARACTERISTICS

                         555 for program             PA for program

                         2AA for erase               SA for sector erase

                                                     555 for chip erase                   Data# Polling

        Addresses                                                                                        PA

                                tWC                  tAS

                                                          tAH

                                tWH

                   WE#

                                          tGHEL

                   OE#

                                          tCP                                   tWHWH1 or 2

                   CE#          tWS

                                          tCPH

                                          tDS                             tBUSY

                                                     tDH

                   Data                                                                                  DQ7#      DOUT

                         tRH              A0 for program             PD for program

                                          55 for erase               30 for sector erase

                                                                     10 for chip erase

Notes:

1.  PA = Program Address, PD = Program Data, SA = Sector Address, DQ7# = Complement of                         Data Input,  DOUT   =  Array Data.

2.  Figure indicates the last two bus cycles of the command sequence.

                                                                                                                                      21445B-19

                         Figure 14.  Alternate CE# Controlled Write Operation Timings

ERASE AND PROGRAMMING PERFORMANCE

        Parameter                    Typ (Note 1)                    Max (Note 2)            Unit                        Comments

Sector Erase Time                         1                               8                  sec         Excludes 00h programming prior to

Chip Erase Time                           8                               64                 sec         erasure (Note 4)

Byte Programming Time                     7                               300                µs          Excludes system-level overhead

Chip Programming Time (Note 3)            3.6                             10.8               sec         (Note 5)

Notes:

1.  Typical program and erase times assume the following conditions: 25°C, 5.0 V VCC, 1,000,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2.  Under worst case conditions of 90°C, VCC = 4.5 V (4.75 V for -55), 1,000,000 cycles.

3.  The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum byte program time listed. If the maximum byte program time given is exceeded, only then

    does the device set DQ5 = 1. See the section on DQ5 for further information.

4.  In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5.  System-level overhead is the time required to execute the four-bus-cycle command sequence for programming. See Table 4

    for further information on command definitions.

6.  The device has a guaranteed minimum erase and program cycle endurance of 1,000,000 cycles.

                                                          Am29F040B                                                                         25
                                                   PRELIMI            NARY

LATCHUP CHARACTERISTICS

                                                                                           Min           Max

Input Voltage with respect to VSS on all I/O pins                                          –1.0 V        VCC + 1.0 V

VCC Current                                                                                –100 mA       +100 mA

Includes all pins except VCC. Test conditions: VCC = 5.0 V, one  pin  at  a time.

TSOP PIN CAPACITANCE

    Parameter Symbol           Parameter Description                      Test      Setup  Typ      Max        Unit

        CIN           Input Capacitance                                   VIN = 0              6    7.5         pF

        COUT          Output Capacitance                                  VOUT = 0         8.5      12          pF

        CIN2          Control Pin Capacitance                             VIN = 0          7.5      9           pF

Notes:

1.  Sampled, not 100% tested.

2.  Test conditions TA = 25°C, f = 1.0 MHz.

PLCC AND PDIP PIN CAPACITANCE

    Parameter Symbol           Parameter Description                      Test Setup       Typ      Max        Unit

        CIN           Input Capacitance                                   VIN = 0              4    6           pF

        COUT          Output Capacitance                                  VOUT = 0             8    12          pF

        CIN2          Control Pin Capacitance                             VPP = 0              8    12          pF

Notes:

1.  Sampled, not 100% tested.

2.  Test conditions TA = 25°C, f = 1.0 MHz.

DATA RETENTION

Parameter                                                             Test Conditions      Min           Unit

                                                                          150°C            10            Years

Minimum Pattern Data Retention Time

                                                                          125°C            20            Years

26                                                 Am29F040B
                                           PREL      I  MINA     RY

PHYSICAL DIMENSIONS

PD 032

32-Pin Plastic DIP (measured in            inches)

                          1.640

                          1.670                                                        .600

                                                                                       .625

        32                                 17

                                               .530                                                      .009

                                               .580                                                      .015

              Pin 1 I.D.

                                           16                                          .630

                                                                                       .700

                .045                                                       0°

                .065             .005 MIN                                  10°

        .140

        .225

                                                        SEATING  PLANE                       16-038-S_AG

                          .090                                                               PD 032

                          .110                 .015                                          EC75

        .120                      .016         .060                                          5-28-97 lv

        .160                      .022

PL 032

32-Pin Plastic  Leaded      Chip  Carrier (measured in inches)

                            .485

                .447        .495

                .453

                                                                 .009

                                                                 .015

                                                                                                          .042

                                                        .125                                              .056

.585            Pin 1 I.D.                              .140

.595                                                    .080

.547                                                    .095

.553                                           SEATING

                                               PLANE                             .400

                                                                                 REF.

                                                                                       .490

                                                                     .013              .530

                                                                     .021

        .026                      .050 REF.                                                          16-038FPO-5

        .032                                                                                         PL 032

                TOP VIEW                                                                             DA79

                                                                           SIDE  VIEW                6-28-94 ae

                                                    Am29F040B                                                     27
                             PRELIMINA           RY

PHYSICAL DIMENSIONS (continued)

TS 032

32-Pin Standard Thin Small Package (measured in  millimeters)

                                                                     0.95

                                                                     1.05

          Pin 1 I.D.

    1

                                                               7.90

                                                               8.10

                                                                                 0.50 BSC

                      18.30                                                  0.05

                      18.50                                                  0.15

                      19.80

                      20.20

                                                               0.08  16-038-TSOP-2

    1.20                                                       0.20  TS 032

    MAX                                                        0.10  DA95

                                                 0°            0.21  3-25-97 lv

                                                 5°

                                                     0.50

                                                     0.70

28                               Am29F040B
                            PRELIM          INARY

PHYSICAL DIMENSIONS (continued)

TSR032

32-Pin Reversed Thin Small Outline Package  (measured  in  millimeters)

                                                                         0.95

                                                                         1.05

         Pin 1 I.D.

      1

                                                                 7.90

                                                                 8.10

                                                                                     0.50  BSC

                     18.30                                                           0.05

                     18.50                                                           0.15

                     19.80

                     20.20

                                                       0.08              16-038-TSOP-2

1.20                                                   0.20              TSR032

MAX                                                        0.10          DA95

                                                                         3-25-97 lv

                                            0°             0.21

                                            5°

                                                0.50

                                                0.70

                                 Am29F040B                                                      29
              PRELI                                                 M  I  NARY

REVISION SUMMARY FOR AM29F040B

Global                                                                    Revision B+2

Formatted for consistency with other 5.0 volt-only data                   Distinctive Characteristics

data sheets.                                                              Changed minimum 100K write/erase cycles guaran-

Revision B+1                                                              teed to 1,000,000.

AC Characteristics, Erase and Program Operations                          Ordering Infomation

Added Note references to tWHWH1. Corrected the pa-                        Added extended temperature availability to the -55 and

rameter symbol for VCC Set-up Time to tVCS; the spec-                     -70 speed options.

ification is 50 µs minimum. Deleted the last row in table.                AC Characteristics

                                                                          Erase/Program Operations; Erase and Program Oper-

                                                                          ations Alternate CE# Controlled Writes: Corrected the

                                                                          notes reference for tWHWH1 and tWHWH2. These param-

                                                                          eters are 100% tested. Corrected the note reference for

                                                                          tVCS. This parameter is not 100% tested.

                                                                          Erase and Programming Performance

                                                                          Changed minimum 100K program and erase cycles

                                                                          guaranteed to 1,000,000.

Trademarks

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ExpressFlash is a trademark of Advanced Micro Devices, Inc.

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30                                                           Am29F040B
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