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29F020

器件型号:29F020
厂商名称:AMD [Advanced Micro Devices]
厂商官网:http://www.amd.com
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29F020器件文档内容

Am29F002B/Am29F002NB

Data Sheet

July 2003
The following document specifies Spansion memory products that are now offered by both Advanced
Micro Devices and Fujitsu. Although the document is marked with the name of the company that orig-
inally developed the specification, these products will be offered to customers of both AMD and
Fujitsu.

Continuity of Specifications

There is no change to this datasheet as a result of offering the device as a Spansion product. Any
changes that have been made are the result of normal datasheet improvement and are noted in the
document revision summary, where supported. Future routine revisions will occur when appropriate,
and changes will be noted in a revision summary.

Continuity of Ordering Part Numbers

AMD and Fujitsu continue to support existing part numbers beginning with "Am" and "MBM". To order
these products, please use only the Ordering Part Numbers listed in this document.

For More Information

Please contact your local AMD or Fujitsu sales office for additional information about Spansion
memory solutions.

                                    Publication Number 21257 Revision D Amendment 0 Issue Date November 28, 2000
Am29F002B/Am29F002NB

2 Megabit (256 K x 8-Bit)
CMOS 5.0 Volt-only Boot Sector Flash Memory

DISTINCTIVE CHARACTERISTICS                               Embedded Algorithms
                                                             -- Embedded Erase algorithm automatically
Single power supply operation                                   preprograms and erases the entire chip or any
    -- 5.0 Volt-only operation for read, erase, and              combination of designated sectors
        program operations                                   -- Embedded Program algorithm automatically
    -- Minimizes system level requirements                       writes and verifies data at specified addresses

Manufactured on 0.32 m process technology               Minimum 1,000,000 write cycle guarantee per
    -- Compatible with 0.5 m Am29F002 device                sector

High performance                                         20-year data retention at 125C
    -- Access times as fast as 55 ns                         -- Reliable operation for the life of the system

Low power consumption (typical values at                 Package option
    5 MHz)                                                   -- 32-pin PDIP
    -- 1 A standby mode current                             -- 32-pin TSOP
    -- 20 mA read current                                    -- 32-pin PLCC
    -- 30 mA program/erase current
                                                          Compatibility with JEDEC standards
Flexible sector architecture                                -- Pinout and software compatible with
    -- One 16 Kbyte, two 8 Kbyte, one 32 Kbyte, and              single-power supply Flash
        three 64 Kbyte sectors                               -- Superior inadvertent write protection
    -- Supports full chip erase
    -- Sector Protection features:                        Data# Polling and toggle bits
        A hardware method of locking a sector to             -- Provides a software method of detecting
        prevent any program or erase operations within           program or erase operation completion
        that sector
        Sectors can be locked via programming equipment   Erase Suspend/Erase Resume
        Temporary Sector Unprotect feature allows code       -- Suspends an erase operation to read data from,
        changes in previously locked sectors                     or program data to, a sector that is not being
                                                                 erased, then resumes the erase operation
Top or bottom boot block configurations available
                                                          Hardware reset pin (RESET#)
                                                             -- Hardware method to reset the device to reading
                                                                 array data (not available on Am29F002NB)

This Data Sheet states AMD's current technical specifications regarding the Products described herein. This Data  Publication# 21527 Rev: D Amendment/0
Sheet may be revised by subsequent versions or modifications due to changes in technical specifications.          Issue Date: November 28, 2000
GENERAL DESCRIPTION                                      Erase algorithm--an internal algorithm that automati-
                                                         cally preprograms the array (if it is not already
The Am29F002B Family consists of 2 Mbit, 5.0             programmed) before executing the erase operation.
volt-only Flash memory devices organized as 262,144      During erase, the device automatically times the erase
bytes. The Am29F002B offers the RESET# function,         pulse widths and verifies proper cell margin.
the Am29F002NB does not. The data appears on
DQ7DQ0. The device is offered in 32-pin PLCC,           The host system can detect whether a program or
32-pin TSOP, and 32-pin PDIP packages. This device       erase operation is complete by reading the DQ7 (Data#
is designed to be programmed in-system with the stan-    Polling) and DQ6 (toggle) status bits. After a program
dard system 5.0 volt VCC supply. No VPP is required for  or erase cycle has been completed, the device is ready
write or erase operations. The device can also be pro-   to read array data or accept another command.
grammed in standard EPROM programmers.
                                                         The sector erase architecture allows memory sectors
This device is manufactured using AMD's 0.32 m          to be erased and reprogrammed without affecting the
process technology, and offers all the features and      data contents of other sectors. The device is fully
benefits of the Am29F002, which was manufactured         erased when shipped from the factory.
using 0.5 m process technology.
                                                         Hardware data protection measures include a low VCC
The standard device offers access times of 55, 70, 90,   detector that automatically inhibits write operations during
and 120 ns, allowing high speed microprocessors to       power transitions. The hardware sector protection
operate without wait states. To eliminate bus conten-    feature disables both program and erase operations in
tion the device has separate chip enable (CE#), write    any combination of the sectors of memory. This can be
enable (WE#) and output enable (OE#) controls.           achieved via programming equipment.

The device requires only a single 5.0 volt power         The Erase Suspend feature enables the user to put
supply for both read and write functions. Internally     erase on hold for any period of time to read data from,
generated and regulated voltages are provided for the    or program data to, any sector that is not selected for
program and erase operations.                            erasure. True background erase can thus be achieved.

The device is entirely command set compatible with the   The hardware RESET# pin terminates any operation
JEDEC single-power-supply Flash standard. Com-           in progress and resets the internal state machine to
mands are written to the command register using          reading array data. The RESET# pin may be tied to the
standard microprocessor write timings. Register con-     system reset circuitry. A system reset would thus also
tents serve as input to an internal state-machine that   reset the device, enabling the system microprocessor
controls the erase and programming circuitry. Write      to read the boot-up firmware from the Flash memory.
cycles also internally latch addresses and data needed   (This feature is not available on the Am29F002NB.)
for the programming and erase operations. Reading
data out of the device is similar to reading from other  The system can place the device into the standby mode.
Flash or EPROM devices.                                  Power consumption is greatly reduced in this mode.

Device programming occurs by executing the program       AMD's Flash technology combines years of Flash
command sequence. This initiates the Embedded            memory manufacturing experience to produce the
Program algorithm--an internal algorithm that auto-      highest levels of quality, reliability and cost effective-
matically times the program pulse widths and verifies    ness. The device electrically erases all bits within a
proper cell margin.                                      sector simultaneously via Fowler-Nordheim tunneling.
                                                         The data is programmed using hot electron injection.
Device erasure occurs by executing the erase
command sequence. This initiates the Embedded

2  Am29F002B/Am29F002NB                                  November 28, 2000
TABLE OF CONTENTS                                                                                            Figure 4. Data# Polling Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . 17
                                                                                                           DQ6: Toggle Bit I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Product Selector Guide . . . . . . . . . . . . . . . . . . . . . 4                                         DQ2: Toggle Bit II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4                                  Reading Toggle Bits DQ6/DQ2 . . . . . . . . . . . . . . . . . . . . . . . 18
Connection Diagrams . . . . . . . . . . . . . . . . . . . . . . 5                                          DQ5: Exceeded Timing Limits . . . . . . . . . . . . . . . . . . . . . . . . 18
Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 6                                    DQ3: Sector Erase Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Ordering Information . . . . . . . . . . . . . . . . . . . . . . . 7                                         Figure 5. Toggle Bit Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Device Bus Operations . . . . . . . . . . . . . . . . . . . . . . 8                                          Table 6. Write Operation Status . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                                                                                                         Absolute Maximum Ratings . . . . . . . . . . . . . . . . 21
    Table 1. Am29F002B/Am29F002NB Device Bus Operations . . . . . .8                                         Figure 6. Maximum Negative Overshoot Waveform . . . . . . . . . . . 21
  Requirements for Reading Array Data . . . . . . . . . . . . . . . . . . 8                                  Figure 7. Maximum Positive Overshoot Waveform . . . . . . . . . . . . 21
  Writing Commands/Command Sequences . . . . . . . . . . . . . . . 8                                     Operating Ranges . . . . . . . . . . . . . . . . . . . . . . . . 21
  Program and Erase Operation Status . . . . . . . . . . . . . . . . . . . 8                             DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 22
  Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9               Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . 24
  RESET#: Hardware Reset Pin . . . . . . . . . . . . . . . . . . . . . . . . 9                               Figure 8. Test Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
  Output Disable Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9                      Table 7. Test Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
                                                                                                         Key to Switching Waveforms . . . . . . . . . . . . . . . 24
    Table 2. Am29F002B/Am29F002NB Top Boot Block Sector                                                  AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 25
    Address Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9       Figure 9. Read Operations Timings . . . . . . . . . . . . . . . . . . . . . . . . 25
    Table 3. Am29F002B/Am29F002NB Bottom Boot Block Sector                                                   Figure 10. RESET# Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
    Address Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10        Figure 11. Program Operation Timings . . . . . . . . . . . . . . . . . . . . . 28
  Autoselect Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10                     Figure 12. Chip/Sector Erase Operation Timings . . . . . . . . . . . . . 29
    Table 4. Am29F002B/Am29F002NB Autoselect Codes (High                                                     Figure 13. Data# Polling Timings (During Embedded Algorithms) . 30
    Voltage Method) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10          Figure 14. Toggle Bit Timings (During Embedded Algorithms) . . . 30
  Sector Protection/Unprotection . . . . . . . . . . . . . . . . . . . . . . . 10                            Figure 15. DQ2 vs. DQ6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
  Temporary Sector Unprotect . . . . . . . . . . . . . . . . . . . . . . . . . 11                            Figure 16. Temporary Sector Unprotect Timing Diagram
    Figure 1. Temporary Sector Unprotect Operation . . . . . . . . . . . . . .11                             (Am29F002B only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
  Hardware Data Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . 11                          Figure 17. Alternate CE# Controlled Write Operation Timings . . . 33
    Low VCC Write Inhibit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11        Erase and Programming Performance . . . . . . . 34
    Write Pulse "Glitch" Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . .11            Latchup Characteristics . . . . . . . . . . . . . . . . . . . 34
    Logical Inhibit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11  TSOP Pin Capacitance . . . . . . . . . . . . . . . . . . . . 34
    Power-Up Write Inhibit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11         PLCC and PDIP Pin Capacitance . . . . . . . . . . . . 35
Command Definitions . . . . . . . . . . . . . . . . . . . . . . 12                                       Data Retention . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
  Reading Array Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12                  Physical Dimensions . . . . . . . . . . . . . . . . . . . . . . 36
  Reset Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12                     PD 032--32-Pin Plastic DIP . . . . . . . . . . . . . . . . . . . . . . . . . 36
  Autoselect Command Sequence . . . . . . . . . . . . . . . . . . . . . . 12                               PL 032--32-Pin Plastic Leaded Chip Carrier . . . . . . . . . . . . 37
  Byte Program Command Sequence . . . . . . . . . . . . . . . . . . . 12                                   TS 032--32-Pin Standard Thin Small Package . . . . . . . . . . 38
    Figure 2. Program Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13              Revision Summary . . . . . . . . . . . . . . . . . . . . . . . . 39
  Chip Erase Command Sequence . . . . . . . . . . . . . . . . . . . . . 13                                 Revision A (July 1998) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
  Sector Erase Command Sequence . . . . . . . . . . . . . . . . . . . . 13                                 Revision B (January 1999) . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    Figure 3. Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14            Revision C (November 12, 1999) . . . . . . . . . . . . . . . . . . . . . 39
  Erase Suspend/Erase Resume Commands . . . . . . . . . . . . . 15                                         Revision D (November 28, 2000) . . . . . . . . . . . . . . . . . . . . . 39
  Command Definitions ............................................................. 16
    Table 5. Am29F002B/Am29F002NB Command Definitions . . . . . .16
Write Operation Status . . . . . . . . . . . . . . . . . . . . . 17
  DQ7: Data# Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

November 28, 2000  Am29F002B/Am29F002NB                                                                  3
PRODUCT SELECTOR GUIDE

Family Part Number                                                                       Am29F002B/Am29F002NB

                    VCC = 5.0 V 5%                     -55

Speed Option

                    VCC = 5.0 V 10%                                                    -70        -90                     -120
                                                                                                                            120
Max access time, ns (tACC)                               55                              70         90                      120
                                                                                                                             50
Max CE# access time, ns (tCE)                            55                              70         90

Max OE# access time, ns (tOE)                            30                              30         35

Note: See "AC Characteristics" for full specifications.

BLOCK DIAGRAM                                            Sector Switches                                  DQ0DQ7

         VCC                                               Erase Voltage                                 Input/Output
         VSS                                                 Generator                                      Buffers

  RESET#

n/a Am29F002NB

   WE#           State                 PGM Voltage
                Control                  Generator
   CE#
   OE#        Command
               Register

                                                                    Chip Enable                     STB        Data
                                                                   Output Enable                               Latch

                                                                         Logic

                                                              STB                        Y-Decoder             Y-Gating
                                                                                                               Cell Matrix
                        VCC Detector   Timer                              Address Latch
   A0A17
                                                                                         X-Decoder

4                                      Am29F002B/Am29F002NB                                                    November 28, 2000
CONNECTION DIAGRAMS                                                        NC on Am29F002NB

                         NC on Am29F002NB

RESET#      1      32    VCC                                         A12
      A16                WE#                                             A15
      A15   2      31    A17                                                  A16
      A12                A14                                                      RESET#
        A7  3      30    A13                                                           VCC
        A6               A8                                                                 WE#
        A5               A9                                                                     A17
        A4               A11
        A3  4      29    OE#                                         4 3 2 1 32 31 30
        A2               A10
        A1  5      28    CE#                     A7  5                                               29      A14
        A0               DQ7                     A6                                                          A13
     DQ0    6      27    DQ6                     A5  6                                               28      A8
     DQ1                 DQ5                     A4                                                          A9
     DQ2    7      26    DQ4                     A3  7                                               27      A11
     VSS                 DQ3                     A2                                                          OE#
                                                 A1  8                                               26      A10
                                                 A0                                                          CE#
            8 PDIP 25                          DQ0   9               PLCC                            25      DQ7

            9      24                                10                                              24

            10     23                                11                                              23

            11     22                                12                                              22

            12     21                                13                                              21

            13     20                                    14 15 16 17 18 19 20

            14     19                                                DQ1
                                                                         DQ2
            15     18                                                         VSS
                                                                                  DQ3
                                                                                       DQ4
                                                                                            DQ5
                                                                                                DQ6

            16     17

                   A11                     1                                                             32       OE#

                   A9                      2                                                             31       A10

                   A8                      3                                                             30       CE#

                   A13                     4                                                             29       DQ7

                   A14                     5                                                             28       DQ6

                   A17                     6                                                             27       DQ5

                   WE#                     7                                                             26       DQ4

                   VCC                     8   Standard TSOP                                             25       DQ3

NC on Am29F002NB RESET#                    9                                                             24       VSS

                   A16                     10                                                            23       DQ2

                   A15                     11                                                            22       DQ1

                   A12                     12                                                            21       DQ0

                   A7                      13                                                            20       A0

                   A6                      14                                                            19       A1

                   A5                      15                                                            18       A2

                   A4                      16                                                            17       A3

November 28, 2000                              Am29F002B/Am29F002NB                                                    5
PIN CONFIGURATION                                   LOGIC SYMBOL

A0A17 = 18 addresses

DQ0DQ7 = 8 data inputs/outputs                     18

                                                        A0A17              8

CE#  = Chip enable                                                DQ0DQ7

OE#  = Output enable

WE#  = Write enable                                     CE#
                                                        OE#
RESET# = Hardware reset pin, active low                 WE#
                     (not available on Am29F002NB)      RESET#

VCC  = +5.0 V single power supply                        N/C on Am29F002NB

     (see Product Selector Guide for

     device speed ratings and voltage

     supply tolerances)

VSS  = Device ground

NC   = Pin not connected internally

6                                Am29F002B/Am29F002NB                       November 28, 2000
ORDERING INFORMATION
Standard Product

AMD standard products are available in several packages and operating ranges. The order number (Valid Combi-
nation) is formed by a combination of the elements below.

Am29F002B/       T -55 P C
Am29F002NB

                                TEMPERATURE RANGE

                                C = Commercial (0C to +70C)

                                I  = Industrial (40C to +85C)

                                E = Extended (55C to +125C)

                                PACKAGE TYPE
                                P = 32-Pin Plastic DIP (PD 032)
                                J = 32-Pin Rectangular Plastic Leaded Chip Carrier (PL 032)
                                E = 32-Pin Thin Small Outline Package (TSOP) Standard Pinout (TS 032)

                                SPEED OPTION
                                See Product Selector Guide and Valid Combinations

                                BOOT CODE SECTOR ARCHITECTURE
                                T = Top sector
                                B = Bottom sector

                   DEVICE NUMBER/DESCRIPTION
                   Am29F002B/Am29F002NB
                   2 Megabit (256 K x 8-Bit) CMOS Flash Memory
                   5.0 Volt-only Program and Erase

Valid Combinations                 VCC Voltage                            Valid Combinations
                                    5.0 V 5%
AM29F002BT-55       PC,                         Valid Combinations list configurations planned to be sup-
AM29F002BB-55      JC, JI,         5.0 V 10%  ported in volume for this device. Consult the local AMD sales
AM29F002NBT-55     EC, EI                       office to confirm availability of specific valid combinations and
AM29F002NBB-55                                  to check on newly released combinations.

AM29F002BT-70      PC, PI,
AM29F002BB-70      JC, JI,
AM29F002NBT-70     EC, EI
AM29F002NBB-70

AM29F002BT-90      PC, PI, PE,
AM29F002BB-90      JC, JI, JE,
AM29F002NBT-90     EC, EI, EE
AM29F002NBB-90

AM29F002BT-120
AM29F002BB-120
AM29F002NBT-120
AM29F002NBB-120

November 28, 2000                  Am29F002B/Am29F002NB                                                7
DEVICE BUS OPERATIONS                                     register serve as inputs to the internal state machine.
                                                          The state machine outputs dictate the function of the
This section describes the requirements and use of the    device. The appropriate device bus operations table
device bus operations, which are initiated through the    lists the inputs and control levels required, and the
internal command register. The command register itself    resulting output. The following subsections describe
does not occupy any addressable memory location.          each of these operations in further detail.
The register is composed of latches that store the com-
mands, along with the address and data information
needed to execute the command. The contents of the

   Table 1. Am29F002B/Am29F002NB Device Bus Operations

                  Operation       CE#     OE#             WE#         RESET#     A0A17  DQ0DQ7
Read                                L       L               H  (n/a Am29F002NB)     AIN     DOUT
Write                               L      H                L                       AIN      DIN
CMOS Standby                                X               X              H         X     High-Z
TTL Standby                  VCC 0.5 V    X               X              H         X     High-Z
Output Disable                      H      H                H              H         X     High-Z
Reset (n/a on Am29F002NB)           L       X               X              H         X     High-Z
Temporary Sector Unprotect          X                                      H
(See Note)                                X               X                L         X         X
                                    X
                                                                          VID

Legend:
L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5 V, X = Don't Care, DIN = Data In, DOUT = Data Out, AIN = Address In

Note: See the sections on Sector Group Protection and Temporary Sector Unprotect for more information. This function requires
the RESET# pin and is therefore not available on the Am29F002NB device.

Requirements for Reading Array Data                       sectors of memory), the system must drive WE# and
                                                          CE# to VIL, and OE# to VIH.
To read array data from the outputs, the system must
drive the CE# and OE# pins to VIL. CE# is the power       An erase operation can erase one sector, multiple sec-
control and selects the device. OE# is the output         tors, or the entire device. The Sector Address Tables
control and gates array data to the output pins. WE#      indicate the address space that each sector occupies.
should remain at VIH.                                     A "sector address" consists of the address bits required
                                                          to uniquely select a sector. See the Command Defini-
The internal state machine is set for reading array data  tions section for details on erasing a sector or the entire
upon device power-up, or after a hardware reset. This     chip, or suspending/resuming the erase operation.
ensures that no spurious alteration of the memory
content occurs during the power transition. No            After the system writes the autoselect command
command is necessary in this mode to obtain array         sequence, the device enters the autoselect mode. The
data. Standard microprocessor read cycles that assert     system can then read autoselect codes from the
valid addresses on the device address inputs produce      internal register (which is separate from the memory
valid data on the device data outputs. The device         array) on DQ7DQ0. Standard read cycle timings
remains enabled for read access until the command         apply in this mode. Refer to the "Autoselect Mode" and
register contents are altered.                            Autoselect Command Sequence sections for more
                                                          information.
See "Reading Array Data" for more information. Refer
to the AC Read Operations table for timing specifica-     ICC2 in the DC Characteristics table represents the
tions and to the Read Operations Timings diagram for      active current specification for the write mode. The "AC
the timing waveforms. ICC1 in the DC Characteristics      Characteristics" section contains timing specification
table represents the active current specification for     tables and timing diagrams for write operations.
reading array data.
                                                          Program and Erase Operation Status
Writing Commands/Command Sequences
                                                          During an erase or program operation, the system may
To write a command or command sequence (which             check the status of the operation by reading the status
includes programming data to the device and erasing       bits on DQ7DQ0. Standard read cycle timings and ICC
                                                          read specifications apply. Refer to "Write Operation

8                            Am29F002B/Am29F002NB                                November 28, 2000
Status" for more information, and to each AC Charac-      RESET#: Hardware Reset Pin
teristics section for timing diagrams.
                                                          Note: The RESET# pin is not available on the
Standby Mode                                              Am29F002NB.

When the system is not reading or writing to the device,  The RESET# pin provides a hardware method of reset-
it can place the device in the standby mode. In this      ting the device to reading array data. When the system
mode, current consumption is greatly reduced, and the     drives the RESET# pin low for at least a period of tRP,
outputs are placed in the high impedance state, inde-     the device immediately terminates any operation in
pendent of the OE# input.                                 progress, tristates all data output pins, and ignores all
                                                          read/write attempts for the duration of the RESET#
The device enters the CMOS standby mode when CE#          pulse. The device also resets the internal state
and RESET# pins (CE# only on the Am29F002NB) are          machine to reading array data. The operation that was
both held at VCC 0.5 V. (Note that this is a more       interrupted should be reinitiated once the device is
restricted voltage range than VIH.) The device enters     ready to accept another command sequence, to
the TTL standby mode when CE# and RESET# pins             ensure data integrity.
(CE# only on the Am29F002NB) are both held at VIH.
The device requires standard access time (tCE) for        Current is reduced for the duration of the RESET#
read access when the device is in either of these         pulse. When RESET# is held at VIL, the device enters
standby modes, before it is ready to read data.           the TTL standby mode; if RESET# is held at VSS
                                                          0.5 V, the device enters the CMOS standby mode.
The device also enters the standby mode when the
RESET# pin is driven low. Refer to the next section,      The RESET# pin may be tied to the system reset cir-
"RESET#: Hardware Reset Pin".                             cuitry. A system reset would thus also reset the Flash
                                                          memory, enabling the system to read the boot-up firm-
If the device is deselected during erasure or program-    ware from the Flash memory.
ming, the device draws active current until the
operation is completed.                                   Refer to the AC Characteristics tables for RESET#
                                                          parameters and timing diagram.
In the DC Characteristics tables, ICC3 represents the
standby current specification.                            Output Disable Mode

                                                          When the OE# input is at VIH, output from the device is
                                                          disabled. The output pins are placed in the high imped-
                                                          ance state.

        Table 2. Am29F002B/Am29F002NB Top Boot Block Sector Address Table

Sector  A17        A16  A15  A14                          A13  Sector Size  Address Range
SA0                                                             (Kbytes)   (in hexadecimal)
SA1    0          0    X    X                            X          64     00000h0FFFFh
SA2                                                                 64     10000h1FFFFh
SA3    0          1    X    X                            X          64     20000h2FFFFh
SA4                                                                 32     30000h37FFFh
SA5    1          0    X    X                            X           8     38000h39FFFh
SA6                                                                  8     3A000h3BFFFh
        1          1    0    X                            X          16     3C000h3FFFFh

        1          1    1    0                            0

        1          1    1    0                            1

        1          1    1    1                            X

November 28, 2000            Am29F002B/Am29F002NB                                             9
            Table 3. Am29F002B/Am29F002NB Bottom Boot Block Sector Address Table

    Sector  A17  A16                  A15  A14              A13  Sector Size               Address Range
     SA0                                                           (Kbytes)                (in hexadecimal)
     SA1    0                   0     0       0             X          16                  00000h03FFFh
     SA2                                                                8                  04000h05FFFh
     SA3    0                   0     0       1             0           8                  06000h07FFFh
     SA4                                                               32                  08000h0FFFFh
     SA5    0                   0     0       1             1          64                  10000h1FFFFh
     SA6                                                               64                  20000h2FFFFh
            0                   0     1       X             X          64                  30000h3FFFFh

            0                   1     X       X             X

            1                   0     X       X             X

            1                   1     X       X             X

Autoselect Mode                                             on the appropriate highest order address bits. Refer to
                                                            the corresponding Sector Address Tables. The
The autoselect mode provides manufacturer and               Command Definitions table shows the remaining
device identification, and sector protection verification,  address bits that are don't care. When all necessary
through identifier codes output on DQ7DQ0. This            bits have been set as required, the programming
mode is primarily intended for programming equipment        equipment may then read the corresponding identifier
to automatically match a device to be programmed with       code on DQ7DQ0.
its corresponding programming algorithm. However,
the autoselect codes can also be accessed in-system         To access the autoselect codes in-system, the host
through the command register.                               system can issue the autoselect command via the
                                                            command register, as shown in the Command Defini-
When using programming equipment, the autoselect            tions table. This method does not require VID. See
mode requires VID on address pin A9. Address pins A6,       "Command Definitions" for details on using the autose-
A1, and A0 must be as shown in Autoselect Codes             lect mode.
(High Voltage Method) table. In addition, when veri-
fying sector protection, the sector address must appear

            Table 4. Am29F002B/Am29F002NB Autoselect Codes (High Voltage Method)

                                                 A17 A12         A8                 A5        DQ7
                                                                                               to
                                                 to to           to                 to
                                                                                              DQ0
            Description            CE# OE# WE# A13 A10 A9 A7 A6 A2 A1 A0                      01h
Manufacturer ID: AMD
Device ID:                         L  L    H     X          X VID X              L  X   L  L  B0h
Am29F002B/Am29F002NB
(Top Boot Block)                   L  L    H
Device ID:
Am29F002B/Am29F002NB                             X          X VID X              L  X   L  H
(Bottom Boot Block)
                                   L  L    H
Sector Protection Verification
                                   L  L    H

                                                 X          X VID X              L  X   L  H  34h

                                   L  L    H

                                                                                              01h

                                                                                              (protected)

                                   L  L    H SA X VID X                          L  X   H  L

                                                                                              00h

                                                                                              (unprotected)

L = Logic Low = VIL, H = Logic High = VIH, SA = Sector Address, X = Don't care.

Sector Protection/Unprotection                              program and erase operations in previously protected
                                                            sectors.
The hardware sector protection feature disables both
program and erase operations in any sector. The hard-
ware sector unprotection feature re-enables both

10                                         Am29F002B/Am29F002NB                            November 28, 2000
Sector protection/unprotection must be implemented         Hardware Data Protection
using programming equipment. The procedure
requires a high voltage (VID) on address pin A9 and the    The command sequence requirement of unlock cycles
control pins. Details on this method are provided in the   for programming or erasing provides data protection
supplements, publication numbers 20819                     against inadvertent writes (refer to the Command Defi-
(Am29F002B) and 21183 (Am29F002NB). Contact an             nitions table). In addition, the following hardware data
AMD representative to obtain a copy of the appropriate     protection measures prevent accidental erasure or pro-
document.                                                  gramming, which might otherwise be caused by
                                                           spurious system level signals during VCC power-up
The device is shipped with all sectors unprotected.        and power-down transitions, or from system noise.
AMD offers the option of programming and protecting
sectors at its factory prior to shipping the device        Low VCC Write Inhibit
through AMD's ExpressFlashTM Service. Contact an           When VCC is less than VLKO, the device does not
AMD representative for details.                            accept any write cycles. This protects data during VCC
                                                           power-up and power-down. The command register and
It is possible to determine whether a sector is protected  all internal program/erase circuits are disabled, and the
or unprotected. See "Autoselect Mode" for details.         device resets. Subsequent writes are ignored until VCC
                                                           is greater than VLKO. The system must provide the
Temporary Sector Unprotect                                 proper signals to the control pins to prevent uninten-
                                                           tional writes when VCC is greater than VLKO.
Note: This feature requires the RESET# pin and is
therefore not available on the Am29F002NB.                 Write Pulse "Glitch" Protection

This feature allows temporary unprotection of previ-       Noise pulses of less than 5 ns (typical) on OE#, CE# or
ously protected sectors to change data in-system. The      WE# do not initiate a write cycle.
Sector Unprotect mode is activated by setting the
RESET# pin to VID. During this mode, formerly pro-         Logical Inhibit
tected sectors can be programmed or erased by
selecting the sector addresses. Once VID is removed        Write cycles are inhibited by holding any one of OE# =
from the RESET# pin, all the previously protected          VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,
sectors are protected again. Figure 1 shows the algo-      CE# and WE# must be a logical zero while OE# is a
rithm, and the Temporary Sector Unprotect diagram          logical one.
shows the timing waveforms, for this feature.
                                                           Power-Up Write Inhibit
                                        START
                                                           If WE# = CE# = VIL and OE# = VIH during power up, the
                                   RESET# = VID            device does not accept commands on the rising edge
                                       (Note 1)            of WE#. The internal state machine is automatically
                                                           reset to reading array data on power-up.
                                 Perform Erase or
                               Program Operations

                   RESET# = VIH

                    Temporary Sector
                         Unprotect

                   Completed (Note 2)

Notes:
1. All protected sectors unprotected.
2. All previously protected sectors are protected once

    again.

Figure 1. Temporary Sector Unprotect Operation

November 28, 2000                      Am29F002B/Am29F002NB  11
COMMAND DEFINITIONS                                      Erase Suspend mode). Once programming begins,
                                                         however, the device ignores reset commands until the
Writing specific address and data commands or            operation is complete.
sequences into the command register initiates device
operations. The Command Definitions table defines the    The reset command may be written between the
valid register command sequences. Writing incorrect      sequence cycles in an autoselect command sequence.
address and data values or writing them in the           Once in the autoselect mode, the reset command must
improper sequence resets the device to reading array     be written to return to reading array data (also applies
data.                                                    to autoselect during Erase Suspend).

All addresses are latched on the falling edge of WE# or  If DQ5 goes high during a program or erase operation,
CE#, whichever happens later. All data is latched on     writing the reset command returns the device to
the rising edge of WE# or CE#, whichever happens         reading array data (also applies during Erase
first. Refer to the appropriate timing diagrams in the   Suspend).
"AC Characteristics" section.
                                                         Autoselect Command Sequence
Reading Array Data
                                                         The autoselect command sequence allows the host
The device is automatically set to reading array data    system to access the manufacturer and devices codes,
after device power-up. No commands are required to       and determine whether or not a sector is protected.
retrieve data. The device is also ready to read array    The Command Definitions table shows the address
data after completing an Embedded Program or             and data requirements. This method is an alternative to
Embedded Erase algorithm.                                that shown in the Autoselect Codes (High Voltage
                                                         Method) table, which is intended for PROM program-
After the device accepts an Erase Suspend command,       mers and requires VID on address bit A9.
the device enters the Erase Suspend mode. The
system can read array data using the standard read       The autoselect command sequence is initiated by
timings, except that if it reads at an address within    writing two unlock cycles, followed by the autoselect
erase-suspended sectors, the device outputs status       command. The device then enters the autoselect
data. After completing a programming operation in the    mode, and the system may read at any address any
Erase Suspend mode, the system may once again            number of times, without initiating another command
read array data with the same exception. See "Erase      sequence.
Suspend/Erase Resume Commands" for more infor-
mation on this mode.                                     A read cycle at address XX00h or retrieves the manu-
                                                         facturer code. A read cycle at address XX01h returns
The system must issue the reset command to re-           the device code. A read cycle containing a sector
enable the device for reading array data if DQ5 goes     address (SA) and the address 02h in returns 01h if that
high, or while in the autoselect mode. See the "Reset    sector is protected, or 00h if it is unprotected. Refer to
Command" section, next.                                  the Sector Address tables for valid sector addresses.

See also "Requirements for Reading Array Data" in the    The system must write the reset command to exit the
"Device Bus Operations" section for more information.    autoselect mode and return to reading array data.
The Read Operations table provides the read parame-
ters, and Read Operation Timings diagram shows the       Byte Program Command Sequence
timing diagram.
                                                         Programming is a four-bus-cycle operation. The
Reset Command                                            program command sequence is initiated by writing two
                                                         unlock write cycles, followed by the program set-up
Writing the reset command to the device resets the       command. The program address and data are written
device to reading array data. Address bits are don't     next, which in turn initiate the Embedded Program
care for this command.                                   algorithm. The system is not required to provide further
                                                         controls or timings. The device automatically provides
The reset command may be written between the             internally generated program pulses and verify the pro-
sequence cycles in an erase command sequence             grammed cell margin. The Command Definitions take
before erasing begins. This resets the device to         shows the address and data requirements for the byte
reading array data. Once erasure begins, however, the    program command sequence.
device ignores reset commands until the operation is
complete.                                                When the Embedded Program algorithm is complete,
                                                         the device then returns to reading array data and
The reset command may be written between the             addresses are no longer latched. The system can
sequence cycles in a program command sequence            determine the status of the program operation by using
before programming begins. This resets the device to
reading array data (also applies to programming in

12  Am29F002B/Am29F002NB                                 November 28, 2000
DQ7 or DQ6. See "Write Operation Status" for informa-       cycles, followed by a set-up command. Two additional
tion on these status bits.                                  unlock write cycles are then followed by the chip erase
                                                            command, which in turn invokes the Embedded Erase
Any commands written to the device during the               algorithm. The device does not require the system to
Embedded Program Algorithm are ignored. On the              preprogram prior to erase. The Embedded Erase algo-
Am29F002B only, note that a hardware reset during           rithm automatically preprograms and verifies the entire
the sector erase operation immediately terminates the       memory for an all zero data pattern prior to electrical
operation. The Sector Erase command sequence                erase. The system is not required to provide any con-
should be reinitiated once the device has returned to       trols or timings during these operations. The Command
reading array data, to ensure data integrity.               Definitions table shows the address and data require-
                                                            ments for the chip erase command sequence.
Programming is allowed in any sequence and across
sector boundaries. A bit cannot be programmed               Any commands written to the chip during the
from a "0" back to a "1". Attempting to do so may halt      Embedded Erase algorithm are ignored. On the
the operation and set DQ5 to "1", or cause the Data#        Am29F002B only, note that a hardware reset during
Polling algorithm to indicate the operation was suc-        the sector erase operation immediately terminates the
cessful. However, a succeeding read will show that the      operation. The Sector Erase command sequence
data is still "0". Only erase operations can convert a "0"  should be reinitiated once the device has returned to
to a "1".                                                   reading array data, to ensure data integrity.

                   START                                    The system can determine the status of the erase oper-
                                                            ation by using DQ7, DQ6, or DQ2. See "Write
                       Write Program                        Operation Status" for information on these status bits.
                   Command Sequence                         When the Embedded Erase algorithm is complete, the
                                                            device returns to reading array data and addresses are
Embedded            Data Poll                               no longer latched.
   Program         from System
  algorithm                                                 Figure 3 illustrates the algorithm for the erase opera-
                   Verify Data?                             tion. See the Erase/Program Operations tables in "AC
in progress                                  No             Characteristics" for parameters, and to the Chip/Sector
                                                            Erase Operation Timings for timing waveforms.
                   Yes
                                                            Sector Erase Command Sequence
Increment Address  No
                              Last Address?                 Sector erase is a six bus cycle operation. The sector
                                                            erase command sequence is initiated by writing two
                              Yes                           unlock cycles, followed by a set-up command. Two
                                                            additional unlock write cycles are then followed by the
                   Programming                              address of the sector to be erased, and the sector
                     Completed                              erase command. The Command Definitions table
                                                            shows the address and data requirements for the
Note: See the appropriate Command Definitions table for     sector erase command sequence.
program command sequence.
                                                            The device does not require the system to preprogram
              Figure 2. Program Operation                   the memory prior to erase. The Embedded Erase algo-
                                                            rithm automatically programs and verifies the sector for
Chip Erase Command Sequence                                 an all zero data pattern prior to electrical erase. The
                                                            system is not required to provide any controls or
Chip erase is a six-bus-cycle operation. The chip erase     timings during these operations.
command sequence is initiated by writing two unlock
                                                            After the command sequence is written, a sector erase
                                                            time-out of 50 s begins. During the time-out period,
                                                            additional sector addresses and sector erase com-
                                                            mands may be written. Loading the sector erase buffer
                                                            may be done in any sequence, and the number of
                                                            sectors may be from one sector to all sectors. The time
                                                            between these additional cycles must be less than 50
                                                            s, otherwise the last address and command might not
                                                            be accepted, and erasure may begin. It is recom-
                                                            mended that processor interrupts be disabled during
                                                            this time to ensure all commands are accepted. The

November 28, 2000         Am29F002B/Am29F002NB              13
interrupts can be re-enabled after the last Sector Erase  the Sector Erase Operations Timing diagram for timing
command is written. If the time between additional        waveforms.
sector erase commands can be assumed to be less
than 50 s, the system need not monitor DQ3. Any                                      START
command other than Sector Erase or Erase
Suspend during the time-out period resets the                  Write Erase
device to reading array data. The system must             Command Sequence
rewrite the command sequence and any additional
sector addresses and commands.                                         Data Poll   Embedded
                                                                      from System  Erase
The system can monitor DQ3 to determine if the sector                              algorithm
erase timer has timed out. (See the "DQ3: Sector          No                       in progress
Erase Timer" section.) The time-out begins from the                   Data = FFh?
rising edge of the final WE# pulse in the command
sequence.                                                                Yes
                                                          Erasure Completed
Once the sector erase operation has begun, only the
Erase Suspend command is valid. All other commands        Notes:
are ignored. On the Am29F002B only, note that a hard-     1. See the appropriate Command Definitions table for erase
ware reset during the sector erase operation
immediately terminates the operation. The Sector              command sequence.
Erase command sequence should be reinitiated once         2. See "DQ3: Sector Erase Timer" for more information.
the device has returned to reading array data, to
ensure data integrity.                                                    Figure 3. Erase Operation

When the Embedded Erase algorithm is complete, the
device returns to reading array data and addresses are
no longer latched. The system can determine the
status of the erase operation by using DQ7, DQ6, or
DQ2. Refer to "Write Operation Status" for information
on these status bits.

Figure 3 illustrates the algorithm for the erase opera-
tion. Refer to the Erase/Program Operations tables in
the "AC Characteristics" section for parameters, and to

14  Am29F002B/Am29F002NB                                                           November 28, 2000
Erase Suspend/Erase Resume Commands                      system can use DQ7, or DQ6 and DQ2 together, to
                                                         determine if a sector is actively erasing or is erase-sus-
The Erase Suspend command allows the system to           pended. See "Write Operation Status" for information
interrupt a sector erase operation and then read data    on these status bits.
from, or program data to, any sector not selected for
erasure. This command is valid only during the sector    After an erase-suspended program operation is com-
erase operation, including the 50 s time-out period     plete, the system can once again read array data within
during the sector erase command sequence. The            non-suspended sectors. The system can determine the
Erase Suspend command is ignored if written during       status of the program operation using the DQ7 or DQ6
the chip erase operation or Embedded Program algo-       status bits, just as in the standard program operation.
rithm. Writing the Erase Suspend command during the      See "Write Operation Status" for more information.
Sector Erase time-out immediately terminates the
time-out period and suspends the erase operation.        The system may also write the autoselect command
Addresses are "don't-cares" when writing the Erase       sequence when the device is in the Erase Suspend
Suspend command.                                         mode. The device allows reading autoselect codes
                                                         even at addresses within erasing sectors, since the
When the Erase Suspend command is written during a       codes are not stored in the memory array. When the
sector erase operation, the device requires a maximum    device exits the autoselect mode, the device reverts to
of 20 s to suspend the erase operation. However,        the Erase Suspend mode, and is ready for another
when the Erase Suspend command is written during         valid operation. See "Autoselect Command Sequence"
the sector erase time-out, the device immediately ter-   for more information.
minates the time-out period and suspends the erase
operation.                                               The system must write the Erase Resume command
                                                         (address bits are "don't care") to exit the erase suspend
After the erase operation has been suspended, the        mode and continue the sector erase operation. Further
system can read array data from or program data to       writes of the Resume command are ignored. Another
any sector not selected for erasure. (The device "erase  Erase Suspend command can be written after the
suspends" all sectors selected for erasure.) Normal      device has resumed erasing.
read and write timings and command definitions apply.
Reading at any address within erase-suspended
sectors produces status data on DQ7DQ0. The

November 28, 2000  Am29F002B/Am29F002NB                  15
Command Definitions

                             Table 5. Am29F002B/Am29F002NB Command Definitions

            Command              Cycles                          Bus Cycles (Notes 24)
            Sequence
             (Note 1)                    First  Second           Third      Fourth       Fifth  Sixth

                                         Addr Data Addr Data     Addr Data Addr Data     Addr Data Addr Data

Read (Note 5)                    1 RA RD

Reset (Note 6)                   1 XXX F0

          Manufacturer ID        4 555 AA 2AA 55                 555    90 X00 01

          Device ID,             4 555 AA 2AA 55                 555    90 X01 B0
          Top Boot Block
Auto-                            4 555 AA 2AA 55                 555    90 X01 34
select    Device ID,
(Note 7)  Bottom Boot Block

          Sector Protect Verify  4 555 AA 2AA 55                 555    90  (SA)  00
          (Note 8)                                                          X02   01

Program                          4 555 AA 2AA 55                 555    A0 PA PD

Chip Erase                       6 555 AA 2AA 55                 555    80 555 AA 2AA 55 555 10

Sector Erase                     6 555 AA 2AA 55                 555    80 555 AA 2AA 55 SA 30

Erase Suspend (Note 9)           1 XXX B0

Erase Resume (Note 10)           1 XXX 30

Legend:                                                          PD = Data to be programmed at location PA. Data latches on the
                                                                 rising edge of WE# or CE# pulse, whichever happens first.
X = Don't care
RA = Address of the memory location to be read.                  SA = Address of the sector to be verified (in autoselect mode) or
RD = Data read from location RA during read operation.           erased. Address bits A17A13 uniquely select any sector.
PA = Address of the memory location to be programmed.
Addresses latch on the falling edge of the WE# or CE# pulse,
whichever happens later.

Notes:                                                           7. The fourth cycle of the autoselect command sequence is a
1. See Table 1 for description of bus operations.                     read cycle.

2. All values are in hexadecimal.                                8. The data is 00h for an unprotected sector and 01h for a
                                                                      protected sector. See "Autoselect Command Sequence" for
3. Except when reading array or autoselect data, all bus cycles       more information.
     are write operations.
                                                                 9. The system may read and program in non-erasing sectors, or
4. Address bits A17A11 are don't cares for unlock and                enter the autoselect mode, when in the Erase Suspend
     command cycles, except when PA or SA is required.                mode. The Erase Suspend command is valid only during a
                                                                      sector erase operation.
5. No unlock or command cycles required when reading array
     data.                                                       10. The Erase Resume command is valid only during the Erase
                                                                      Suspend mode.
6. The Reset command is required to return to reading array
     data when device is in the autoselect mode, or if DQ5 goes
     high (while the device is providing status data).

16                                       Am29F002B/Am29F002NB                            November 28, 2000
WRITE OPERATION STATUS                                     Table 6 shows the outputs for Data# Polling on DQ7.
                                                           Figure 4 shows the Data# Polling algorithm.
The device provides several bits to determine the
status of a write operation: DQ2, DQ3, DQ5, DQ6, and                 START
DQ7. Table 6 and the following subsections describe
the functions of these bits. DQ7 and DQ6 each offer a          Read DQ7DQ0
method for determining whether a program or erase                  Addr = VA
operation is complete or in progress. These three bits
are discussed first.                                           DQ7 = Data?       Yes

DQ7: Data# Polling                                             No

The Data# Polling bit, DQ7, indicates to the host          No  DQ5 = 1?
system whether an Embedded Algorithm is in progress
or completed, or whether the device is in Erase Sus-                        Yes
pend. Data# Polling is valid after the rising edge of the
final WE# pulse in the program or erase command                Read DQ7DQ0
sequence.                                                          Addr = VA

During the Embedded Program algorithm, the device              DQ7 = Data?       Yes
outputs on DQ7 the complement of the datum pro-
grammed to DQ7. This DQ7 status also applies to                     No                PASS
programming during Erase Suspend. When the                     FAIL
Embedded Program algorithm is complete, the device
outputs the datum programmed to DQ7. The system            Notes:
must provide the program address to read valid status      1. VA = Valid address for programming. During a sector
information on DQ7. If a program address falls within a
protected sector, Data# Polling on DQ7 is active for           erase operation, a valid address is an address within any
approximately 2 s, then the device returns to reading         sector selected for erasure. During chip erase, a valid
array data.                                                    address is any non-protected sector address.
                                                           2. DQ7 should be rechecked even if DQ5 = "1" because
During the Embedded Erase algorithm, Data# Polling             DQ7 may change simultaneously with DQ5.
produces a "0" on DQ7. When the Embedded Erase
algorithm is complete, or if the device enters the Erase              Figure 4. Data# Polling Algorithm
Suspend mode, Data# Polling produces a "1" on DQ7.
This is analogous to the complement/true datum output
described for the Embedded Program algorithm: the
erase function changes all the bits in a sector to "1";
prior to this, the device outputs the "complement," or
"0." The system must provide an address within any of
the sectors selected for erasure to read valid status
information on DQ7.

After an erase command sequence is written, if all
sectors selected for erasing are protected, Data#
Polling on DQ7 is active for approximately 100 s, then
the device returns to reading array data. If not all
selected sectors are protected, the Embedded Erase
algorithm erases the unprotected sectors, and ignores
the selected sectors that are protected.

When the system detects DQ7 has changed from the
complement to true data, it can read valid data at DQ7
DQ0 on the following read cycles. This is because DQ7
may change asynchronously with DQ0DQ6 while
Output Enable (OE#) is asserted low. The Data#
Polling Timings (During Embedded Algorithms) figure
in the "AC Characteristics" section illustrates this.

November 28, 2000  Am29F002B/Am29F002NB                                                     17
DQ6: Toggle Bit I                                            control the read cycles.) But DQ2 cannot distinguish
                                                             whether the sector is actively erasing or is erase-sus-
Toggle Bit I on DQ6 indicates whether an Embedded            pended. DQ6, by comparison, indicates whether the
Program or Erase algorithm is in progress or complete,       device is actively erasing, or is in Erase Suspend, but
or whether the device has entered the Erase Suspend          cannot distinguish which sectors are selected for era-
mode. Toggle Bit I may be read at any address, and is        sure. Thus, both status bits are required for sector and
valid after the rising edge of the final WE# pulse in the    mode information. Refer to Table 6 to compare outputs
command sequence (prior to the program or erase              for DQ2 and DQ6.
operation), and during the sector erase time-out.
                                                             Figure 5 shows the toggle bit algorithm in flowchart
During an Embedded Program or Erase algorithm                form, and the section "DQ2: Toggle Bit II" explains the
operation, successive read cycles to any address             algorithm. See also the DQ6: Toggle Bit I subsection.
cause DQ6 to toggle. (The system may use either OE#          Refer to the Toggle Bit Timings figure for the toggle bit
or CE# to control the read cycles.) When the operation       timing diagram. The DQ2 vs. DQ6 figure shows the dif-
is complete, DQ6 stops toggling.                             ferences between DQ2 and DQ6 in graphical form.

After an erase command sequence is written, if all           Reading Toggle Bits DQ6/DQ2
sectors selected for erasing are protected, DQ6
toggles for approximately 100 s, then returns to            Refer to Figure 5 for the following discussion. When-
reading array data. If not all selected sectors are pro-     ever the system initially begins reading toggle bit
tected, the Embedded Erase algorithm erases the              status, it must read DQ7DQ0 at least twice in a row to
unprotected sectors, and ignores the selected sectors        determine whether a toggle bit is toggling. Typically, a
that are protected.                                          system would note and store the value of the toggle bit
                                                             after the first read. After the second read, the system
The system can use DQ6 and DQ2 together to deter-            would compare the new value of the toggle bit with the
mine whether a sector is actively erasing or is erase-       first. If the toggle bit is not toggling, the device has com-
suspended. When the device is actively erasing (that         pleted the program or erase operation. The system can
is, the Embedded Erase algorithm is in progress), DQ6        read array data on DQ7DQ0 on the following read
toggles. When the device enters the Erase Suspend            cycle.
mode, DQ6 stops toggling. However, the system must
also use DQ2 to determine which sectors are erasing          However, if after the initial two read cycles, the system
or erase-suspended. Alternatively, the system can use        determines that the toggle bit is still toggling, the
DQ7 (see the subsection on DQ7: Data# Polling).              system also should note whether the value of DQ5 is
                                                             high (see the section on DQ5). If it is, the system
If a program address falls within a protected sector,        should then determine again whether the toggle bit is
DQ6 toggles for approximately 2 s after the program         toggling, since the toggle bit may have stopped tog-
command sequence is written, then returns to reading         gling just as DQ5 went high. If the toggle bit is no longer
array data.                                                  toggling, the device has successfully completed the
                                                             program or erase operation. If it is still toggling, the
DQ6 also toggles during the erase-suspend-program            device did not complete the operation successfully, and
mode, and stops toggling once the Embedded                   the system must write the reset command to return to
Program algorithm is complete.                               reading array data.

The Write Operation Status table shows the outputs for       The remaining scenario is that the system initially
Toggle Bit I on DQ6. Refer to Figure 5 for the toggle bit    determines that the toggle bit is toggling and DQ5 has
algorithm, and to the Toggle Bit Timings figure in the       not gone high. The system may continue to monitor the
"AC Characteristics" section for the timing diagram.         toggle bit and DQ5 through successive read cycles,
The DQ2 vs. DQ6 figure shows the differences                 determining the status as described in the previous
between DQ2 and DQ6 in graphical form. See also the          paragraph. Alternatively, it may choose to perform
subsection on DQ2: Toggle Bit II.                            other system tasks. In this case, the system must start
                                                             at the beginning of the algorithm when it returns to
DQ2: Toggle Bit II                                           determine the status of the operation (top of Figure 5).

The "Toggle Bit II" on DQ2, when used with DQ6, indi-        DQ5: Exceeded Timing Limits
cates whether a particular sector is actively erasing
(that is, the Embedded Erase algorithm is in progress),      DQ5 indicates whether the program or erase time has
or whether that sector is erase-suspended. Toggle Bit        exceeded a specified internal pulse count limit. Under
II is valid after the rising edge of the final WE# pulse in  these conditions DQ5 produces a "1." This is a failure
the command sequence.                                        condition that indicates the program or erase cycle was
                                                             not successfully completed.
DQ2 toggles when the system reads at addresses
within those sectors that have been selected for era-
sure. (The system may use either OE# or CE# to

18  Am29F002B/Am29F002NB                                     November 28, 2000
The DQ5 failure condition may appear if the system                   START
tries to program a "1" to a location that is previously        Read DQ7DQ0
programmed to "0." Only an erase operation can                 Read DQ7DQ0 (Note 1)
change a "0" back to a "1." Under this condition, the
device halts the operation, and when the operation has         Toggle Bit        No
exceeded the timing limits, DQ5 produces a "1."
                                                               = Toggle?
Under both these conditions, the system must issue
the reset command to return the device to reading              Yes
array data.
                                                           No  DQ5 = 1?
DQ3: Sector Erase Timer
                                                               Yes
After writing a sector erase command sequence, the
system may read DQ3 to determine whether or not an             Read DQ7DQ0 (Notes
erase operation has begun. (The sector erase timer
does not apply to the chip erase command.) If addi-            Twice             1, 2)
tional sectors are selected for erasure, the entire time-
out also applies after each additional sector erase com-       Toggle Bit        No
mand. When the time-out is complete, DQ3 switches
from "0" to "1." The system may ignore DQ3 if the              = Toggle?
system can guarantee that the time between additional
sector erase commands will always be less than 50 s.                       Yes     Program/Erase
See also the "Sector Erase Command Sequence"                                     Operation Complete
section.                                                        Program/Erase
                                                                Operation Not
After the sector erase command sequence is written,            Complete, Write
the system should read the status on DQ7 (Data#                Reset Command
Polling) or DQ6 (Toggle Bit I) to ensure the device has
accepted the command sequence, and then read DQ3.
If DQ3 is "1", the internally controlled erase cycle has
begun; all further commands (other than Erase Sus-
pend) are ignored until the erase operation is complete.
If DQ3 is "0", the device will accept additional sector
erase commands. To ensure the command has been
accepted, the system software should check the status
of DQ3 prior to and following each subsequent sector
erase command. If DQ3 is high on the second status
check, the last command might not have been
accepted. Table 6 shows the outputs for DQ3.

                                                           Notes:
                                                           1. Read toggle bit twice to determine whether or not it is

                                                               toggling. See text.

                                                           2. Recheck toggle bit because it may stop toggling as DQ5
                                                               changes to "1". See text.

                                                                        Figure 5. Toggle Bit Algorithm

November 28, 2000  Am29F002B/Am29F002NB                                                              19
          Table 6. Write Operation Status

Standard          Operation             DQ7        DQ6        DQ5     DQ3      DQ2
Mode      Embedded Program Algorithm  (Note 1)    Toggle    (Note 2)  N/A   (Note 1)
          Embedded Erase Algorithm                Toggle                    No toggle
Erase     Reading within Erase         DQ7#                     0       1     Toggle
Suspend   Suspended Sector                0     No toggle       0     N/A
Mode      Reading within Non-Erase                                            Toggle
          Suspended Sector                1                     0     Data
          Erase-Suspend-Program                                       N/A      Data
                                      Data       Data         Data              N/A
                                      DQ7#      Toggle          0

Notes:
1. DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further details.

2. DQ5 switches to `1' when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.
    See "DQ5: Exceeded Timing Limits" for more information.

20                                    Am29F002B/Am29F002NB            November 28, 2000
ABSOLUTE MAXIMUM RATINGS                                                   20 ns         20 ns

Storage Temperature                                                +0.8 V
Plastic Packages . . . . . . . . . . . . . . . 65C to +150C     0.5 V
                                                                   2.0 V
Ambient Temperature
with Power Applied . . . . . . . . . . . . . 55C to +125C                      20 ns

Voltage with Respect to Ground                                             Figure 6. Maximum Negative
                                                                                 Overshoot Waveform
     VCC (Note 1) . . . . . . . . . . . . . . . .2.0 V to +7.0 V
     A9, OE#, and                                                                 20 ns
     RESET# (Note 2). . . . . . . . . . . .2.0 V to +12.5 V
                                                                      VCC
     All other pins (Note 1) . . . . . . . . .0.5 V to +7.0 V     +2.0 V

Output Short Circuit Current (Note 3) . . . . . . 200 mA              VCC
                                                                   +0.5 V
Notes:
1. Minimum DC voltage on input or I/O pins is 0.5 V. During        2.0 V

    voltage transitions, input or I/O pins may overshoot VSS               20 ns         20 ns
    to 2.0 V for periods of up to 20 ns. See Figure 6.
    Maximum DC voltage on input or I/O pins is VCC +0.5 V.                 Figure 7. Maximum Positive
    During voltage transitions, input or I/O pins may                           Overshoot Waveform
    overshoot to VCC +2.0 V for periods up to 20 ns. See
    Figure 7.

2. Minimum DC input voltage on pins A9, OE#, and RESET#
    is 0.5 V. During voltage transitions, A9, OE#, and
    RESET# may overshoot VSS to 2.0 V for periods of up
    to 20 ns. See Figure 6. Maximum DC input voltage on pin
    A9 is +12.5 V which may overshoot to +13.5 V for periods
    up to 20 ns. (RESET# is not available on Am29F002NB)

3. No more than one output may be shorted to ground at a
    time. Duration of the short circuit should not be greater
    than one second.

Stresses above those listed under "Absolute Maximum
Ratings" may cause permanent damage to the device. This
is a stress rating only; functional operation of the device at
these or any other conditions above those indicated in the
operational sections of this data sheet is not implied.
Exposure of the device to absolute maximum rating
conditions for extended periods may affect device reliability.

OPERATING RANGES

Commercial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . . 0C to +70C
Industrial (I) Devices

Ambient Temperature (TA) . . . . . . . . . 40C to +85C
Extended (E) Devices

Ambient Temperature (TA) . . . . . . . . 55C to +125C
VCC Supply Voltages
VCC for 5% devices . . . . . . . . . . .+4.75 V to +5.25 V
VCC for 10% devices . . . . . . . . . . . .+4.5 V to +5.5 V
Operating ranges define those limits between which the func-
tionality of the device is guaranteed.

November 28, 2000  Am29F002B/Am29F002NB                                                                21
DC CHARACTERISTICS
TTL/NMOS Compatible

Parameter                Description             Test Conditions                   Min Typ Max Unit

    ILI    Input Load Current                    VIN = VSS to VCC, VCC = VCC max              1.0 A
                                                                                               50 A
    ILIT   A9, OE#, RESET# Input Load Current VCC = VCC max;

           (Notes 1, 5)                          A9, OE#, RESET# = 12.5 V

    ILO    Output Leakage Current                VOUT = VSS to VCC, VCC = VCC max             1.0 A

    ICC1   VCC Active Read Current (Notes 2, 3) CE# = VIL, OE# = VIH                     20   30 mA

    ICC2   VCC Active Write Current (Notes 2, 4, 5) CE# = VIL, OE# = VIH                 30   40 mA

    ICC3   VCC Standby Current (Note 2)          CE#, OE# = VIH                          0.4  1      mA

    ICC4   VCC Reset Current (Notes 1, 2)        RESET# = VIL                            0.4  1      mA

    VIL    Input Low Voltage                                                       0.5       0.8    V

    VIH    Input High Voltage                                                      2.0        VCC    V
                                                                                              + 0.5

    VID    Voltage for Autoselect and Temporary  VCC = 5.0 V                       11.5       12.5 V
           Sector Unprotect

    VOL    Output Low Voltage                    IOL = 12 mA, VCC = VCC min                   0.45 V
    VOH    Output High Voltage
    VLKO   Low VCC Lock-Out Voltage              IOH = 2.5 mA, VCC = VCC min      2.4               V

                                                                                   3.2        4.2    V

Notes:
1. RESET# is not available on Am29F002NB.

2. Maximum ICC specifications are tested with VCC = VCCmax.
3. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
4. ICC active while Embedded Erase or Embedded Program is in progress.
5. Not 100% tested.

22                                         Am29F002B/Am29F002NB                          November 28, 2000
DC CHARACTERISTICS
CMOS Compatible

Parameter          Description         Test Conditions                       Min        Typ  Max   Unit

ILI        Input Load Current          VIN = VSS to VCC,                                     1.0  A
                                       VCC = VCC max

ILIT       A9, OE#, RESET#             VCC = VCC max;                                        50    A

           Input Load Current (Notes 1, 5) A9, OE#, RESET# = 12.5 V

ILO        Output Leakage Current      VOUT = VSS to VCC,                                    1.0  A
                                       VCC = VCC max
ICC1       VCC Active Read Current                                                      20   30    mA
           (Notes 2, 3)                CE# = VIL, OE# = VIH

ICC2       VCC Active Write Current    CE# = VIL, OE# = VIH                             30   40    mA
           (Notes 2, 4, 5)

ICC3       VCC Standby Current         CE# = VCC 0.5 V                                1    5     A
           (Notes 2, 6)

ICC4       VCC Reset Current           RESET# = VIL                                     1    5     A
           (Notes 1, 2, 6)

VIL        Input Low Voltage                                                    0.5         0.8   V
                                                                             0.7 x VCC
VIH        Input High Voltage                                                                VCC + 0.3 V
                                                                                11.5
VID        Voltage for Autoselect and  VCC = 5.0 V                                           12.5  V
           Temporary Sector Unprotect

VOL        Output Low Voltage          IOL = 12 mA, VCC = VCC min                            0.45  V
VOH1       Output High Voltage         IOH = 2.5 mA, VCC = VCC min
VOH2       Low VCC Lock-Out Voltage    IOH = 100 A, VCC = VCC min          0.85 VCC              V
VLKO                                                                         VCC0.4
                                                                                             4.2   V
                                                                                 3.2

Notes:
1. RESET# is not available on Am29F002NB.

2. Maximum ICC specifications are tested with VCC = VCCmax.
3. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
4. ICC active while Embedded Erase or Embedded Program is in progress.
5. Not 100% tested.

6. ICC3 and ICC4 = 20 A max at extended temperature (>+85 C).

November 28, 2000                      Am29F002B/Am29F002NB                                        23
TEST CONDITIONS                                                           Table 7. Test Specifications

                                                            5.0 V

                                                                                                                All

                                                                          Test Condition               -55    others Unit

    Device                                                         2.7 k  Output Load                         1 TTL gate
    Under
     Test                                                                 Output Load Capacitance, CL  30       100       pF
                                                                          (including jig capacitance)
              CL
                  6.2 k

                                                                          Input Rise and Fall Times    5        20        ns

                                                                          Input Pulse Levels           0.03.0 0.452.4 V

                                                                          Input timing measurement     1.5 0.8, 2.0 V
                                                                          reference levels

Note: Diodes are IN3064 or equivalent                                     Output timing measurement    1.5 0.8, 2.0 V
                    Figure 8. Test Setup                                  reference levels

KEY TO SWITCHING WAVEFORMS

    WAVEFORM                              INPUTS                                                     OUTPUTS

                                                                          Steady

                                                                          Changing from H to L

                                                                          Changing from L to H

                  Don't Care, Any Change Permitted                                     Changing, State Unknown

                         Does Not Apply                                   Center Line is High Impedance State (High Z)

24                                        Am29F002B/Am29F002NB                                                November 28, 2000
AC CHARACTERISTICS
Read Operations

Parameter                                                                                          Speed Options

JEDEC Std       Description                                        Test Setup       -55 -70 -90 -120 Unit
                Read Cycle Time (Note 1)
tAVAV  tRC                                                                     Min  55             70       90 120 ns

tAVQV  tACC     Address to Output Delay                  CE# = VIL          Max     55             70       90 120 ns
                                                         OE# = VIL          Max
tELQV  tCE      Chip Enable to Output Delay                                 Max     55             70       90 120 ns
                                                         OE# = VIL

tGLQV  tOE      Output Enable to Output Delay                                       30             30       35    50 ns

tEHQZ  tDF      Chip Enable to Output High Z (Note 1)                       Max     15             20       20    30 ns

tGHQZ  tDF      Output Enable to Output High Z                              Max     15             20       20    30 ns
                (Note 1)

                Output Enable  Read                                            Min                      0           ns
                Hold Time
       tOEH     (Note 1)       Toggle and                                      Min                      10          ns
                               Data# Polling

tAXQX  tOH      Output Hold Time From Addresses, CE#                           Min                      0           ns
                or OE#, Whichever Occurs First (Note 1)

Notes:
1. Not 100% tested.

2. See Table 7 and Figure 8 for test specifications.

Addresses                                                        tRC
        CE#                                               Addresses Stable
                                                      tACC

                                                              tOE                                  tDF
                                                      tCE
           OE#                     tOEH
           WE#                 HIGH Z                                                         tOH           HIGH Z
       Outputs                                                              Output Valid

      RESET#

n/a Am29F002NB

                               Figure 9. Read Operations Timings

November 28, 2000                        Am29F002B/Am29F002NB                                                       25
AC CHARACTERISTICS
Hardware Reset (RESET#)

    Parameter

JEDEC Std Description                                          Test Setup  All Speed Options  Unit
                                                                                      20       s
    tREADY          RESET# Pin Low (During Embedded            Max
                    Algorithms) to Read or Write (See Note)                          500       ns
                                                                                     500       ns
    tREADY          RESET# Pin Low (NOT During Embedded        Max                    50       ns
                    Algorithms) to Read or Write (See Note)

    tRP RESET# Pulse Width                                     Min

    tRH RESET# High Time Before Read (See Note)                Min

Note: Not 100% tested. RESET# is not available on Am29F002NB.

        CE#, OE#                                     tRH
          RESET#
                           tRP
    n/a Am29F002NB        tReady
                         Reset Timings NOT during Embedded Algorithms
          RESET#
                            Reset Timings during Embedded Algorithms
    n/a Am29F002NB
                           tRP
                               Figure 10. RESET# Timings

26                          Am29F002B/Am29F002NB                           November 28, 2000
AC CHARACTERISTICS
Erase/Program Operations

Parameter                                                                         Speed Options

JEDEC  Std Description                                                        -55 -70 -90 -120       Unit
                                                                                                      ns
tAVAV  tWC Write Cycle Time (Note 1)                Min                       55  70      90 120      ns
                                                                                                      ns
tAVWL  tAS Address Setup Time                       Min                               0               ns
                                                                                                      ns
tWLAX  tAH Address Hold Time                        Min                       45  45      45     50   ns

tDVWH  tDS Data Setup Time                          Min                       25  30      45     50

tWHDX  tDH Data Hold Time                           Min                               0

       tOES Output Enable Setup Time                Min                               0

tGHWL  tGHWL       Read Recovery Time Before Write  Min                               0              ns
                   (OE# High to WE# Low)

tELWL  tCS CE# Setup Time                           Min                               0              ns

tWHEH  tCH CE# Hold Time                            Min                               0              ns

tWLWH  tWP Write Pulse Width                        Min                       30  35      45     50  ns

tWHWL  tWPH Write Pulse Width High                  Min                               20             ns

tWHWH1 tWHWH1 Programming Operation (Note 2)        Typ                               7              s

tWHWH2 tWHWH2 Sector Erase Operation (Note 2)       Typ                               1              sec

       tVCS VCC Setup Time (Note 1)                 Min                               50             s

Notes:
1. Not 100% tested.

2. See the "Erase and Programming Performance" section for more information.

November 28, 2000                   Am29F002B/Am29F002NB                                             27
AC CHARACTERISTICS

                       Program Command Sequence (last two cycles)  Read Status Data (last two cycles)

    Addresses           tWC             tAS                        PA                      PA
            CE#        555h               PA
            OE#
           WE#                                tAH

           Data                   tCH

                             tWP                                   tWHWH1
                                                                                   Status DOUT
                       tCS              tWPH

                             tDS
                                   tDH

                             A0h              PD

    VCC

                 tVCS

Notes:
1. PA = program address, PD = program data, DOUT is the true data at the program address.

                                                Figure 11. Program Operation Timings

28                                Am29F002B/Am29F002NB                                     November 28, 2000
AC CHARACTERISTICS

                   Erase Command Sequence (last two cycles)     Read Status Data

Addresses           tWC                      tAS                VA                VA
        CE#        2AAh
                                               SA

                                     555h for chip erase

                                                           tAH

OE#                             tCH
WE#                     tWP

Data               tCS               tWPH                       tWHWH2

                         tDS

                              tDH

                         55h                        30h                     In    Complete
                                                                        Progress
                                           10 for Chip Erase

             tVCS

VCC

Notes:
1. SA = sector address (for Sector Erase), VA = Valid Address for reading status data ("see "Write Operation Status").

                                         Figure 12. Chip/Sector Erase Operation Timings

November 28, 2000                    Am29F002B/Am29F002NB                                                               29
AC CHARACTERISTICS

    Addresses                    tRC                           VA                      VA
            CE#                  VA
                              tACC                              Complement True
                               tCE                               Status Data True

    OE#           tCH                 tOE
    WE#                 tOEH                              tDF
    DQ7
                                                       tOH                                           Valid Data  High Z
                                               Complement                                            Valid Data  High Z

    DQ0DQ6                                Status Data

Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array data
read cycle.

                             Figure 13. Data# Polling Timings (During Embedded Algorithms)

    Addresses                    tRC                              VA               VA                VA
                                  VA
             CE#              tACC                              Valid Status
            OE#                tCE                             (second read)
            WE#
     DQ6/DQ2      tCH                 tOE

                       tOEH                tDF

                              High Z               tOH                              Valid Status     Valid Data
                                           Valid Status                            (stops toggling)
                                           (first read)

Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read
cycle, and array data read cycle.

                               Figure 14. Toggle Bit Timings (During Embedded Algorithms)

30                                         Am29F002B/Am29F002NB                                      November 28, 2000
AC CHARACTERISTICS

        Enter             Erase                 Enter Erase        Erase
     Embedded           Suspend             Suspend Program       Resume

       Erasing

WE#                     Erase  Erase Suspend    Erase             Erase Suspend  Erase                        Erase
                                     Read     Suspend                   Read                                Complete
                                              Program

DQ6

    DQ2

Note: The system may use CE# or OE# to toggle DQ2 and DQ6. DQ2 toggles only when read at an address within an
erase-suspended sector.

                                                           Figure 15. DQ2 vs. DQ6

Temporary Sector Unprotect (Am29F002B only)

Parameter

JEDEC Std. Description                                            All Speed Options                                   Unit

     tVIDR VID Rise and Fall Time (See Note)                 Min                 500                                  ns

     tRSP          RESET# Setup Time for Temporary Sector    Min                 4                                    s
                   Unprotect

Note: Not 100% tested.

              12 V

     RESET#

              0 or 5 V                                                                                      0 or 5 V

                               tVIDR                                                                 tVIDR
                                              Program or Erase Command Sequence

     CE#

         WE#                          tRSP
     RY/BY#

              Figure 16. Temporary Sector Unprotect Timing Diagram (Am29F002B only)

November 28, 2000                     Am29F002B/Am29F002NB                                                            31
AC CHARACTERISTICS
Alternate CE# Controlled Erase/Program Operations

    Parameter                                                                     Speed Options

JEDEC      Std.   Description                                                 -55 -70 -90 -120 Unit

    tAVAV  tWC    Write Cycle Time (Note 1)        Min                        55  70      90 120 ns

    tAVEL  tAS    Address Setup Time               Min                                0          ns

    tELAX  tAH    Address Hold Time                Min                        45  45      45     50 ns

    tDVEH  tDS    Data Setup Time                  Min                        25  30      45     50 ns

    tEHDX  tDH    Data Hold Time                   Min                                0          ns

           tOES   Output Enable Setup Time         Min                                0          ns

    tGHEL  tGHEL  Read Recovery Time Before Write  Min                                0          ns
                  (OE# High to WE# Low)

    tWLEL  tWS    WE# Setup Time                   Min                                0          ns

    tEHWH  tWH    WE# Hold Time                    Min                                0          ns

    tELEH  tCP    CE# Pulse Width                  Min                        30  35      45     50 ns

    tEHEL  tCPH   CE# Pulse Width High             Min                                20         ns

tWHWH1     tWHWH1 Programming Operation (Note 2)   Typ                                7          s

tWHWH2     tWHWH2 Sector Erase Operation (Note 2)  Typ                                1          sec

1. Not 100% tested.
2. See the "Erase and Programming Performance" section for more information.

32                                   Am29F002B/Am29F002NB                                 November 28, 2000
AC CHARACTERISTICS

                   555 for program  PA for program
                   2AA for erase    SA for sector erase
                                    555 for chip erase
                                                                            Data# Polling

Addresses               tWC         tAS                                     PA

       WE#                                        tAH                       DQ7# DOUT
        OE#
        CE#             tWH
       Data
  RESET#                            tGHEL

                                    tCP                  tWHWH1 or 2

                        tWS         tCPH

                                    tDS
                                        tDH

                   tRH              A0 for program PD for program

                                    55 for erase       30 for sector erase

                                                       10 for chip erase

Notes:
1. PA = Program Address, PD = Program Data, DQ7# = complement of data written to device, DOUT = data written to device.
2. Figure indicates the last two bus cycles of the command sequence.

                                Figure 17. Alternate CE# Controlled Write Operation Timings

November 28, 2000                   Am29F002B/Am29F002NB                                   33
ERASE AND PROGRAMMING PERFORMANCE

Parameter                                   Typ (Note 1)       Max (Note 2)  Unit        Comments
Sector Erase Time                                  1                   8
Chip Erase Time                                    7                         s           Excludes 00h programming
Byte Programming Time                              7                 300
Chip Programming Time (Note 3)                    1.8                 5.4    s           prior to erasure (Note 4)

                                                                             s          Excludes system level

                                                                             s           overhead (Note 5)

Notes:
1. Typical program and erase times assume the following conditions: 25C, 5.0 V VCC, 1,000,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2. Under worst case conditions of 90C, VCC = 4.5 V (4.75 V for 5% devices), 1,000,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum program times listed.

4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5. System-level overhead is the time required to execute the four-bus-cycle sequence for the program command. See Table 5
    for further information on command definitions.

6. The device has a minimum guaranteed erase and program cycle endurance of 1,000,000 cycles.

LATCHUP CHARACTERISTICS

               Description                                                   Min              Max

Input voltage with respect to VSS on all pins except I/O pins                1.0 V           12.5 V
(including A9, OE#, and RESET#)

Input voltage with respect to VSS on all I/O pins                            1.0 V           VCC + 1.0 V

VCC Current                                                                  100 mA          +100 mA

Note: Includes all pins except VCC. Test conditions: VCC = 5.0 V, one pin at a time. RESET# not available on Am29F002NB.

TSOP PIN CAPACITANCE

    Parameter  Parameter Description                                         Test Setup  Typ Max Unit
     Symbol                                                                    VIN = 0
                                                                              VOUT = 0
     CIN           Input Capacitance                                           VIN = 0   6    7.5                   pF
    COUT          Output Capacitance
    CIN2       Control Pin Capacitance                                                   8.5  12                    pF

                                                                                         7.5  9                     pF

Notes:
1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

34                                          Am29F002B/Am29F002NB                         November 28, 2000
PLCC AND PDIP PIN CAPACITANCE

Parameter          Parameter Description                    Test Conditions       Typ Max Unit
Symbol                                     VIN = 0
                                            VOUT = 0
CIN       Input Capacitance                VPP = 0                               4  6         pF
COUT       Output Capacitance
CIN2       Control Pin Capacitance                                                8  12        pF

                                                                                  8  12        pF

Notes:
1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

DATA RETENTION                              Test Conditions                  Min         Unit
                                                   150C
Parameter                                          125C                     10         Years

Minimum Pattern Data Retention Time

                                                                             20         Years

November 28, 2000                           Am29F002B/Am29F002NB                               35
PHYSICAL DIMENSIONS
PD 032--32-Pin Plastic DIP

                                                                                                                                                                            Dwg rev AD; 10/99

36  Am29F002B/Am29F002NB  November 28, 2000
PHYSICAL DIMENSIONS (continued)
PL 032--32-Pin Plastic Leaded Chip Carrier

                                            Dwg rev AH; 10/99

November 28, 2000  Am29F002B/Am29F002NB                        37
PHYSICAL DIMENSIONS (continued)
TS 032--32-Pin Standard Thin Small Package

                                            Dwg rev AA; 10/99

38  Am29F002B/Am29F002NB                    November 28, 2000
REVISION SUMMARY                                         DC Characteristics--TTL/NMOS Compatible
                                                         ICC1, ICC2, ICC3, ICC4: Added Note 2 "Maximum ICC
Revision A (July 1998)                                   specifications are tested with VCC = VCCmax".
                                                         DC Characteristics--CMOS Compatible
Initial release.                                         ICC1, ICC2, ICC3, ICC4: Added Note 2 "Maximum ICC
                                                         specifications are tested with VCC = VCCmax".
Revision B (January 1999)
                                                         Revision C (November 12, 1999)
Distinctive Characteristics
Added:                                                   AC Characteristics--Figure 11. Program
20-year data retention at 125C                         Operations Timing and Figure 12. Chip/Sector
                                                         Erase Operations
    -- Reliable operation for the life of the system     Deleted tGHWL and changed OE# waveform to start at
AC Characterisitics--Read Operations Table               high.
tEHQZ, tGHQZ: Changed the 55 speed option to 15 ns
from 20 ns                                               Physical Dimensions
                                                         Replaced figures with more detailed illustrations.
AC Characteristics--Erase/Program Operations
tWLAX: Changed the 90 speed option to 45 ns from 50 ns.  Revision D (November 28, 2000)
tDVWH: Changed the 55 speed option to 25 ns from 30 ns.
tWLWH: changed the 55 speed option to 30 ns from 35 ns.  Global
AC Characteristics--Alternate CE# Controlled             Added table of contents.
Erase/Program Operations
tDVEH: Changed the 55 speed option to 25 ns from 30 ns.  Ordering Information
tELEH: Changed the 55 speed option to 30 ns from 35 ns.  Deleted burn-in option.
tELAX: Changed the 90 speed option to 45 ns from 50 ns.
                                                         Table 5, Command Definitions
                                                         In Note 4, changed the lower address bit of don't care
                                                         range to A11.

Trademarks
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ExpressFlash is a trademark of Advanced Micro Devices, Inc.
Product names used in this publication are for identification purposes only and may be trademarks of their respective companies

November 28, 2000  Am29F002B/Am29F002NB                                                                                          39
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