29F010端子数量 32
29F010最小工作温度 -40 Cel
29F010最大工作温度 85 Cel
29F010额定供电电压 5 V
29F010reach_compliant Yes
29F010状态 Active-Unconfirmed
29F010type NOR TYPE
29F010sub_category Flash Memories
29F010access_time_max 90 ns
29F010command_user_interface YES
29F010data_polling YES
29F010endurance 1.00E6 Write/Erase Cycles
29F010jesd_30_code R-PQCC-J32
29F010存储密度 1.05E6 bit
29F010内存IC类型 FLASH
29F010内存宽度 8
29F010number_of_sectors_size 8
29F010位数 131072 words
29F010位数 128K
29F010组织 128KX8
29F010package_code QCCJ
29F010package_equivalence_code LDCC32,.5X.6
29F010串行并行 PARALLEL
29F010power_supplies__v_ 5
29F010sector_size__words_ 16K
29F010standby_current_max 1.00E-4 Amp
29F010最大供电电压 0.0500 Amp
29F010表面贴装 YES
29F010工艺 CMOS
29F010端子形式 J BEND
29F010端子间距 1.27 mm
29F010端子位置 QUAD
29F010toggle_bit YES





1 Megabit (128 K x 8-bit)
CMOS 5.0 Volt-only, Uniform Sector Flash Memory

DISTINCTIVE CHARACTERISTICS                          s Embedded Algorithms
                                                         -- Embedded Erase algorithm automatically
s Single power supply operation                              pre-programs and erases the chip or any
    -- 5.0 V 10% for read, erase, and program              combination of designated sector
    -- Simplifies system-level power requirements        -- Embedded Program algorithm automatically
                                                             programs and verifies data at specified address
s High performance
    -- 45 ns maximum access time                     s Minimum 100,000 program/erase cycles
s Low power consumption
    -- 30 mA max active read current                 s Package options
    -- 50 mA max program/erase current                   -- 32-pin PLCC
    -- <25 A typical standby current                    -- 32-pin TSOP
                                                         -- 32-pin PDIP
s Flexible sector architecture
    -- Eight uniform sectors                         s Compatible with JEDEC standards
    -- Any combination of sectors can be erased          -- Pinout and software compatible with
    -- Supports full chip erase                              single-power-supply flash
                                                         -- Superior inadvertent write protection
s Sector protection
    -- Hardware-based feature that disables/re-      s Data# Polling and Toggle Bits
        enables program and erase operations in any      -- Provides a software method of detecting
        combination of sectors                               program or erase cycle completion
    -- Sector protection/unprotection can be
        implemented using standard PROM
        programming equipment

                                                     Publication# 16736 Rev: G Amendment/+2
                                                     Issue Date: March 1998
GENERAL DESCRIPTION                                        Device erasure occurs by executing the erase com-
                                                           mand sequence. This invokes the Embedded Erase
The Am29F010 is a 1 Mbit, 5.0 Volt-only Flash memory       algorithm--an internal algorithm that automatically pre-
organized as 131,072 bytes. The Am29F010 is offered        programs the array (if it is not already programmed) be-
in 32-pin PLCC, TSOP, and PDIP packages. The byte-         fore executing the erase operation. During erase, the
wide data appears on DQ0-DQ7. The device is de-            device automatically times the erase pulse widths and
signed to be programmed in-system with the standard        verifies proper cell margin.
system 5.0 Volt VCC supply. A 12.0 volt VPP is not re-
quired for program or erase operations. The device can     The host system can detect whether a program or
also be programmed or erased in standard EPROM             erase operation is complete by reading the DQ7 (Data#
programmers.                                               Polling) and DQ6 (toggle) status bits. After a program
                                                           or erase cycle has been completed, the device is ready
The standard device offers access times of 45, 55, 70,     to read array data or accept another command.
90, and 120 ns, allowing high-speed microprocessors
to operate without wait states. To eliminate bus con-      The sector erase architecture allows memory sectors
tention the device has separate chip enable (CE#),         to be erased and reprogrammed without affecting the
write enable (WE#) and output enable (OE) controls.        data contents of other sectors. The device is erased
                                                           when shipped from the factory.
The device requires only a single 5.0 volt power sup-
ply for both read and write functions. Internally gener-   The hardware data protection measures include a
ated and regulated voltages are provided for the           low VCC detector automatically inhibits write operations
program and erase operations.                              during power transitions. The hardware sector pro-
                                                           tection feature disables both program and erase oper-
The device is entirely command set compatible with the     ations in any combination of the sectors of memory,
JEDEC single-power-supply Flash standard. Com-             and is implemented using standard EPROM program-
mands are written to the command register using stan-      mers.
dard microprocessor write timings. Register contents
serve as input to an internal state machine that controls  The system can place the device into the standby mode.
the erase and programming circuitry. Write cycles also     Power consumption is greatly reduced in this mode.
internally latch addresses and data needed for the pro-
gramming and erase operations. Reading data out of         AMD's Flash technology combines years of Flash
the device is similar to reading from other Flash or       memory manufacturing experience to produce the
EPROM devices.                                             highest levels of quality, reliability, and cost
                                                           effectiveness. The device electrically erases all bits
Device programming occurs by executing the program         within a sector simultaneously via Fowler-Nordheim
command sequence. This invokes the Embedded                tunneling. The bytes are programmed one byte at a
Program algorithm--an internal algorithm that auto-        time using the EPROM programming mechanism of
matically times the program pulse widths and verifies      hot electron injection.
proper cell margin.

2  Am29F010

Family Part Number                                                                    Am29F010

                    VCC = 5.0 V 5%                -45            -55 (P)
                    VCC = 5.0 V 10%
Speed Option

                                                                   -55 (J, E, F)      -70             -90           -120
Max Access Time (ns)                                45                            55  70              90            120
CE# Access (ns)                                     45                            55  70              90

OE# Access (ns)                                     25                            30  30              35

Note: See the AC Characteristics section for full specifications.



VCC                                           Erase Voltage                                           Input/Output

VSS                                                 Generator                                         Buffers

WE#                    State           PGM Voltage
                      Control            Generator
OE#                 Command

                                                                    Chip Enable                       Data
                                                                   Output Enable
                                                                                                 STB  Latch

                     VCC Detector      Timer                                          Y-DecoderAddress LatchY-Gating
A0A16                                                             STB                                Cell Matrix



                                                    Am29F010                                                              3

    NC   1   32      VCC                            A12
   A16               WE#                                A15
   A15   2   31      NC                                      A16
   A12               A14                                         NC
                     A13                                              VCC
     A7              A8                                                    WE#
     A6              A9                                                        NC
     A5              A11
     A4  3   30      OE#                            4 3 2 1 32 31 30
     A3              A10
     A2  4   29      CE#                    A7  5                                   29  A14
     A1              DQ7                    A6                                          A13
     A0  5   28      DQ6                    A5  6                                   28  A8
   DQ0               DQ5                    A4                                          A9
   DQ1   6   27      DQ4                    A3  7                                   27  A11
   DQ2               DQ3                    A2                                          OE#
   VSS   7   26                             A1  8                                   26  A10
                                            A0                                          CE#
         8 PDIP 25                        DQ0   9   PLCC                            25  DQ7

         9   24                                 10                                  24

         10  23                                 11                                  23

         11  22                                 12                                  22

         12  21                                 13                                  21

         13  20                                     14 15 16 17 18 19 20

         14  19                                     DQ1
         15  18                                              VSS

         16  17

                          16736G-2                                                      16736G-3

   A11 1                                            32 OE#

   A9 2                                             31 A10

   A8 3                                             30 CE#

   A13 4                                            29 DQ7

   A14 5                                            28 DQ6

   NC 6                                             27 DQ5

   WE# 7                                            26 DQ4

   VCC   8                 Standard TSOP            25 DQ3

   NC 9                   Reverse TSOP              24  VSS
   A16 10                                           23 DQ2

   A15 11                                           22 DQ1

   A12 12                                           21 DQ0

   A7 13                                            20 A0

   A6 14                                            19 A1

   A5 15                                            18 A2

   A4 16                                            17  A3

   OE# 1                                            32 A11                              16736G-4
   A10 2                                            31 A9

   CE# 3                                            30 A8

   DQ7 4                                            29 A13

   DQ6 5                                            28 A14

   DQ5 6                                            27 NC

   DQ4 7                                            26 WE#

   DQ3 8                                            25    VCC

   VSS   9                                          24 NC

   DQ2 10                                           23 A16

   DQ1 11                                           22 A15

   DQ0 12                                           21 A12

   A0 13                                            20 A7

   A1 14                                            19 A6

   A2 15                                            18 A5

   A3    16                                         17 A4

PIN CONFIGURATION                            LOGIC SYMBOL

A0A16 = 17 Addresses                                       17
DQ0DQ7 = 8 Data Inputs/Outputs
CE#  = Chip Enable                                                      OE#              8
                                                                        WE#               16736G-6
OE#  = Output Enable                                                            DQ0DQ7

WE#  = Write Enable

VCC  = +5.0 Volt Single Power Supply

     (See Product Selector Guide for speed

     options and voltage supply tolerances)

VSS  = Device Ground

NC   = Pin Not Connected Internally

                                      Am29F010                                           5
Standard Products

AMD standard products are available in several packages and operating ranges. The order number (Valid Combination) is formed
by a combination of the elements below.

   Am29F010        -70  E        C      B

                                                            OPTIONAL PROCESSING
                                                            Blank = Standard Processing

                                                                  B = Burn-In
                                                            (Contact an AMD representative for more information.)

                                                            TEMPERATURE RANGE
                                                            C = Commercial (0C to +70C)
                                                            I = Industrial (40C to +85C)
                                                            E = Extended (55C to +125C)

                                                            PACKAGE TYPE
                                                            P = 32-Pin Plastic DIP (PD 032)
                                                            J = 32-Pin Rectangular Plastic Leaded

                                                                     Chip Carrier (PL 032)
                                                            E = 32-Pin Thin Small Outline Package

                                                                     (TSOP) Standard Pinout (TS 032)
                                                            F = 32-Pin Thin Small Outline Package

                                                                     (TSOP) Reverse Pinout (TSR032)

                                                            SPEED OPTION
                                                            See Product Selector Guide and
                                                            Valid Combinations

                        DEVICE NUMBER/DESCRIPTION
                        1 Megabit (128 K x 8-Bit) CMOS Flash Memory
                        5.0 Volt-only Read, Program, and Erase

             Valid Combinations                                                       Valid Combinations

AM29F010-45                PC, PI, PE,                      Valid Combinations list configurations planned to be sup-
                           JC, JI, JE,                      ported in volume for this device. Consult the local AMD sales
                           EC, EI, EE,                      office to confirm availability of specific valid combinations and
                           FC, FI, FE                       to check on newly released combinations.

AM29F010-55                         PC5, PI5, PE5
VCC = 5.0 V 5%
                        JC, JI, JE, EC, EI, EE, FC, FI, FE
VCC = 5.0 V 10%                     PC, PI, PE,
                                      JC, JI, JE,
AM29F010-70                           EC, EI, EE,
AM29F010-90                           FC, FI, FE

6                                          Am29F010
DEVICE BUS OPERATIONS                                      register serve as inputs to the internal state machine.
                                                           The state machine outputs dictate the function of the
This section describes the requirements and use of the     device. The appropriate device bus operations table
device bus operations, which are initiated through the     lists the inputs and control levels required, and the re-
internal command register. The command register itself     sulting output. The following subsections describe
does not occupy any addressable memory location.           each of these operations in further detail.
The register is composed of latches that store the com-
mands, along with the address and data information
needed to execute the command. The contents of the

                            Table 1. Am29F010 Device Bus Operations

Operation                   CE#                            OE#  WE#  Addresses   DQ0DQ7
                                                                       (Note 1)

Read                        L                              L    H    AIN         DOUT
Standby                     L                              H    L    AIN         DIN
Output Disable
                            VCC 0.5 V                    X    X    X           High-Z

                            L                              H    H    X           High-Z

Hardware Reset              X                              X    X    X           High-Z

Temporary Sector Unprotect  X                              X    X    AIN         DIN

L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5 V, X = Don't Care, AIN = Addresses In, DIN = Data In, DOUT = Data Out

1. Addresses are A16:A0.

2. The sector protect and sector unprotect functions must be implemented via programming equipment. See the "Sector Pro-
    tection/Unprotection" section.

Requirements for Reading Array Data                        Writing Commands/Command Sequences

To read array data from the outputs, the system must       To write a command or command sequence (which in-
drive the CE# and OE# pins to VIL. CE# is the power        cludes programming data to the device and erasing
control and selects the device. OE# is the output control  sectors of memory), the system must drive WE# and
and gates array data to the output pins. WE# should re-    CE# to VIL, and OE# to VIH.
main at VIH.
                                                           An erase operation can erase one sector, multiple sec-
The internal state machine is set for reading array        tors, or the entire device. The Sector Address Tables
data upon device power-up, or after a hardware re-         indicate the address space that each sector occupies.
set. This ensures that no spurious alteration of the       A "sector address" consists of the address bits required
memory content occurs during the power transition.         to uniquely select a sector. See the "Command Defini-
No command is necessary in this mode to obtain             tions" section for details on erasing a sector or the en-
array data. Standard microprocessor read cycles that       tire chip.
assert valid addresses on the device address inputs
produce valid data on the device data outputs. The         After the system writes the autoselect command se-
device remains enabled for read access until the           quence, the device enters the autoselect mode. The
command register contents are altered.                     system can then read autoselect codes from the inter-
                                                           nal register (which is separate from the memory array)
See "Reading Array Data" for more information. Refer       on DQ7DQ0. Standard read cycle timings apply in this
to the AC Read Operations table for timing specifica-      mode. Refer to the "Autoselect Mode" and "Autoselect
tions and to the Read Operations Timings diagram for       Command Sequence" sections for more information.
the timing waveforms. ICC1 in the DC Characteristics
table represents the active current specification for      ICC2 in the DC Characteristics table represents the ac-
reading array data.                                        tive current specification for the write mode. The "AC
                                                           Characteristics" section contains timing specification
                                                           tables and timing diagrams for write operations.

                                         Am29F010                                         7
Program and Erase Operation Status                          The device enters the CMOS standby mode when the
                                                            CE# pin is held at VCC 0.5 V. (Note that this is a more
During an erase or program operation, the system may        restricted voltage range than VIH.) The device enters
check the status of the operation by reading the status     the TTL standby mode when CE# is held at VIH. The
bits on DQ7DQ0. Standard read cycle timings and ICC        device requires the standard access time (tCE) before
read specifications apply. Refer to "Write Operation        it is ready to read data.
Status" for more information, and to each AC Charac-
teristics section in the appropriate data sheet for timing  If the device is deselected during erasure or program-
diagrams.                                                   ming, the device draws active current until the
                                                            operation is completed.
Standby Mode
                                                            ICC3 in the DC Characteristics tables represents the
When the system is not reading or writing to the device,    standby current specification.
it can place the device in the standby mode. In this
mode, current consumption is greatly reduced, and the       Output Disable Mode
outputs are placed in the high impedance state, inde-
pendent of the OE# input.                                   When the OE# input is at VIH, output from the device is
                                                            disabled. The output pins are placed in the high imped-
                                                            ance state.

                Table 2. Am29F010 Sector Addresses Table

   Sector  A16  A15                                         A14  Address Range
    SA1    0    0                                           0    00000h-03FFFh
    SA3    0    0                                           1    04000h-07FFFh
    SA5    0    1                                           0    08000h-0BFFFh
    SA7    0    1                                           1    0C000h-0FFFFh

           1    0                                           0    10000h-13FFFh

           1    0                                           1    14000h-17FFFh

           1    1                                           0    18000h-1BFFFh

           1    1                                           1    1C000h-1FFFFh

Autoselect Mode                                             dress must appear on the appropriate highest order
                                                            address bits. Refer to the corresponding Sector Ad-
The autoselect mode provides manufacturer and de-           dress Tables. The Command Definitions table shows
vice identification, and sector protection verification,    the remaining address bits that are don't care. When all
through identifier codes output on DQ7DQ0. This            necessary bits have been set as required, the program-
mode is primarily intended for programming equipment        ming equipment may then read the corresponding
to automatically match a device to be programmed with       identifier code on DQ7DQ0.
its corresponding programming algorithm. However,
the autoselect codes can also be accessed in-system         To access the autoselect codes in-system, the host
through the command register.                               system can issue the autoselect command via the
                                                            command register, as shown in the Command Defini-
When using programming equipment, the autoselect            tions table. This method does not require VID. See
mode requires VID (11.5 V to 12.5 V) on address pin         "Command Definitions" for details on using the autose-
A9. Address pins A6, A1, and A0 must be as shown in         lect mode.
Autoselect Codes (High Voltage Method) table. In ad-
dition, when verifying sector protection, the sector ad-

8                    Am29F010
                      Table 3. Am29F010 Autoselect Codes (High Voltage Method)

                                         A16 A13           A8                       A5         DQ7

                                         to to             to                       to         to

Description                     CE# OE# WE# A14 A10 A9 A7 A6 A2 A1                         A0  DQ0

Manufacturer ID: AMD            L  L  H  X                 X VID X               L  X   L  L   01h
Device ID: Am29F010
                                L  L  H  X                 X VID X               L  X   L  H   20h

Sector Protection Verification  L  L  H SA X VID X                               L  X   H               01h




L = Logic Low = VIL, H = Logic High = VIH, SA = Sector Address, X = Don't care.

Sector Protection/Unprotection                             gramming, which might otherwise be caused by spuri-
                                                           ous system level signals during VCC power-up and
The hardware sector protection feature disables both       power-down transitions, or from system noise.
program and erase operations in any sector. The
hardware sector unprotection feature re-enables            Low VCC Write Inhibit
both program and erase operations in previously pro-       When VCC is less than VLKO, the device does not ac-
tected sectors.                                            cept any write cycles. This protects data during VCC
                                                           power-up and power-down. The command register and
Sector protection/unprotection must be implemented         all internal program/erase circuits are disabled, and the
using programming equipment. The procedure re-             device resets. Subsequent writes are ignored until VCC
quires a high voltage (VID) on address pin A9 and the      is greater than VLKO. The system must provide the
control pins. Details on this method are provided in a     proper signals to the control pins to prevent uninten-
supplement, publication number 20495. Contact an           tional writes when VCC is greater than VLKO.
AMD representative to obtain a copy of the appropriate
document.                                                  Write Pulse "Glitch" Protection

The device is shipped with all sectors unprotected.        Noise pulses of less than 5 ns (typical) on OE#, CE# or
AMD offers the option of programming and protecting        WE# do not initiate a write cycle.
sectors at its factory prior to shipping the device
through AMD's ExpressFlashTM Service. Contact an           Logical Inhibit
AMD representative for details.
                                                           Write cycles are inhibited by holding any one of OE#
It is possible to determine whether a sector is protected  = VIL, CE# = VIH or WE# = VIH. To initiate a write cy-
or unprotected. See "Autoselect Mode" for details.         cle, CE# and WE# must be a logical zero while OE#
                                                           is a logical one.
Hardware Data Protection
                                                           Power-Up Write Inhibit
The command sequence requirement of unlock cycles
for programming or erasing provides data protection        If WE# = CE# = VIL and OE# = VIH during power
against inadvertent writes (refer to the Command Defi-     up, the device does not accept commands on the
nitions table). In addition, the following hardware data   rising edge of WE#. The internal state machine is
protection measures prevent accidental erasure or pro-     automatically reset to reading array data on

                                         Am29F010                                                   9
COMMAND DEFINITIONS                                       Autoselect Command Sequence

Writing specific address and data commands or se-         The autoselect command sequence allows the host
quences into the command register initiates device op-    system to access the manufacturer and devices codes,
erations. The Command Definitions table defines the       and determine whether or not a sector is protected.
valid register command sequences. Writing incorrect       The Command Definitions table shows the address
address and data values or writing them in the im-        and data requirements. This method is an alternative to
proper sequence resets the device to reading array        that shown in the Autoselect Codes (High Voltage
data.                                                     Method) table, which is intended for PROM program-
                                                          mers and requires VID on address bit A9.
All addresses are latched on the falling edge of WE# or
CE#, whichever happens later. All data is latched on      The autoselect command sequence is initiated by
the rising edge of WE# or CE#, whichever happens          writing two unlock cycles, followed by the autoselect
first. Refer to the appropriate timing diagrams in the    command. The device then enters the autoselect
"AC Characteristics" section.                             mode, and the system may read at any address any
                                                          number of times, without initiating another command
Reading Array Data                                        sequence.

The device is automatically set to reading array data     A read cycle at address XX00h or retrieves the manu-
after device power-up. No commands are required to        facturer code. A read cycle at address XX01h returns
retrieve data. The device is also ready to read array     the device code. A read cycle containing a sector ad-
data after completing an Embedded Program or Em-          dress (SA) and the address 02h in returns 01h if that
bedded Erase algorithm.                                   sector is protected, or 00h if it is unprotected. Refer to
                                                          the Sector Address tables for valid sector addresses.
The system must issue the reset command to re-en-
able the device for reading array data if DQ5 goes high,  The system must write the reset command to exit the
or while in the autoselect mode. See the "Reset Com-      autoselect mode and return to reading array data.
mand" section, next.
                                                          Byte Program Command Sequence
See also "Requirements for Reading Array Data" in the
"Device Bus Operations" section for more information.     Programming is a four-bus-cycle operation. The pro-
The Read Operations table provides the read parame-       gram command sequence is initiated by writing two un-
ters, and Read Operation Timings diagram shows the        lock write cycles, followed by the program set-up
timing diagram.                                           command. The program address and data are written
                                                          next, which in turn initiate the Embedded Program al-
Reset Command                                             gorithm. The system is not required to provide further
                                                          controls or timings. The device automatically provides
Writing the reset command to the device resets the de-    internally generated program pulses and verify the pro-
vice to reading array data. Address bits are don't care   grammed cell margin. The Command Definitions take
for this command.                                         shows the address and data requirements for the byte
                                                          program command sequence.
The reset command may be written between the se-
quence cycles in an erase command sequence before         When the Embedded Program algorithm is complete,
erasing begins. This resets the device to reading array   the device then returns to reading array data and ad-
data. Once erasure begins, however, the device ig-        dresses are no longer latched. The system can deter-
nores reset commands until the operation is complete.     mine the status of the program operation by using
                                                          DQ7or DQ6. See "Write Operation Status" for informa-
The reset command may be written between the se-          tion on these status bits.
quence cycles in a program command sequence be-
fore programming begins. This resets the device to        Any commands written to the device during the Em-
reading array data. Once programming begins, how-         bedded Program Algorithm are ignored.
ever, the device ignores reset commands until the op-
eration is complete.                                      Programming is allowed in any sequence and across
                                                          sector boundaries. A bit cannot be programmed
The reset command may be written between the se-          from a "0" back to a "1". Attempting to do so may halt
quence cycles in an autoselect command sequence.          the operation and set DQ5 to "1", or cause the Data#
Once in the autoselect mode, the reset command must       Polling algorithm to indicate the operation was suc-
be written to return to reading array data.               cessful. However, a succeeding read will show that the
                                                          data is still "0". Only erase operations can convert a "0"
If DQ5 goes high during a program or erase operation,     to a "1".
writing the reset command returns the device to read-
ing array data.

10  Am29F010
                   START                                                               Chip Erase Command Sequence

                       Write Program                                                   Chip erase is a six-bus-cycle operation. The chip erase
                   Command Sequence                                                    command sequence is initiated by writing two unlock
                                                                                       cycles, followed by a set-up command. Two additional
Embedded            Data Poll                                                          unlock write cycles are then followed by the chip erase
   Program         from System                                                         command, which in turn invokes the Embedded Erase
  algorithm                                                                            algorithm. The device does not require the system to
                                                                                       preprogram prior to erase. The Embedded Erase algo-
in progress                                                                            rithm automatically preprograms and verifies the entire
                                                                                       memory for an all zero data pattern prior to electrical
                   Verify Data?              No                                        erase. The system is not required to provide any con-
                                                                                       trols or timings during these operations. The Command
                   Yes                                                                 Definitions table shows the address and data require-
                                                                                       ments for the chip erase command sequence.
Increment Address  No
                              Last Address?                                            Any commands written to the chip during the Embed-
                                                                                       ded Erase algorithm are ignored.
                                                                                       The system can determine the status of the erase
                                                   Programming                         operation by using DQ7 or DQ6. See "Write Opera-
                                                     Completed                         tion Status" for information on these status bits.
                                                                                       When the Embedded Erase algorithm is complete,
                                                                             16736G-7  the device returns to reading array data and ad-
                                                                                       dresses are no longer latched.
Note: See the appropriate Command Definitions table for
program command sequence.                                                              Figure 2 illustrates the algorithm for the erase opera-
                                                                                       tion. See the Erase/Program Operations tables in "AC
              Figure 1. Program Operation                                              Characteristics" for parameters, and to the Chip/Sector
                                                                                       Erase Operation Timings for timing waveforms.

                                                                                       Sector Erase Command Sequence

                                                                                       Sector erase is a six bus cycle operation. The sector
                                                                                       erase command sequence is initiated by writing two
                                                                                       unlock cycles, followed by a set-up command. Two ad-
                                                                                       ditional unlock write cycles are then followed by the ad-
                                                                                       dress of the sector to be erased, and the sector erase
                                                                                       command. The Command Definitions table shows the
                                                                                       address and data requirements for the sector erase
                                                                                       command sequence.

                                                                                       The device does not require the system to preprogram
                                                                                       the memory prior to erase. The Embedded Erase algo-
                                                                                       rithm automatically programs and verifies the sector for
                                                                                       an all zero data pattern prior to electrical erase. The
                                                                                       system is not required to provide any controls or tim-
                                                                                       ings during these operations.

                                                                                       After the command sequence is written, a sector erase
                                                                                       time-out of 50 s begins. During the time-out period,
                                                                                       additional sector addresses and sector erase com-
                                                                                       mands may be written. Loading the sector erase buffer
                                                                                       may be done in any sequence, and the number of sec-
                                                                                       tors may be from one sector to all sectors. The time be-
                                                                                       tween these additional cycles must be less than 50 s,
                                                                                       otherwise the last address and command might not be
                                                                                       accepted, and erasure may begin. It is recommended
                                                                                       that processor interrupts be disabled during this time to
                                                                                       ensure all commands are accepted. The interrupts can
                                                                                       be re-enabled after the last Sector Erase command is

                                             Am29F010                                  11
written. If the time between additional sector erase      START
commands can be assumed to be less than 50 s, the
system need not monitor DQ3. Any command during                Write Erase
the time-out period resets the device to reading          Command Sequence
array data. The system must rewrite the command se-
quence and any additional sector addresses and com-                    Data Poll   Embedded
mands.                                                                from System  Erase
The system can monitor DQ3 to determine if the sector     No                       in progress
erase timer has timed out. (See the "DQ3: Sector                      Data = FFh?
Erase Timer" section.) The time-out begins from the ris-
ing edge of the final WE# pulse in the command se-                                           Yes
                                                                              Erasure Completed
Once the sector erase operation has begun, all other
commands are ignored.                                                                                                                  16736G-8

When the Embedded Erase algorithm is complete, the        Notes:
device returns to reading array data and addresses are    1. See the appropriate Command Definitions table for erase
no longer latched. The system can determine the sta-
tus of the erase operation by using DQ7 or DQ6. Refer         command sequence.
to "Write Operation Status" for information on these      2. See "DQ3: Sector Erase Timer" for more information.
status bits.
                                                                          Figure 2. Erase Operation
Figure 2 illustrates the algorithm for the erase opera-
tion. Refer to the Erase/Program Operations tables in
the "AC Characteristics" section for parameters, and to
the Sector Erase Operations Timing diagram for timing

12  Am29F010
                                        Table 4. Am2F010 Command Definitions

                                                                      Bus Cycles (Notes 2-3)

                  Command               Cycles  First         Second  Third      Fourth       Fifth  Sixth
                    (Note 1)                    Addr Data Addr Data Addr Data Addr Data Addr Data Addr Data

Read (Note 4)                           1 RA RD

Reset (Note 5)                          1 XXXX F0
                       Manufacturer ID  4 5555 AA 2AAA 55 5555 90 XX00 01

Autoselect    Device ID                 4 5555 AA 2AAA 55 5555 90 XX01 20
(Note 6)
              Sector Protect Verify                                              (SA)  00
              (Note 7)                  4       5555   AA 2AAA  55    5555   90  X02   01

Program                                 4 5555 AA 2AAA 55 5555 A0 PA PD
Chip Erase                              6 5555 AA 2AAA 55 5555 80 5555 AA 2AAA 55 5555 10

Sector Erase                            6 5555 AA 2AAA 55 5555 80 5555 AA 2AAA 55 SA 30

Legend:                                                         PD = Data to be programmed at location PA. Data latches on the
                                                                rising edge of WE# or CE# pulse, whichever happens first.
X = Don't care
RA = Address of the memory location to be read.                 SA = Address of the sector to be verified (in autoselect mode) or
RD = Data read from location RA during read operation.          erased. Address bits A16A14 uniquely select any sector.
PA = Address of the memory location to be programmed.
Addresses latch on the falling edge of the WE# or CE# pulse,
whichever happens later.

Notes:                                                          5. The Reset command is required to return to reading array
1. See Table 1 for description of bus operations.                    data when device is in the autoselect mode, or if DQ5 goes
                                                                     high (while the device is providing status data).
2. All values are in hexadecimal.
                                                                6. The fourth cycle of the autoselect command sequence is a
3. Except when reading array or autoselect data, all command         read operation.
     bus cycles are write operations.
                                                                7. The data is 00h for an unprotected sector and 01h for a
4. No unlock or command cycles required when reading array           protected sector. See "Autoselect Command Sequence" for
     data.                                                           more information.

                                                       Am29F010                                             13
WRITE OPERATION STATUS                                       Table 5 shows the outputs for Data# Polling on DQ7.
                                                             Figure 3 shows the Data# Polling algorithm.
The device provides several bits to determine the sta-
tus of a write operation: DQ3, DQ5, DQ6, and DQ7.                                  START
Table 5 and the following subsections describe the
functions of these bits. DQ7 and DQ6 each offer a                            Read DQ7DQ0
method for determining whether a program or erase                                Addr = VA
operation is complete or in progress. These three bits
are discussed first.                                             DQ7 = Data?       Yes

DQ7: Data# Polling                                               No

The Data# Polling bit, DQ7, indicates to the host            No  DQ5 = 1?
system whether an Embedded Algorithm is in
progress or completed. Data# Polling is valid after                           Yes
the rising edge of the final WE# pulse in the program
or erase command sequence.                                       Read DQ7DQ0
                                                                     Addr = VA
During the Embedded Program algorithm, the device
outputs on DQ7 the complement of the datum pro-                  DQ7 = Data?       Yes
grammed to DQ7. When the Embedded Program algo-
rithm is complete, the device outputs the datum                       No                PASS
programmed to DQ7. The system must provide the                   FAIL
program address to read valid status information on
DQ7. If a program address falls within a protected sec-      Notes:
tor, Data# Polling on DQ7 is active for approximately 2      1. VA = Valid address for programming. During a sector
s, then the device returns to reading array data.
                                                                 erase operation, a valid address is an address within any
During the Embedded Erase algorithm, Data# Polling               sector selected for erasure. During chip erase, a valid
produces a "0" on DQ7. When the Embedded Erase al-               address is any non-protected sector address.
gorithm is complete, Data# Polling produces a "1" on         2. DQ7 should be rechecked even if DQ5 = "1" because
DQ7. This is analogous to the complement/true datum              DQ7 may change simultaneously with DQ5.
output described for the Embedded Program algorithm:
the erase function changes all the bits in a sector to "1";                                                                              16736G-9
prior to this, the device outputs the "complement," or
"0." The system must provide an address within any of                   Figure 3. Data# Polling Algorithm
the sectors selected for erasure to read valid status in-
formation on DQ7.

After an erase command sequence is written, if all sec-
tors selected for erasing are protected, Data# Polling
on DQ7 is active for approximately 100 s, then the de-
vice returns to reading array data. If not all selected
sectors are protected, the Embedded Erase algorithm
erases the unprotected sectors, and ignores the se-
lected sectors that are protected.

When the system detects DQ7 has changed from the
complement to true data, it can read valid data at DQ7
DQ0 on the following read cycles. This is because DQ7
may change asynchronously with DQ0DQ6 while
Output Enable (OE#) is asserted low. The Data# Poll-
ing Timings (During Embedded Algorithms) figure in
the "AC Characteristics" section illustrates this.

14  Am29F010
DQ6: Toggle Bit I                                                        START
                                                                   Read DQ7DQ0
Toggle Bit I on DQ6 indicates whether an Embedded                  Read DQ7DQ0 1
Program or Erase algorithm is in progress or complete.
Toggle Bit I may be read at any address, and is valid              Toggle Bit        No
after the rising edge of the final WE# pulse in the com-
mand sequence (prior to the program or erase opera-                = Toggle?
tion), and during the sector erase time-out.
During an Embedded Program or Erase algorithm op-
eration, successive read cycles to any address cause           No  DQ5 = 1?
DQ6 to toggle. (The system may use either OE# or
CE# to control the read cycles.) When the operation is             Yes
complete, DQ6 stops toggling.
                                                                   Read DQ7DQ0 (Notes
After an erase command sequence is written, if all
sectors selected for erasing are protected, DQ6 tog-               Twice             1, 2)
gles for approximately 100 s, then returns to reading
array data. If not all selected sectors are protected,             Toggle Bit        No
the Embedded Erase algorithm erases the unpro-
tected sectors, and ignores the selected sectors that              = Toggle?
are protected.
                                                                                Yes     Program/Erase
If a program address falls within a protected sector,                                Operation Complete
DQ6 toggles for approximately 2 s after the program                Program/Erase
command sequence is written, then returns to reading                Operation Not
array data.                                                        Complete, Write
                                                                   Reset Command
The Write Operation Status table shows the outputs for
Toggle Bit I on DQ6. Refer to Figure 4 for the toggle bit      Notes:
algorithm, and to the Toggle Bit Timings figure in the         1. Read toggle bit twice to determine whether or not it is
"AC Characteristics" section for the timing diagram.
                                                                   toggling. See text.
Reading Toggle Bit DQ6
                                                               2. Recheck toggle bit because it may stop toggling as DQ5
Refer to Figure 4 for the following discussion. When-              changes to "1". See text.
ever the system initially begins reading toggle bit sta-
tus, it must read DQ7DQ0 at least twice in a row to                                                                                     16736G-10
determine whether a toggle bit is toggling. Typically, a
system would note and store the value of the toggle                         Figure 4. Toggle Bit Algorithm
bit after the first read. After the second read, the sys-
tem would compare the new value of the toggle bit              gone high. The system may continue to monitor the
with the first. If the toggle bit is not toggling, the device  toggle bit and DQ5 through successive read cycles, de-
has completed the program or erase operation. The              termining the status as described in the previous para-
system can read array data on DQ7DQ0 on the fol-              graph. Alternatively, it may choose to perform other
lowing read cycle.                                             system tasks. In this case, the system must start at the
                                                               beginning of the algorithm when it returns to determine
However, if after the initial two read cycles, the system      the status of the operation (top of Figure 4).
determines that the toggle bit is still toggling, the
system also should note whether the value of DQ5 is
high (see the section on DQ5). If it is, the system
should then determine again whether the toggle bit is
toggling, since the toggle bit may have stopped tog-
gling just as DQ5 went high. If the toggle bit is no longer
toggling, the device has successfully completed the
program or erase operation. If it is still toggling, the
device did not complete the operation successfully, and
the system must write the reset command to return to
reading array data.

The remaining scenario is that the system initially de-
termines that the toggle bit is toggling and DQ5 has not

Am29F010                                                                                                 15
DQ5: Exceeded Timing Limits                              tional sectors are selected for erasure, the entire time-
                                                         out also applies after each additional sector erase
DQ5 indicates whether the program or erase time has      command. When the time-out is complete, DQ3
exceeded a specified internal pulse count limit. Under   switches from "0" to "1." The system may ignore DQ3
these conditions DQ5 produces a "1." This is a failure   if the system can guarantee that the time between ad-
condition that indicates the program or erase cycle was  ditional sector erase commands will always be less
not successfully completed.                              than 50 s. See also the "Sector Erase Command Se-
                                                         quence" section.
The DQ5 failure condition may appear if the system
tries to program a "1" to a location that is previously  After the sector erase command sequence is written,
programmed to "0." Only an erase operation can           the system should read the status on DQ7 (Data# Poll-
change a "0" back to a "1." Under this condition, the    ing) or DQ6 (Toggle Bit I) to ensure the device has ac-
device halts the operation, and when the operation has   cepted the command sequence, and then read DQ3. If
exceeded the timing limits, DQ5 produces a "1."          DQ3 is "1", the internally controlled erase cycle has be-
                                                         gun; all further commands are ignored until the erase
Under both these conditions, the system must issue       operation is complete. If DQ3 is "0", the device will ac-
the reset command to return the device to reading        cept additional sector erase commands. To ensure the
array data.                                              command has been accepted, the system software
                                                         should check the status of DQ3 prior to and following
DQ3: Sector Erase Timer                                  each subsequent sector erase command. If DQ3 is
                                                         high on the second status check, the last command
After writing a sector erase command sequence, the       might not have been accepted. Table 5 shows the out-
system may read DQ3 to determine whether or not an       puts for DQ3.
erase operation has begun. (The sector erase timer
does not apply to the chip erase command.) If addi-

                            Table 5. Write Operation Status

    Operation                                              DQ7     DQ6       DQ5     DQ3
                                                         (Note 1)          (Note 2)

Embedded Program Algorithm                               DQ7#      Toggle  0         N/A

Embedded Erase Algorithm                                 0         Toggle  0         1

1. DQ7 requires a valid address when reading status information. Refer to the appropriate subsection for further details.

2. DQ5 switches to `1' when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.
    See "DQ5: Exceeded Timing Limits" for more information.

16                          Am29F010
ABSOLUTE MAXIMUM RATINGS                                                     20 ns         20 ns

Storage Temperature                                                  +0.8 V
Plastic Packages . . . . . . . . . . . . . . . 65C to +125C       0.5 V
                                                                     2.0 V
Ambient Temperature
with Power Applied . . . . . . . . . . . . . 55C to +125C                        20 ns

Voltage with Respect to Ground                                                                                                          16736G-11
VCC (Note 1). . . . . . . . . . . . . . . . . . . .2.0 V to +7.0 V
A9 (Note 2). . . . . . . . . . . . . . . . . . . .2.0 V to +12.5 V  Figure 5. Maximum Negative Overshoot
All other pins (Note 1) . . . . . . . . . . . .2.0 V to +7.0 V
                                                                                    20 ns
Output Short Circuit Current (Note 3) . . . . . . 200 mA
Notes:                                                               +2.0 V
1. Minimum DC voltage on input or I/O pin is 0.5 V. During
    voltage transitions, inputs may overshoot VSS to 2.0 V          +0.5 V
    for periods of up to 20 ns. See Figure 5. Maximum DC
    voltage on input and I/O pins is VCC + 0.5 V. During volt-        2.0 V
    age transitions, input and I/O pins may overshoot to VCC
    + 2.0 V for periods up to 20 ns. See Figure 6.                           20 ns         20 ns

2. Minimum DC input voltage on A9 pin is 0.5V. During                                                                                 16736G-12
    voltage transitions, A9 pins may overshoot VSS to 2.0 V
    for periods of up to 20 ns. See Figure 5. Maximum DC in-         Figure 6. Maximum Positive Overshoot
    put voltage on A9 is +12.5 V which may overshoot to 13.5                              Waveform
    V for periods up to 20 ns.

3. No more than one output shorted at a time. Duration of
    the short circuit should not be greater than one second.

Stresses above those listed under "Absolute Maximum
Ratings" may cause permanent damage to the device. This is
a stress rating only; functional operation of the device at
these or any other conditions above those indicated in the op-
erational sections of this specification is not implied. Expo-
sure of the device to absolute maximum rating conditions for
extended periods may affect device reliability.


Commercial (C) Devices

Case Temperature (TA) . . . . . . . . . . . . . 0C to +70C
Industrial (I) Devices
Case Temperature (TA) . . . . . . . . . . . 40C to +85C
Extended (E) Devices
Case Temperature (TA) . . . . . . . . . . 55C to +125C
VCC Supply Voltages
VCC for 5% devices . . . . . . . . . . .+4.75 V to +5.25 V
VCC for 10% devices . . . . . . . . . .+4.50 V to +5.50 V
Operating ranges define those limits between which the
functionality of the device is guaranteed.

Am29F010                                                                                          17
TTL/NMOS Compatible

Parameter  Parameter Description                    Test Description              Min   Max   Unit

    ILI    Input Load Current          VIN = VSS to VCC, VCC = VCC Max                  1.0  A

    ILIT   A9 Input Load Current       VCC = VCC Max, A9 = 12.5 V                       50    A

    ILO    Output Leakage Current      VOUT = VSS to VCC, VCC = VCC Max                 1.0  A

    ICC1 VCC Active Current (Note 1)   CE# = VIL, OE# = VIH, VCC = VCC Max              30    mA

    ICC2   VCC Active Current (Notes 2, 3) CE# = VIL, OE# = VIH, VCC = VCC Max          50    mA

    ICC3   VCC Standby Current         VCC = VCC Max, CE# and OE# = VIH                 1.0   mA

    VIL    Input Low Voltage                                                      0.5  0.8   V

    VIH    Input High Voltage                                                     2.0   VCC + 0.5 V

    VID    Voltage for Autoselect and  VCC = 5.0 V                                11.5  12.5  V
           Temporary Sector Unprotect

    VOL    Output Low Voltage          IOL = 12 mA, VCC = VCC Min                       0.45  V

    VOH Output High Voltage            IOH = 2.5 mA, VCC = VCC Min               2.4         V

    VLKO Low VCC Lock-out Voltage                                                 3.2   4.2   V

1. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
2. ICC active while Embedded Program or Embedded Erase Algorithm is in progress.
3. Not 100% tested.

18                                     Am29F010
CMOS Compatible

Parameter  Parameter Description                     Test Description             Min       Max   Unit

ILI        Input Load Current           VIN = VSS to VCC, VCC = VCC Max                     1.0  A

ILIT       A9 Input Load Current        VCC = VCC Max, A9 = 12.5 V                          50    A

ILO        Output Leakage Current       VOUT = VSS to VCC, VCC = VCC Max                    1.0  A

ICC1       VCC Active Current (Note 1)  CE# = VIL, OE# = VIH, VCC = VCC Max                 30    mA

ICC2 VCC Active Current (Notes 2, 3) CE# = VIL, OE# = VIH, VCC = VCC Max                    50    mA

ICC3 VCC Standby Current                VCC = VCC Max, CE# = VCC 0.5 V,                   100   A
                                        OE# = VIH

VIL        Input Low Voltage                                                      0.5      0.8   V

VIH        Input High Voltage                                                     0.7 x VCC VCC + 0.5 V

VID        Voltage for Autoselect and   VCC = 5.0 V                               11.5      12.5  V
           Temporary Sector Unprotect

VOL Output Low Voltage                  IOL = 12 mA, VCC = VCC Min                          0.45  V

VOH1                                    IOH = 2.5 mA, VCC = VCC Min              0.85 VCC        V
VOH2                                    IOH = 100 A, VCC = VCC Min
           Output High Voltage

                                                                                  VCC 0.4        V

VLKO Low VCC Lock-out Voltage                                                     3.2       4.2   V

1. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
2. ICC active while Embedded Program or Embedded Erase Algorithm is in progress.
3. Not 100% tested.

                                        Am29F010                                                         19
TEST CONDITIONS                                                              Table 6. Test Specifications

                                                            5.0 V

                                                                             Test Condition     -45 All others Unit

                                          2.7 k                    Output Load                         1 TTL gate

    Device                                                         Output Load Capacitance, CL  30            100          pF
    Under                                                          (including jig capacitance)

              CL  6.2 k                                            Input Rise and Fall Times    5             20           ns

                                                                   Input Pulse Levels           0.03.0 0.452.4 V

                                                                   Input timing measurement     1.5           0.8          V
                                                                   reference levels

Note: Diodes are IN3064 or equivalent                              Output timing measurement    1.5           2.0          V
                    Figure 7. Test Setup                           reference levels



    WAVEFORM                              INPUTS                                              OUTPUTS


                                                                   Changing from H to L

                                                                   Changing from L to H

                  Don't Care, Any Change Permitted                                   Changing, State Unknown

                         Does Not Apply                                      Center Line is High Impedance State (High Z)


20                                                                 Am29F010
Read-only Operations Characteristics


JEDEC Std.   Parameter Description                          Test Setup       -45 -55 -70 -90 -120 Unit

tAVAV tRC    Read Cycle Time (Note 1)                 CE# = VIL         Min 45 55 70 90 120 ns
tAVQV tACC                                            OE# = VIL         Max 45 55 70 90 120 ns
tELQV tCE    Address to Output Delay                                    Max 45 55 70 90 120 ns
tGLQV tOE                                             OE# = VIL         Max 25 30 30 35 50 ns
tEHQZ tDF    Chip Enable to Output Delay                                Max 10 15 20 20 30 ns
             Output Enable to Output Delay
             Chip Enable to Output High Z
             (Notes 1, 2)

tGHQZ tDF    Output Enable to Output High Z                             Max 10 15 20 20 30 ns
             (Notes 1, 2)

                                                      Read              Min                        0            ns

tOEH         Output Enable Hold Time                  Toggle and Data   Min                        10           ns
             (Note 1)                                 Polling

tAXQX tOH    Output Hold Time From                                      Min                        0            ns
             Addresses CE# or OE#,
             Whichever Occurs First

1. Not 100% tested.
2. Output Driver Disable Time.

3. See Figure 7 and Table 6 for test specifications.

Addresses                                                        tRC
        CE#                                               Addresses Stable
        OE#                                           tACC
                                                              tOE                                  tDF
   Outputs                                            tCE
             HIGH Z                                                                           tOH       HIGH Z
                                                                            Output Valid


             Figure 8. Read Operations Timings

                                                      Am29F010                                                  21
Erase and Program Operations

    Parameter Symbol

    JEDEC Standard    Parameter Description                 -45 -55 -70 -90 -120 Unit

tAVAV   tWC           Write Cycle Time (Note 1)        Min  45                55  70   90 120 ns
tAVWL   tAS           Address Setup Time
tWLAX   tAH           Address Hold Time                Min                        0        ns
tDVWH   tDS           Data Setup Time
tWHDX   tDH           Data Hold Time                   Min  35                45  45   45  50 ns
                      Read Recover Time Before Write
tGHWL   tGHWL         (OE# High to WE# Low)            Min  20                20  30   45  50 ns

                                                       Min                        0        ns

                                                       Min                        0        ns

tELWL   tCS           CE# Setup Time                   Min                        0        ns
tWHEH   tCH           CE# Hold Time
tWLWH   tWP           Write Pulse Width                Min                        0        ns
tWHWL   tWPH          Write Pulse Width High
                      Byte Programming Operation       Min  25                30  35   45  50 ns
tWHWH1  tWHWH1        (Note 2)
                                                       Min                        20       ns

                                                       Typ                        14       s

tWHWH2  tWHWH2        Sector Erase Operation (Note 2)  Typ                        1.0      sec

        tVCS          VCC Set Up Time (Note 1)         Min                        50       s

1. Not 100% tested.

2. See the "Erase and Programming Performance" section for more informaiton.

22                                              Am29F010

                   Program Command Sequence (last two cycles)         Read Status Data (last two cycles)

                   tWC                        tAS

Addresses          555h                        PA                     PA                                PA


CE#                tGHWL                 tCH

                          tWP                                         tWHWH1
                                                                                      Status DOUT
WE#                tCS                   tWPH

                              A0h                  PD

                             tVCS                                                                           16736G-13
Note: PA = program address, PD = program data, DOUT is the true data at the program address.

                                                Figure 9. Program Operation Timings

                   Erase Command Sequence (last two cycles)           Read Status Data

                   tWC                        tAS

Addresses          2AAh                        SA                         VA                            VA
        OE#                              555h for chip erase



                   tCS                   tWPH                         tWHWH2



Data                      55h                               30h                                   In    Complete
                                                   10 for Chip Erase




Note: SA = sector address (for Sector Erase), VA = Valid Address for reading status data (see "Write Operation Status").

                                         Figure 10. Chip/Sector Erase Operation Timings

                                               Am29F010                                                           23

Addresses                   tRC                           VA                        VA
                             VA                            Complement True
        CE#              tACC
        OE#               tCE
        DQ7  tCH                tOE
                   tOEH                              tDF

                                                  tOH                                                         High Z
                                                                                                  Valid Data

DQ0DQ6                                                                                                       High Z

                                     Status Data              Status Data True                    Valid Data

Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array data
read cycle.


                             Figure 11. Data# Polling Timings (During Embedded Algorithms)


Addresses                       VA                        VA                    VA                VA



             tCH                tOE

    OE#           tOEH               tDF
    DQ6                 High Z               tOH           Valid Status          Valid Status     Valid Data
                                     Valid Status         (second read)         (stops toggling)
                                      (first read)

Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read
cycle, and array data read cycle.


                               Figure 12. Toggle Bit Timings (During Embedded Algorithms)

24                                                        Am29F010
Erase and Program Operations

Alternate CE# Controlled Writes

Parameter Symbol

JEDEC Standard    Parameter Description                       -45 -55 -70 -90 -120 Unit

tAVAV   tWC       Write Cycle Time (Note 1)              Min 45               55  70   90  120 ns
tAVEL   tAS       Address Setup Time
tELAX   tAH       Address Hold Time                      Min                      0        ns
tDVEH   tDS       Data Setup Time
tEHDX   tDH       Data Hold Time                         Min 35               45  45   45  50 ns
        tOES      Output Enable Setup Time (Note 1)
tGHEL   tGHEL     Read Recover Time Before Write         Min 20               20  30   45  50 ns
tWLEL   tWS       WE# Setup Time
tEHWH   tWH       WE# Hold Time                          Min                      0        ns
tELEH   tCP       CE# Pulse Width
tEHEL   tCPH      CE# Pulse Width High                   Min                      0        ns
                  Byte Programming Operation
tWHWH1  tWHWH1    (Note 2)                               Min                      0        ns

                                                         Min                      0        ns

                                                         Min                      0        ns

                                                         Min 25               30  35   45  50 ns

                                                         Min                      20       ns

                                                         Typ                      14       s

tWHWH2  tWHWH2    Chip/Sector Erase Operation            Typ                      1.0      sec
                  (Note 2)

1. Not 100% tested.

2. See the "Erase and Programming Performance" section for more information.

                                               Am29F010                                    25

               555 for program       PA for program
               2AA for erase         SA for sector erase
                                     555 for chip erase
                                                                               Data# Polling

    Addresses                                                                                 PA

                                tWC  tAS



    WE#                              tGHEL
    OE#                                tCP

                                                          tWHWH1 or 2

    CE#        tWS                   tCPH

                                                                                     DQ7# DOUT

                                     A0 for program       PD for program
                                     55 for erase         30 for sector erase
                                                          10 for chip erase

1. PA = Program Address, PD = Program Data, SA = Sector Address, DQ7# = Complement of Data Input, DOUT = Array Data.

2. Figure indicates the last two bus cycles of the command sequence.


               Figure 13. Alternate CE# Controlled Write Operation Timings


                  Parameter          Typ (Note 1)         Limits               Unit               Comments
Chip/Sector Erase Time                     1.0              Max (Note 2)
Byte Programming Time                       14                     15          sec                Excludes 00h programming prior to
Chip Programming Time (Note 3)             1.8                   1000                             erasure (Note 4)
                                                                               s Excludes system-level overhead
                                                                               sec (Note 5)

1. Typical program and erase times assume the following conditions: 25C, 5.0 V VCC, 100,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2. Under worst case conditions of 90C, VCC = 4.5 V (4.75 V for -45, -55 PDIP), 100,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum byte program time listed. If the maximum byte program time given is exceeded, only then
    does the device set DQ5 = 1. See the section on DQ5 for further information.

4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5. System-level overhead is the time required to execute the four-bus-cycle command sequence for programming. See Table 1
    for further information on command definitions.

6. The device has a typical erase and program cycle endurance of 1,000,000 cycles. 100,000 cycles are guaranteed.

26                                                   Am29F010

                                      Parameter Description                                 Min             Max
Input Voltage with respect to VSS on I/O pins                                             1.0 V       VCC + 1.0 V
VCC Current                                                                              100 mA
Note: Includes all pins except VCC. Test conditions: VCC = 5.0 Volt, one pin at a time.                 +100 mA


Parameter  Parameter Description                       Test Conditions                            Typ Max Unit

CIN       Input Capacitance                 VIN = 0                                              6    7.5    pF
COUT       Output Capacitance                VOUT = 0
CIN2       Control Pin Capacitance           VIN = 0                                              8.5  12     pF

                                                                                                  8    10     pF

1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.


Parameter  Parameter Description                       Test Conditions                            Typ Max Unit

CIN       Input Capacitance                 VIN = 0                                              4    6      pF
COUT       Output Capacitance                VOUT = 0
CIN2       Control Pin Capacitance           VPP = 0                                              8    12     pF

                                                                                                  8    12     pF

1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

DATA RETENTION                               Test Conditions                             Min           Unit
                      Parameter Description            150C                             10            Years

Minimum Pattern Data Retention Time                   125C


                                             Am29F010                                                               27
PHYSICAL DIMENSIONS                                                                                       .600
PD 032                                                                                                    .625
32-Pin Plastic DIP (measured in inches)
                                      1.640                                                                                       .015
                                      1.680                                                               .630
              32                                17
                    Pin 1 I.D.                        .530                                                           PD 032
                                                      .580                                                           DG75
                                                                                                                     2-28-95 ae

                    .045                                                                       0

                    .065              .005 MIN                                                 10


                                                            SEATING PLANE

                                .090                .015

    .120                        .110  .014          .060

    .160                              .022

PL 032
32-Pin Plastic Leaded Chip Carrier (measured in inches)

                    .447 .495


    .585            Pin 1 I.D.                                  .125                                                   .042
    .595                                                        .140                                                   .056

        .547                                                         .080                                        16-038FPO-5
        .553                                                         .095                                        PL 032
                                                    SEATING                                         .400         6-28-94 ae


                                                                           .013                           .530


              .026                    .050 REF.


                    TOP VIEW                                                                   SIDE VIEW

28                                                  Am29F010
TS 032
32-Pin Standard Thin Small Outline Package (measured in millimeters)


                                Pin 1 I.D.

                                    18.30                      7.90
                                    18.50                      8.10
                                    20.20                                                       0.50 BSC

      0.25MM (0.0098") BSC                                                                    0.05

1.20                                                           0.08  16-038-TSOP-2
MAX                                                            0.20  TS 032
                                                               0.10  4-4-95 ae

                                                     0        0.21



                                           Am29F010                                                                                                       29
TSR 032
32-Pin Standard Thin Small Outline Package (measured in millimeters)


                                  Pin 1 I.D.

                            18.30                            7.90
                            18.50                            8.10

                            19.80                                                              0.50 BSC

1.20                                                   0.08  16-038-TSOP-2
MAX                                                    0.20  TSR032
                                                       0.10  4-4-95 ae

                                             0        0.21

      0.25MM (0.0098") BSC                   5


30                                 Am29F010
REVISION SUMMARY FOR AM29F010                           Erase and Programming Performance

Revision F+1                                            Combined chip and sector erase specifications;
                                                        changed typical and maximum values. Added Note 6.
Product Selector Guide
                                                        Revision G
There are now two VCC supply operating ranges avail-
able for the 55 ns speed option. The PDIP package is    Global
only available in the 5% VCC operating range. The
other packages are available in the 10% operating      Made formatting and layout consistent with other data
range.                                                  sheets. Used updated common tables and diagrams.

Ordering Information                                    Revision G+1

The 45 ns speed grade is now also available in PC con-  Table 4, Command Definitions
figuration (PDIP package, commercial temperature.)
                                                        Address bits A0A14 are required for unlock cycles.
Operating Ranges                                        Therefore, addresses for second and fifth write cycles
                                                        are 2AAAh. Addresses for first, third, fourth, and sixth
VCC Supply Voltages: Changed to reflect the available   cycles are 5555h. Read cycles are not affected. De-
speed options.                                          leted Note 4 to reflect the correction.

AC Characteristics                                      Revision G+2

Write/Erase/Program Operations: Corrected to indicate   AC Characteristics
tVLHT, tOESP, tWHWH1, and tWHWH2 are typical values,
not minimum values. Changed value for tWHWH2.           Erase/Program Operations; Erase and Program Oper-
                                                        ations Alternate CE# Controlled Writes: Corrected the
AC Characteristics                                      notes reference for tWHWH1 and tWHWH2. These param-
                                                        eters are 100% tested. Corrected the note reference
Write/Erase/Program Operations, Alternate CE# Con-      for tVCS. This parameter is not 100% tested.
trolled Writes: Corrected to indicate tWHWH1 and
tWHWH2 are typical values, not minimum values.
Changed value for tWHWH2.

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