2 Megabit (256 K x 8-Bit)
CMOS 5.0 Volt-only Boot Sector Flash Memory

DISTINCTIVE CHARACTERISTICS                             s Top or bottom boot block configurations
s Single power supply operation
    -- 5.0 Volt-only operation for read, erase, and     s Embedded Algorithms
        program operations                                  -- Embedded Erase algorithm automatically
    -- Minimizes system level requirements                      preprograms and erases the entire chip or any
                                                                combination of designated sectors
s High performance                                          -- Embedded Program algorithm automatically
    -- Access times as fast as 55 ns                            writes and verifies data at specified addresses

s Low power consumption (typical values at 5            s Minimum 100,000 write cycle guarantee per
    MHz)                                                    sector
    -- 1 A standby mode current
    -- 20 mA read current                               s Package option
    -- 30 mA program/erase current                          -- 32-pin PDIP
                                                            -- 32-pin TSOP
s Flexible sector architecture                              -- 32-pin PLCC
    -- One 16 Kbyte, two 8 Kbyte, one 32 Kbyte, and
        three 64 Kbyte sectors                          s Compatibility with JEDEC standards
    -- Supports full chip erase                             -- Pinout and software compatible with single-
    -- Sector Protection features:                              power supply Flash
        A hardware method of locking a sector to            -- Superior inadvertent write protection
        prevent any program or erase operations within
        that sector                                     s Data# Polling and toggle bits
        Sectors can be locked via programming               -- Provides a software method of detecting
        equipment                                               program or erase operation completion
        Temporary Sector Unprotect feature allows code
        changes in previously locked sectors            s Erase Suspend/Erase Resume
                                                            -- Suspends an erase operation to read data from,
                                                                or program data to, a sector that is not being
                                                                erased, then resumes the erase operation

                                                        s Hardware reset pin (RESET#)
                                                            -- Hardware method to reset the device to reading
                                                                array data (not available on Am29F002N)

                                                        Publication# 20818 Rev: C Amendment/+2
                                                        Issue Date: March 1998

GENERAL DESCRIPTION                                       device automatically times the erase pulse widths and
                                                          verifies proper cell margin.
The Am29F002 Family consists of 2 Mbit, 5.0 volt-only
Flash memory devices organized as 262,144 bytes.          The host system can detect whether a program or
The Am29F002 offers the RESET# function, the              erase operation is complete by reading the DQ7 (Data#
Am29F002N does not. The data appears on DQ7              Polling) and DQ6 (toggle) status bits. After a program
DQ0. The device is offered in 32-pin PLCC, 32-pin         or erase cycle has been completed, the device is ready
TSOP, and 32-pin PDIP packages. This device is            to read array data or accept another command.
designed to be programmed in-system with the
standard system 5.0 volt VCC supply. No VPP is            The sector erase architecture allows memory sectors
required for write or erase operations. The device can    to be erased and reprogrammed without affecting the
also be programmed in standard EPROM program-             data contents of other sectors. The device is fully
mers.                                                     erased when shipped from the factory.

The standard device offers access times of 55, 70, 90,    Hardware data protection measures include a low
and 120 ns, allowing high speed microprocessors to        VCC detector that automatically inhibits write opera-
operate without wait states. To eliminate bus contention  tions during power transitions. The hardware sector
the device has separate chip enable (CE#), write          protection feature disables both program and erase
enable (WE#) and output enable (OE#) controls.            operations in any combination of the sectors of mem-
                                                          ory. This can be achieved via programming equipment.
The device requires only a single 5.0 volt power sup-
ply for both read and write functions. Internally gener-  The Erase Suspend feature enables the user to put
ated and regulated voltages are provided for the          erase on hold for any period of time to read data from,
program and erase operations.                             or program data to, any sector that is not selected for
                                                          erasure. True background erase can thus be achieved.
The device is entirely command set compatible with the
JEDEC single-power-supply Flash standard. Com-            The hardware RESET# pin terminates any operation
mands are written to the command register using           in progress and resets the internal state machine to
standard microprocessor write timings. Register con-      reading array data. The RESET# pin may be tied to the
tents serve as input to an internal state-machine that    system reset circuitry. A system reset would thus also
controls the erase and programming circuitry. Write       reset the device, enabling the system microprocessor
cycles also internally latch addresses and data needed    to read the boot-up firmware from the Flash memory.
for the programming and erase operations. Reading         (This feature is not available on the Am29F002N.)
data out of the device is similar to reading from other
Flash or EPROM devices.                                   The system can place the device into the standby
                                                          mode. Power consumption is greatly reduced in this
Device programming occurs by executing the program        mode.
command sequence. This initiates the Embedded
Program algorithm--an internal algorithm that auto-       AMD's Flash technology combines years of Flash
matically times the program pulse widths and verifies     memory manufacturing experience to produce the
proper cell margin.                                       highest levels of quality, reliability and cost effective-
                                                          ness. The device electrically erases all bits within
Device erasure occurs by executing the erase com-         a sector simultaneously via Fowler-Nordheim tun-
mand sequence. This initiates the Embedded Erase          neling. The data is programmed using hot electron
algorithm--an internal algorithm that automatically       injection.
preprograms the array (if it is not already programmed)
before executing the erase operation. During erase, the

2  Am29F002/Am29F002N


Family Part Number                                                                       Am29F002/Am29F002N

                    VCC = 5.0 V 5%                     -55

Speed Option

                    VCC = 5.0 V 10%                                                    -70        -90                -120
Max access time, ns (tACC)                               55                              70         90                 120
Max CE# access time, ns (tCE)                            55                              70         90

Max OE# access time, ns (tOE)                            30                              30         35

Note: See "AC Characteristics" for full specifications.

BLOCK DIAGRAM                                            Sector Switches                                  DQ0DQ7

         VCC                                               Erase Voltage                                 Input/Output
         VSS                                                 Generator                                      Buffers

n/a Am29F00N

WE#                    State           PGM Voltage
                      Control            Generator
OE#                 Command

                                                                    Chip Enable                              Data
                                                                   Output Enable
                                                                                                    STB      Latch

                                                              STB                        Y-Decoder           Y-Gating
                                                                                                             Cell Matrix
                     VCC Detector      Timer                              Address Latch
A0A17                                                                                                                              20818C-1

                                       Am29F002/Am29F002N                                                                    3

CONNECTION DIAGRAMS                                                   NC on Am29F00N

                        NC on Am29F00N

RESENTC#   1   32         VCC                                   A12
      A16                 WE#                                       A15
      A15  2   31         A17                                            A16
      A12                 A14                                                RESET#
       A7  3   30         A13                                                     VCC
       A6                 A8                                                           WE#
       A5                 A9                                                               A17
       A4                 A11
       A3  4   29         OE#                                   4 3 2 1 32 31 30
       A2                 A10
       A1  5   28         CE#                 A7         5                                      29      A14
       A0                 DQ7                 A6                                                        A13
     DQ0   6   27         DQ6                 A5         6                                      28      A8
     DQ1                  DQ5                 A4                                                        A9
     DQ2   7   26         DQ4                 A3         7                                      27      A11
     VSS                  DQ3                 A2                                                        OE#
                                              A1         8                                      26      A10
                                              A0                                                        CE#
           8 PDIP 25                        DQ0          9      PLCC                            25      DQ7

           9   24                                        10                                     24

           10  23                                        11                                     23

           11  22                                        12                                     22

           12  21                                        13                                     21

           13  20                                               14 15 16 17 18 19 20

           14  19                                               DQ1
           15  18                                                        VSS

           16  17

               A11                      1                                                           32       OE#

               A9                       2                                                           31       A10

               A8                       3                                                           30       CE#

               A13                      4                                                           29       DQ7

               A14                      5                                                           28       DQ6

               A17                      6                                                           27       DQ5

               WE#                      7                                                           26       DQ4

               VCC                      8   Standard TSOP                                           25       DQ3

   NC on Am29F00N RESET#                9                                                           24       VSS

               A16                      10                                                          23       DQ2

               A15                      11                                                          22       DQ1

               A12                      12                                                          21       DQ0

               A7                       13                                                          20       A0

               A6                       14                                                          19       A1

               A5                       15                                                          18       A2

               A4                       16                                                          17       A3


4                                           Am29F002/Am29F002N

PIN CONFIGURATION                                  LOGIC SYMBOL

A0A17 = 18 addresses                                   18
DQ0DQ7 = 8 data inputs/outputs                                                         DQ0DQ7  8
CE#  = Chip enable                                                   CE#
OE#  = Output enable                                                 WE#
WE#  = Write enable
                                                                           N/C on Am29F002N
RESET# = Hardware reset pin, active low
                     (not available on Am29F002N)

VCC  = +5.0 V single power supply

     (see Product Selector Guide for

     device speed ratings and voltage

     supply tolerances)

VSS  = Device ground

NC   = Pin not connected internally

                                     Am29F002/Am29F002N                                          5

Standard Product

AMD standard products are available in several packages and operating ranges. The order number (Valid Combi-
nation) is formed by a combination of the elements below.

   Am29F002     T  -70  P           C       B

                                                OPTIONAL PROCESSING
                                                Blank = Standard Processing

                                                     B = Burn-In

                                                Contact an AMD representative for more information.

                                                TEMPERATURE RANGE
                                                C = Commercial (0C to +70C)
                                                I = Industrial (-40C to +85C)
                                                E = Extended (55C to +125C)

                                                PACKAGE TYPE
                                                P = 32-Pin Plastic DIP (PD 032)

                                                J = 32-Pin Rectangular Plastic Leaded Chip
                                                      Carrier (PL 032)

                                                E = 32-Pin Thin Small Outline Package
                                                      (TSOP) Standard Pinout (TS 032)

                                                SPEED OPTION
                                                See Product Selector Guide and
                                                Valid Combinations

                                                BOOT CODE SECTOR ARCHITECTURE
                                                T = Top sector
                                                B = Bottom sector

                   2 Megabit (256 K x 8-Bit) CMOS Flash Memory
                   5.0 Volt-only Program and Erase

                Valid Combinations                                        Valid Combinations

Am29F002T-55            PC, JC, JI, EC, EI      Valid Combinations list configurations planned to be sup-
Am29F002B-55                                    ported in volume for this device. Consult the local AMD sales
Am29F002NT-55                                   office to confirm availability of specific valid combinations and
Am29F002NB-55                                   to check on newly released combinations.

Am29F002T-70            PC, PI, JC, JI, EC, EI

Am29F002T-90            PC, PI, PE,
Am29F002B-90            JC, JI, JE,
Am29F002NT-90           EC, EI, EE


6                                      Am29F002/Am29F002N

DEVICE BUS OPERATIONS                                      the register serve as inputs to the internal state ma-
                                                           chine. The state machine outputs dictate the function of
This section describes the requirements and use of the     the device. The appropriate device bus operations
device bus operations, which are initiated through the     table lists the inputs and control levels required, and the
internal command register. The command register it-        resulting output. The following subsections describe
self does not occupy any addressable memory loca-          each of these operations in further detail.
tion. The register is composed of latches that store the
commands, along with the address and data informa-
tion needed to execute the command. The contents of

                             Table 1. Am29F002/Am29F002N Device Bus Operations

                  Operation       CE#     OE#              WE#        RESET#     A0A17  DQ0DQ7
Read                                L       L                H  (n/a Am29F002N)     AIN     DOUT
Write                               L      H                 L                      AIN      DIN
CMOS Standby                                X                X             H         X     High-Z
TTL Standby                  VCC 0.5 V    X                X             H         X     High-Z
Output Disable                     H       H                 H             H         X     High-Z
Reset (n/a on Am29F002N)            L       X                X             H         X     High-Z
Temporary Sector Unprotect          X                                      H
(See Note)                                X                X               L         X         X

L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5 V, X = Don't Care, DIN = Data In, DOUT = Data Out, AIN = Address In

Note: See the sections on Sector Protection and Temporary Sector Unprotect for more information. This function requires the
RESET# pin and is therefore not available on the Am29F002N device.

Requirements for Reading Array Data                        sectors of memory), the system must drive WE# and
                                                           CE# to VIL, and OE# to VIH.
To read array data from the outputs, the system must
drive the CE# and OE# pins to VIL. CE# is the power        An erase operation can erase one sector, multiple sec-
control and selects the device. OE# is the output control  tors, or the entire device. The Sector Address Tables in-
and gates array data to the output pins. WE# should re-    dicate the address space that each sector occupies. A
main at VIH.                                               "sector address" consists of the address bits required
                                                           to uniquely select a sector. See the Command Defini-
The internal state machine is set for reading array        tions section for details on erasing a sector or the entire
data upon device power-up, or after a hardware reset.      chip, or suspending/resuming the erase operation.
This ensures that no spurious alteration of the mem-
ory content occurs during the power transition. No         After the system writes the autoselect command se-
command is necessary in this mode to obtain array          quence, the device enters the autoselect mode. The
data. Standard microprocessor read cycles that as-         system can then read autoselect codes from the inter-
sert valid addresses on the device address inputs          nal register (which is separate from the memory array)
produce valid data on the device data outputs. The         on DQ7DQ0. Standard read cycle timings apply in this
device remains enabled for read access until the           mode. Refer to the "Autoselect Mode" and Autoselect
command register contents are altered.                     Command Sequence sections for more information.

See "Reading Array Data" for more information. Refer       ICC2 in the DC Characteristics table represents the ac-
to the AC Read Operations table for timing specifica-      tive current specification for the write mode. The "AC
tions and to the Read Operations Timings diagram for       Characteristics" section contains timing specification
the timing waveforms. ICC1 in the DC Characteristics       tables and timing diagrams for write operations.
table represents the active current specification for
reading array data.                                        Program and Erase Operation Status

Writing Commands/Command Sequences                         During an erase or program operation, the system may
                                                           check the status of the operation by reading the status
To write a command or command sequence (which in-          bits on DQ7DQ0. Standard read cycle timings and ICC
cludes programming data to the device and erasing          read specifications apply. Refer to "Write Operation

                             Am29F002/Am29F002N                                                    7

Status" for more information, and to each AC Charac-      RESET#: Hardware Reset Pin
teristics section for timing diagrams.
                                                          Note: The RESET# pin is not available on the
Standby Mode                                              Am29F002N.

When the system is not reading or writing to the device,  The RESET# pin provides a hardware method of reset-
it can place the device in the standby mode. In this      ting the device to reading array data. When the system
mode, current consumption is greatly reduced, and the     drives the RESET# pin low for at least a period of tRP,
outputs are placed in the high impedance state, inde-     the device immediately terminates any operation in
pendent of the OE# input.                                 progress, tristates all data output pins, and ignores all
                                                          read/write attempts for the duration of the RESET#
The device enters the CMOS standby mode when CE#          pulse. The device also resets the internal state ma-
and RESET# pins (CE# only on the Am29F002N) are           chine to reading array data. The operation that was in-
both held at VCC 0.5 V. (Note that this is a more re-   terrupted should be reinitiated once the device is ready
stricted voltage range than VIH.) The device enters the   to accept another command sequence, to ensure data
TTL standby mode when CE# and RESET# pins (CE#            integrity.
only on the Am29F002N) are both held at VIH. The de-
vice requires standard access time (tCE) for read ac-     Current is reduced for the duration of the RESET#
cess when the device is in either of these standby        pulse. When RESET# is held at VIL, the device enters
modes, before it is ready to read data.                   the TTL standby mode; if RESET# is held at VSS
                                                          0.5 V, the device enters the CMOS standby mode.
The device also enters the standby mode when the RE-
SET# pin is driven low. Refer to the next section, "RE-   The RESET# pin may be tied to the system reset cir-
SET#: Hardware Reset Pin".                                cuitry. A system reset would thus also reset the Flash
                                                          memory, enabling the system to read the boot-up firm-
If the device is deselected during erasure or program-    ware from the Flash memory.
ming, the device draws active current until the
operation is completed.                                   Refer to the AC Characteristics tables for RESET# pa-
                                                          rameters and timing diagram.
In the DC Characteristics tables, ICC3 represents the
standby current specification.                            Output Disable Mode

If the device is deselected during erasure or program-    When the OE# input is at VIH, output from the device is
ming, the device draws active current until the           disabled. The output pins are placed in the high imped-
operation is completed.                                   ance state.

ICC3 in the DC Characteristics tables represents the
standby current specification.

              Table 2. Am29F002/Am29F002N Top Boot Block Sector Address Table

   Sector  A17  A16  A15  A14                             A13  Sector Size  Address Range
    SA0                                                          (Kbytes)   (in hexadecimal)
    SA1    0    0    X    X                               X          64     00000h0FFFFh
    SA2                                                              64     10000h1FFFFh
    SA3    0    1    X    X                               X          64     20000h2FFFFh
    SA4                                                              32     30000h37FFFh
    SA5    1    0    X    X                               X           8     38000h39FFFh
    SA6                                                               8     3A000h3BFFFh
           1    1    0    X                               X          16     3C000h3FFFFh

           1    1    1    0                               0

           1    1    1    0                               1

           1    1    1    1                               X

8                         Am29F002/Am29F002N

        Table 3. Am29F002/Am29F002N Bottom Boot Block Sector Address Table

Sector  A17           A16             A15  A14            A13  Sector Size                     Address Range
SA0                                                             (Kbytes)                      (in hexadecimal)
SA2    0                       0     0       0           X                      16            00000h03FFFh
SA4    0                       0     0       1           0                      8             04000h05FFFh
SA6    0                       0     0       1           1                      8             06000h07FFFh

        0                       0     1       X           X                      32            08000h0FFFFh

        0                       1     X       X           X                      64            10000h1FFFFh

        1                       0     X       X           X                      64            20000h2FFFFh

        1                       1     X       X           X                      64            30000h3FFFFh

Autoselect Mode                                           dress must appear on the appropriate highest order
                                                          address bits. Refer to the corresponding Sector Ad-
The autoselect mode provides manufacturer and de-         dress Tables. The Command Definitions table shows
vice identification, and sector protection verification,  the remaining address bits that are don't care. When all
through identifier codes output on DQ7DQ0. This          necessary bits have been set as required, the program-
mode is primarily intended for programming equipment      ming equipment may then read the corresponding
to automatically match a device to be programmed with     identifier code on DQ7DQ0.
its corresponding programming algorithm. However,
the autoselect codes can also be accessed in-system       To access the autoselect codes in-system, the host
through the command register.                             system can issue the autoselect command via the
                                                          command register, as shown in the Command Defini-
When using programming equipment, the autoselect          tions table. This method does not require VID. See
mode requires VID (11.5 V to 12.5 V) on address pin       "Command Definitions" for details on using the autose-
A9. Address pins A6, A1, and A0 must be as shown in       lect mode.
Autoselect Codes (High Voltage Method) table. In addi-
tion, when verifying sector protection, the sector ad-

        Table 4. Am29F002/Am29F002N Autoselect Codes (High Voltage Method)

                                                 A17 A12       A8                       A5        DQ7
                                                 to to         to                       to
Description                        CE# OE# WE# A13 A10 A9 A7 A6 A2 A1 A0

Manufacturer ID: AMD               L  L    H     X        X VID X                    L  X   L  L  01h

Device ID:                         L  L    H
(Top Boot Block)                                 X        X VID X                    L  X   L  H  B0h

                                   L  L    H

Device ID:                         L  L    H
(Bottom Boot Block)                              X        X VID X                    L  X   L  H  34h

                                   L  L    H



Sector Protection Verification     L  L    H SA X VID X                              L  X   H  L



L = Logic Low = VIL, H = Logic High = VIH, SA = Sector Address, X = Don't care.

Sector Protection/Unprotection                            Sector protection/unprotection must be implemented
                                                          using programming equipment. The procedure re-
The hardware sector protection feature disables both      quires a high voltage (VID) on address pin A9 and the
program and erase operations in any sector. The           control pins. Details on this method are provided in the
hardware sector unprotection feature re-enables both      supplements, publication numbers 20819 and 21183.
program and erase operations in previously pro-
tected sectors.

                                           Am29F002/Am29F002N                                                    9

Contact an AMD representative to obtain a copy of the      Hardware Data Protection
appropriate document.
                                                           The command sequence requirement of unlock cycles
The device is shipped with all sectors unprotected.        for programming or erasing provides data protection
AMD offers the option of programming and protecting        against inadvertent writes (refer to the Command Defi-
sectors at its factory prior to shipping the device        nitions table). In addition, the following hardware data
through AMD's ExpressFlashTM Service. Contact an           protection measures prevent accidental erasure or pro-
AMD representative for details.                            gramming, which might otherwise be caused by spuri-
                                                           ous system level signals during VCC power-up and
It is possible to determine whether a sector is protected  power-down transitions, or from system noise.
or unprotected. See "Autoselect Mode" for details.
                                                           Low VCC Write Inhibit
Temporary Sector Unprotect                                 When VCC is less than VLKO, the device does not ac-
                                                           cept any write cycles. This protects data during VCC
Note: This feature requites the RESET# pin and is          power-up and power-down. The command register and
therefore not available on the Am29F002N.                  all internal program/erase circuits are disabled, and the
                                                           device resets. Subsequent writes are ignored until VCC
This feature allows temporary unprotection of previ-       is greater than VLKO. The system must provide the
ously protected sectors to change data in-system.          proper signals to the control pins to prevent uninten-
The Sector Unprotect mode is activated by setting the      tional writes when VCC is greater than VLKO.
RESET# pin to VID. During this mode, formerly pro-
tected sectors can be programmed or erased by se-          Write Pulse "Glitch" Protection
lecting the sector addresses. Once VID is removed
from the RESET# pin, all the previously protected          Noise pulses of less than 5 ns (typical) on OE#, CE# or
sectors are protected again. Figure 1 shows the algo-      WE# do not initiate a write cycle.
rithm, and the Temporary Sector Unprotect diagram
shows the timing waveforms, for this feature.              Logical Inhibit

                                        START              Write cycles are inhibited by holding any one of OE# =
                                                           VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,
                                   RESET# = VID            CE# and WE# must be a logical zero while OE# is a
                                       (Note 1)            logical one.

                                 Perform Erase or          Power-Up Write Inhibit
                               Program Operations
                                                           If WE# = CE# = VIL and OE# = VIH during power up, the
                                                           device does not accept commands on the rising edge
                                                           of WE#. The internal state machine is automatically
                                                           reset to reading array data on power-up.

        RESET# = VIH

         Temporary Sector

        Completed (Note 2)



1. All protected sectors unprotected.

2. All previously protected sectors are protected once

Figure 1. Temporary Sector Unprotect Operation

10                                     Am29F002/Am29F002N

COMMAND DEFINITIONS                                        however, the device ignores reset commands until the
                                                           operation is complete.
Writing specific address and data commands or se-
quences into the command register initiates device op-     The reset command may be written between the se-
erations. The Command Definitions table defines the        quence cycles in an autoselect command sequence.
valid register command sequences. Writing incorrect        Once in the autoselect mode, the reset command must
address and data values or writing them in the im-         be written to return to reading array data (also applies
proper sequence resets the device to reading array         to autoselect during Erase Suspend).
                                                           If DQ5 goes high during a program or erase operation,
All addresses are latched on the falling edge of WE# or    writing the reset command returns the device to read-
CE#, whichever happens later. All data is latched on       ing array data (also applies during Erase Suspend).
the rising edge of WE# or CE#, whichever happens
first. Refer to the appropriate timing diagrams in the     Autoselect Command Sequence
"AC Characteristics" section.
                                                           The autoselect command sequence allows the host
Reading Array Data                                         system to access the manufacturer and devices codes,
                                                           and determine whether or not a sector is protected.
The device is automatically set to reading array data      The Command Definitions table shows the address
after device power-up. No commands are required to         and data requirements. This method is an alternative to
retrieve data. The device is also ready to read array      that shown in the Autoselect Codes (High Voltage
data after completing an Embedded Program or Em-           Method) table, which is intended for PROM program-
bedded Erase algorithm.                                    mers and requires VID on address bit A9.

After the device accepts an Erase Suspend command,         The autoselect command sequence is initiated by
the device enters the Erase Suspend mode. The sys-         writing two unlock cycles, followed by the autoselect
tem can read array data using the standard read tim-       command. The device then enters the autoselect
ings, except that if it reads at an address within erase-  mode, and the system may read at any address any
suspended sectors, the device outputs status data.         number of times, without initiating another command
After completing a programming operation in the Erase      sequence.
Suspend mode, the system may once again read array
data with the same exception. See "Erase Sus-              A read cycle at address XX00h or retrieves the manu-
pend/Erase Resume Commands" for more information           facturer code. A read cycle at address XX01h returns
on this mode.                                              the device code. A read cycle containing a sector ad-
                                                           dress (SA) and the address 02h in returns 01h if that
The system must issue the reset command to re-en-          sector is protected, or 00h if it is unprotected. Refer to
able the device for reading array data if DQ5 goes high,   the Sector Address tables for valid sector addresses.
or while in the autoselect mode. See the "Reset Com-
mand" section, next.                                       The system must write the reset command to exit the
                                                           autoselect mode and return to reading array data.
See also "Requirements for Reading Array Data" in the
"Device Bus Operations" section for more information.      Byte Program Command Sequence
The Read Operations table provides the read parame-
ters, and Read Operation Timings diagram shows the         Programming is a four-bus-cycle operation. The pro-
timing diagram.                                            gram command sequence is initiated by writing two un-
                                                           lock write cycles, followed by the program set-up
Reset Command                                              command. The program address and data are written
                                                           next, which in turn initiate the Embedded Program al-
Writing the reset command to the device resets the de-     gorithm. The system is not required to provide further
vice to reading array data. Address bits are don't care    controls or timings. The device automatically provides
for this command.                                          internally generated program pulses and verify the pro-
                                                           grammed cell margin. The Command Definitions take
The reset command may be written between the se-           shows the address and data requirements for the byte
quence cycles in an erase command sequence before          program command sequence.
erasing begins. This resets the device to reading array
data. Once erasure begins, however, the device ig-         When the Embedded Program algorithm is complete,
nores reset commands until the operation is complete.      the device then returns to reading array data and ad-
                                                           dresses are no longer latched. The system can deter-
The reset command may be written between the se-           mine the status of the program operation by using DQ7
quence cycles in a program command sequence be-            or DQ6. See "Write Operation Status" for information
fore programming begins. This resets the device to         on these status bits.
reading array data (also applies to programming in
Erase Suspend mode). Once programming begins,

Am29F002/Am29F002N                                         11

Any commands written to the device during the Em-                                      command, which in turn invokes the Embedded Erase
bedded Program Algorithm are ignored. On the                                           algorithm. The device does not require the system to
Am29F002 only, note that a hardware reset during the                                   preprogram prior to erase. The Embedded Erase algo-
sector erase operation immediately terminates the op-                                  rithm automatically preprograms and verifies the entire
eration. The Sector Erase command sequence should                                      memory for an all zero data pattern prior to electrical
be reinitiated once the device has returned to reading                                 erase. The system is not required to provide any con-
array data, to ensure data integrity.                                                  trols or timings during these operations. The Command
                                                                                       Definitions table shows the address and data require-
Programming is allowed in any sequence and across                                      ments for the chip erase command sequence.
sector boundaries. A bit cannot be programmed
from a "0" back to a "1". Attempting to do so may halt                                 Any commands written to the chip during the Embed-
the operation and set DQ5 to "1", or cause the Data#                                   ded Erase algorithm are ignored. On the Am29F002
Polling algorithm to indicate the operation was suc-                                   only, note that a hardware reset during the sector
cessful. However, a succeeding read will show that the                                 erase operation immediately terminates the operation.
data is still "0". Only erase operations can convert a "0"                             The Sector Erase command sequence should be rein-
to a "1".                                                                              itiated once the device has returned to reading array
                                                                                       data, to ensure data integrity.
                                                                                       The system can determine the status of the erase
                           Write Program                                               operation by using DQ7, DQ6, or DQ2. See "Write
                       Command Sequence                                                Operation Status" for information on these status
                                                                                       bits. When the Embedded Erase algorithm is com-
    Embedded            Data Poll                                                      plete, the device returns to reading array data and
       Program         from System                                                     addresses are no longer latched.
                                                                                       Figure 3 illustrates the algorithm for the erase opera-
    in progress                                                                        tion. See the Erase/Program Operations tables in "AC
                                                                                       Characteristics" for parameters, and to the Chip/Sector
                       Verify Data?              No                                    Erase Operation Timings for timing waveforms.

                       Yes                                                             Sector Erase Command Sequence

    Increment Address  No                                                              Sector erase is a six bus cycle operation. The sector
                                  Last Address?                                        erase command sequence is initiated by writing two un-
                                                                                       lock cycles, followed by a set-up command. Two addi-
                                                             Yes                       tional unlock write cycles are then followed by the
                                                                                       address of the sector to be erased, and the sector
                                                  Programming                          erase command. The Command Definitions table
                                                    Completed                          shows the address and data requirements for the sec-
                                                                                       tor erase command sequence.
                                                                                       The device does not require the system to preprogram
Note: See the appropriate Command Definitions table for                                the memory prior to erase. The Embedded Erase algo-
program command sequence.                                                              rithm automatically programs and verifies the sector for
                                                                                       an all zero data pattern prior to electrical erase. The
              Figure 2. Program Operation                                              system is not required to provide any controls or tim-
                                                                                       ings during these operations.
Chip Erase Command Sequence
                                                                                       After the command sequence is written, a sector erase
Chip erase is a six-bus-cycle operation. The chip erase                                time-out of 50 s begins. During the time-out period,
command sequence is initiated by writing two unlock                                    additional sector addresses and sector erase com-
cycles, followed by a set-up command. Two additional                                   mands may be written. Loading the sector erase buffer
unlock write cycles are then followed by the chip erase                                may be done in any sequence, and the number of sec-
                                                                                       tors may be from one sector to all sectors. The time be-
                                                                                       tween these additional cycles must be less than 50 s,
                                                                                       otherwise the last address and command might not be
                                                                                       accepted, and erasure may begin. It is recommended
                                                                                       that processor interrupts be disabled during this time to
                                                                                       ensure all commands are accepted. The interrupts can
                                                                                       be re-enabled after the last Sector Erase command is
                                                                                       written. If the time between additional sector erase

12                                   Am29F002/Am29F002N

commands can be assumed to be less than 50 s, the       START
system need not monitor DQ3. Any command other
than Sector Erase or Erase Suspend during the                 Write Erase
time-out period resets the device to reading array       Command Sequence
data. The system must rewrite the command sequence
and any additional sector addresses and commands.                     Data Poll   Embedded
                                                                     from System  Erase
The system can monitor DQ3 to determine if the sector                             algorithm
erase timer has timed out. (See the "DQ3: Sector Erase   No                       in progress
Timer" section.) The time-out begins from the rising                 Data = FFh?
edge of the final WE# pulse in the command sequence.
Once the sector erase operation has begun, only the
Erase Suspend command is valid. All other commands                           Erasure Completed
are ignored. On the Am29F002 only, note that a hard-
ware reset during the sector erase operation immedi-                                                                                  20818C-6
ately terminates the operation. The Sector Erase
command sequence should be reinitiated once the de-      Notes:
vice has returned to reading array data, to ensure data  1. See the appropriate Command Definitions table for erase
                                                             command sequence.
When the Embedded Erase algorithm is complete, the       2. See "DQ3: Sector Erase Timer" for more information.
device returns to reading array data and addresses are
no longer latched. The system can determine the sta-                     Figure 3. Erase Operation
tus of the erase operation by using DQ7, DQ6, or DQ2.
Refer to "Write Operation Status" for information on
these status bits.

Figure 3 illustrates the algorithm for the erase opera-
tion. Refer to the Erase/Program Operations tables in
the "AC Characteristics" section for parameters, and to
the Sector Erase Operations Timing diagram for timing

Am29F002/Am29F002N                                                                             13

Erase Suspend/Erase Resume Commands                      tors produces status data on DQ7DQ0. The system
                                                         can use DQ7, or DQ6 and DQ2 together, to determine
The Erase Suspend command allows the system to in-       if a sector is actively erasing or is erase-suspended.
terrupt a sector erase operation and then read data      See "Write Operation Status" for information on these
from, or program data to, any sector not selected for    status bits.
erasure. This command is valid only during the sector
erase operation, including the 50 s time-out period     After an erase-suspended program operation is com-
during the sector erase command sequence. The            plete, the system can once again read array data within
Erase Suspend command is ignored if written during       non-suspended sectors. The system can determine
the chip erase operation or Embedded Program algo-       the status of the program operation using the DQ7 or
rithm. Writing the Erase Suspend command during the      DQ6 status bits, just as in the standard program oper-
Sector Erase time-out immediately terminates the         ation. See "Write Operation Status" for more informa-
time-out period and suspends the erase operation. Ad-    tion.
dresses are "don't-cares" when writing the Erase Sus-
pend command.                                            The system may also write the autoselect command
                                                         sequence when the device is in the Erase Suspend
When the Erase Suspend command is written during a       mode. The device allows reading autoselect codes
sector erase operation, the device requires a maximum    even at addresses within erasing sectors, since the
of 20 s to suspend the erase operation. However,        codes are not stored in the memory array. When the
when the Erase Suspend command is written during         device exits the autoselect mode, the device reverts to
the sector erase time-out, the device immediately ter-   the Erase Suspend mode, and is ready for another
minates the time-out period and suspends the erase       valid operation. See "Autoselect Command Sequence"
operation.                                               for more information.

After the erase operation has been suspended, the        The system must write the Erase Resume command
system can read array data from or program data to       (address bits are "don't care") to exit the erase suspend
any sector not selected for erasure. (The device "erase  mode and continue the sector erase operation. Further
suspends" all sectors selected for erasure.) Normal      writes of the Resume command are ignored. Another
read and write timings and command definitions apply.    Erase Suspend command can be written after the de-
Reading at any address within erase-suspended sec-       vice has resumed erasing.

14  Am29F002/Am29F002N

                                 Table 5. Am29F002/Am29F002N Command Definitions

            Command              Cycles                          Bus Cycles (Notes 24)
             (Note 1)                    First  Second           Third      Fourth           Fifth      Sixth
                                                                                         Addr Data  Addr Data
                                         Addr Data Addr Data     Addr Data Addr Data

Read (Note 5)                    1 RA RD

Reset (Note 6)                   1 XXX F0

          Manufacturer ID        4 555 AA 2AA 55                 555    90 X00 01

          Device ID,             4 555 AA 2AA 55                 555    90 X01 B0
          Top Boot Block
Auto-                            4 555 AA 2AA 55                 555    90 X01 34
select    Device ID,
(Note 7)  Bottom Boot Block

          Sector Protect Verify  4 555 AA 2AA 55                 555    90  (SA)  00
          (Note 8)                                                          X02   01

Program                          4 555 AA 2AA 55                 555    A0 PA PD

Chip Erase                       6 555 AA 2AA 55                 555    80 555 AA 2AA 55 555 10

Sector Erase                     6 555 AA 2AA 55                 555    80 555 AA 2AA 55 SA 30

Erase Suspend (Note 9)           1 XXX B0

Erase Resume (Note 10)           1 XXX 30

Legend:                                                          PD = Data to be programmed at location PA. Data latches on the
X = Don't care                                                   rising edge of WE# or CE# pulse, whichever happens first.
RA = Address of the memory location to be read.
                                                                 SA = Address of the sector to be verified (in autoselect mode) or
RD = Data read from location RA during read operation.           erased. Address bits A17A13 uniquely select any sector.
PA = Address of the memory location to be programmed.
Addresses latch on the falling edge of the WE# or CE# pulse,
whichever happens later.

Notes:                                                           7. The fourth cycle of the autoselect command sequence is a
1. See Table 1 for description of bus operations.                     read cycle.

2. All values are in hexadecimal.                                8. The data is 00h for an unprotected sector and 01h for a
                                                                      protected sector. See "Autoselect Command Sequence" for
3. Except when reading array or autoselect data, all bus cycles       more information.
     are write operations.
                                                                 9. The system may read and program in non-erasing sectors, or
4. Address bits A17A12 are don't cares for unlock and                enter the autoselect mode, when in the Erase Suspend
     command cycles, except when PA or SA is required.                mode. The Erase Suspend command is valid only during a
                                                                      sector erase operation.
5. No unlock or command cycles required when reading array
     data.                                                       10. The Erase Resume command is valid only during the Erase
                                                                      Suspend mode.
6. The Reset command is required to return to reading array
     data when device is in the autoselect mode, or if DQ5 goes
     high (while the device is providing status data).

                                                Am29F002/Am29F002N                                  15

WRITE OPERATION STATUS                                               START

The device provides several bits to determine the sta-         Read DQ7DQ0
tus of a write operation: DQ2, DQ3, DQ5, DQ6, and                  Addr = VA
DQ7. Table 6 and the following subsections describe
the functions of these bits. DQ7 and DQ6 each offer a          DQ7 = Data?       Yes
method for determining whether a program or erase
operation is complete or in progress. These three bits         No
are discussed first.
                                                           No  DQ5 = 1?
DQ7: Data# Polling
The Data# Polling bit, DQ7, indicates to the host
system whether an Embedded Algorithm is in                     Read DQ7DQ0
progress or completed, or whether the device is in                 Addr = VA
Erase Suspend. Data# Polling is valid after the rising
edge of the final WE# pulse in the program or erase            DQ7 = Data?       Yes
command sequence.
                                                                    No                PASS
During the Embedded Program algorithm, the device              FAIL
outputs on DQ7 the complement of the datum pro-
grammed to DQ7. This DQ7 status also applies to pro-       Notes:
gramming during Erase Suspend. When the                    1. VA = Valid address for programming. During a sector
Embedded Program algorithm is complete, the device
outputs the datum programmed to DQ7. The system                erase operation, a valid address is an address within any
must provide the program address to read valid status          sector selected for erasure. During chip erase, a valid
information on DQ7. If a program address falls within a        address is any non-protected sector address.
protected sector, Data# Polling on DQ7 is active for ap-   2. DQ7 should be rechecked even if DQ5 = "1" because
proximately 2 s, then the device returns to reading           DQ7 may change simultaneously with DQ5.
array data.
During the Embedded Erase algorithm, Data# Polling
produces a "0" on DQ7. When the Embedded Erase al-                    Figure 4. Data# Polling Algorithm
gorithm is complete, or if the device enters the Erase
Suspend mode, Data# Polling produces a "1" on DQ7.
This is analogous to the complement/true datum output
described for the Embedded Program algorithm: the
erase function changes all the bits in a sector to "1";
prior to this, the device outputs the "complement," or
"0." The system must provide an address within any of
the sectors selected for erasure to read valid status in-
formation on DQ7.

After an erase command sequence is written, if all sec-
tors selected for erasing are protected, Data# Polling
on DQ7 is active for approximately 100 s, then the de-
vice returns to reading array data. If not all selected
sectors are protected, the Embedded Erase algorithm
erases the unprotected sectors, and ignores the se-
lected sectors that are protected.

When the system detects DQ7 has changed from the
complement to true data, it can read valid data at DQ7
DQ0 on the following read cycles. This is because DQ7
may change asynchronously with DQ0DQ6 while
Output Enable (OE#) is asserted low. The Data# Poll-
ing Timings (During Embedded Algorithms) figure in
the "AC Characteristics" section illustrates this.

Table 6 shows the outputs for Data# Polling on DQ7.
Figure 4 shows the Data# Polling algorithm.

16  Am29F002/Am29F002N

DQ6: Toggle Bit I                                            trol the read cycles.) But DQ2 cannot distinguish
                                                             whether the sector is actively erasing or is erase-sus-
Toggle Bit I on DQ6 indicates whether an Embedded            pended. DQ6, by comparison, indicates whether the
Program or Erase algorithm is in progress or complete,       device is actively erasing, or is in Erase Suspend, but
or whether the device has entered the Erase Suspend          cannot distinguish which sectors are selected for era-
mode. Toggle Bit I may be read at any address, and is        sure. Thus, both status bits are required for sector and
valid after the rising edge of the final WE# pulse in the    mode information. Refer to Table 6 to compare outputs
command sequence (prior to the program or erase op-          for DQ2 and DQ6.
eration), and during the sector erase time-out.
                                                             Figure 5 shows the toggle bit algorithm in flowchart
During an Embedded Program or Erase algorithm op-            form, and the section "DQ2: Toggle Bit II" explains the
eration, successive read cycles to any address cause         algorithm. See also the DQ6: Toggle Bit I subsection.
DQ6 to toggle. (The system may use either OE# or             Refer to the Toggle Bit Timings figure for the toggle bit
CE# to control the read cycles.) When the operation is       timing diagram. The DQ2 vs. DQ6 figure shows the dif-
complete, DQ6 stops toggling.                                ferences between DQ2 and DQ6 in graphical form.

After an erase command sequence is written, if all           Reading Toggle Bits DQ6/DQ2
sectors selected for erasing are protected, DQ6 tog-
gles for approximately 100 s, then returns to reading       Refer to Figure 5 for the following discussion. When-
array data. If not all selected sectors are protected,       ever the system initially begins reading toggle bit sta-
the Embedded Erase algorithm erases the unpro-               tus, it must read DQ7DQ0 at least twice in a row to
tected sectors, and ignores the selected sectors that        determine whether a toggle bit is toggling. Typically, a
are protected.                                               system would note and store the value of the toggle bit
                                                             after the first read. After the second read, the system
The system can use DQ6 and DQ2 together to deter-            would compare the new value of the toggle bit with the
mine whether a sector is actively erasing or is erase-       first. If the toggle bit is not toggling, the device has
suspended. When the device is actively erasing (that is,     completed the program or erase operation. The sys-
the Embedded Erase algorithm is in progress), DQ6            tem can read array data on DQ7DQ0 on the following
toggles. When the device enters the Erase Suspend            read cycle.
mode, DQ6 stops toggling. However, the system must
also use DQ2 to determine which sectors are erasing          However, if after the initial two read cycles, the system
or erase-suspended. Alternatively, the system can use        determines that the toggle bit is still toggling, the
DQ7 (see the subsection on DQ7: Data# Polling).              system also should note whether the value of DQ5 is
                                                             high (see the section on DQ5). If it is, the system
If a program address falls within a protected sector,        should then determine again whether the toggle bit is
DQ6 toggles for approximately 2 s after the program         toggling, since the toggle bit may have stopped tog-
command sequence is written, then returns to reading         gling just as DQ5 went high. If the toggle bit is no longer
array data.                                                  toggling, the device has successfully completed the
                                                             program or erase operation. If it is still toggling, the
DQ6 also toggles during the erase-suspend-program            device did not complete the operation successfully, and
mode, and stops toggling once the Embedded Pro-              the system must write the reset command to return to
gram algorithm is complete.                                  reading array data.

The Write Operation Status table shows the outputs for       The remaining scenario is that the system initially de-
Toggle Bit I on DQ6. Refer to Figure 5 for the toggle bit    termines that the toggle bit is toggling and DQ5 has not
algorithm, and to the Toggle Bit Timings figure in the       gone high. The system may continue to monitor the
"AC Characteristics" section for the timing diagram.         toggle bit and DQ5 through successive read cycles, de-
The DQ2 vs. DQ6 figure shows the differences be-             termining the status as described in the previous para-
tween DQ2 and DQ6 in graphical form. See also the            graph. Alternatively, it may choose to perform other
subsection on DQ2: Toggle Bit II.                            system tasks. In this case, the system must start at the
                                                             beginning of the algorithm when it returns to determine
DQ2: Toggle Bit II                                           the status of the operation (top of Figure 5).

The "Toggle Bit II" on DQ2, when used with DQ6, indi-        DQ5: Exceeded Timing Limits
cates whether a particular sector is actively erasing
(that is, the Embedded Erase algorithm is in progress),      DQ5 indicates whether the program or erase time has
or whether that sector is erase-suspended. Toggle Bit        exceeded a specified internal pulse count limit. Under
II is valid after the rising edge of the final WE# pulse in  these conditions DQ5 produces a "1." This is a failure
the command sequence.                                        condition that indicates the program or erase cycle was
                                                             not successfully completed.
DQ2 toggles when the system reads at addresses
within those sectors that have been selected for era-
sure. (The system may use either OE# or CE# to con-

Am29F002/Am29F002N                                           17

The DQ5 failure condition may appear if the system                      START
tries to program a "1" to a location that is previously pro-      Read DQ7DQ0
grammed to "0." Only an erase operation can change
a "0" back to a "1." Under this condition, the device
halts the operation, and when the operation has ex-
ceeded the timing limits, DQ5 produces a "1."

Under both these conditions, the system must issue the
reset command to return the device to reading array

DQ3: Sector Erase Timer                                           Read DQ7DQ0 (Note 1)

After writing a sector erase command sequence, the                Toggle Bit        No
system may read DQ3 to determine whether or not an
erase operation has begun. (The sector erase timer                = Toggle?
does not apply to the chip erase command.) If addi-
tional sectors are selected for erasure, the entire time-         Yes
out also applies after each additional sector erase
command. When the time-out is complete, DQ3                   No  DQ5 = 1?
switches from "0" to "1." The system may ignore DQ3
if the system can guarantee that the time between ad-             Yes
ditional sector erase commands will always be less
than 50 s. See also the "Sector Erase Command Se-                Read DQ7DQ0 (Notes
quence" section.
                                                                  Twice             1, 2)
After the sector erase command sequence is written,
the system should read the status on DQ7 (Data# Poll-             Toggle Bit        No
ing) or DQ6 (Toggle Bit I) to ensure the device has ac-
cepted the command sequence, and then read DQ3. If                = Toggle?
DQ3 is "1", the internally controlled erase cycle has be-
gun; all further commands (other than Erase Suspend)                           Yes     Program/Erase
are ignored until the erase operation is complete. If                               Operation Complete
DQ3 is "0", the device will accept additional sector               Program/Erase
erase commands. To ensure the command has been                     Operation Not
accepted, the system software should check the status             Complete, Write
of DQ3 prior to and following each subsequent sector              Reset Command
erase command. If DQ3 is high on the second status
check, the last command might not have been ac-
cepted. Table 6 shows the outputs for DQ3.

                                                              1. Read toggle bit twice to determine whether or not it is

                                                                  toggling. See text.

                                                              2. Recheck toggle bit because it may stop toggling as DQ5
                                                                  changes to "1". See text.


                                                                           Figure 5. Toggle Bit Algorithm

18  Am29F002/Am29F002N

          Table 6. Write Operation Status

Standard          Operation             DQ7        DQ6       DQ5     DQ3      DQ2
Mode      Embedded Program Algorithm  (Note 1)    Toggle   (Note 2)  N/A   (Note 1)
          Embedded Erase Algorithm                Toggle                   No toggle
Erase     Reading within Erase         DQ7#                    0       1     Toggle
Suspend   Suspended Sector                0     No toggle      0     N/A
Mode      Reading within Non-Erase                                           Toggle
          Suspended Sector                1                    0     Data
          Erase-Suspend-Program                                      N/A      Data
                                      Data       Data        Data
                                      DQ7#      Toggle                        N/A

1. DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further details.

2. DQ5 switches to `1' when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.
    See "DQ5: Exceeded Timing Limits" for more information.

                                      Am29F002/Am29F002N                              19

ABSOLUTE MAXIMUM RATINGS                                                   20 ns         20 ns

Storage Temperature                                                +0.8 V
Plastic Packages . . . . . . . . . . . . . . . 65C to +150C     0.5 V
                                                                   2.0 V
Ambient Temperature
with Power Applied. . . . . . . . . . . . . . 55C to +125C                     20 ns

Voltage with Respect to Ground                                                                                                          20818C-9

     VCC (Note 1) . . . . . . . . . . . . . . . .2.0 V to +7.0 V  Figure 6. Maximum Negative Overshoot
     A9, OE#, and
     RESET# (Note 2). . . . . . . . . . . . 2.0 V to +12.5 V                     20 ns

     All other pins (Note 1) . . . . . . . . . 0.5 V to +7.0 V       VCC
                                                                   +2.0 V
Output Short Circuit Current (Note 3) . . . . . . 200 mA
Notes:                                                             +0.5 V
1. Minimum DC voltage on input or I/O pins is 0.5 V. During
                                                                    2.0 V
    voltage transitions, input or I/O pins may undershoot VSS
    to 2.0 V for periods of up to 20 ns. See Figure 6.                    20 ns         20 ns
    Maximum DC voltage on input or I/O pins is VCC +0.5 V.
    During voltage transitions, input or I/O pins may overshoot                                                                      20818C-10
    to VCC +2.0 V for periods up to 20 ns. See Figure 7.
                                                                   Figure 7. Maximum Positive Overshoot
2. Minimum DC input voltage on pins A9, OE#, and RESET#                                 Waveform
    is 0.5 V. During voltage transitions, A9, OE#, and
    RESET# may undershoot VSS to 2.0 V for periods of up
    to 20 ns. See Figure 6. Maximum DC input voltage on pin
    A9 is +12.5 V which may overshoot to +13.5 V for periods
    up to 20 ns. (RESET# is not available on Am29F002N.)

3. No more than one output may be shorted to ground at a
    time. Duration of the short circuit should not be greater
    than one second.

Stresses above those listed under "Absolute Maximum
Ratings" may cause permanent damage to the device. This is
a stress rating only; functional operation of the device at
these or any other conditions above those indicated in the
operational sections of this data sheet is not implied.
Exposure of the device to absolute maximum rating
conditions for extended periods may affect device reliability.


Commercial (C) Devices

Ambient Temperature (TA) . . . . . . . . . . . 0C to +70C
Industrial (I) Devices

Ambient Temperature (TA) . . . . . . . . . 40C to +85C
Extended (E) Devices

Ambient Temperature (TA) . . . . . . . . 55C to +125C
VCC Supply Voltages
VCC for 5% devices . . . . . . . . . . .+4.75 V to +5.25 V
VCC for 10% devices . . . . . . . . . . . .+4.5 V to +5.5 V
Operating ranges define those limits between which the func-
tionality of the device is guaranteed.

20  Am29F002/Am29F002N

TTL/NMOS Compatible

Parameter                Description             Test Conditions                   Min Typ Max Unit

ILI        Input Load Current                    VIN = VSS to VCC, VCC = VCC max              1.0 A
                                                                                               50 A
ILIT       A9, OE#, RESET# Input Load Current VCC = VCC max;

           (Notes 1, 4)                          A9, OE#, RESET# = 12.5 V

ILO        Output Leakage Current                VOUT = VSS to VCC, VCC = VCC max             1.0 A
ICC2       VCC Active Read Current (Note 2)      CE# = VIL, OE# = VIH                    20   30 mA
ICC4       VCC Active Write Current (Notes 3, 4) CE# = VIL, OE# = VIH                    30   40 mA
           VCC Standby Current                   VCC = VCC max, CE#, OE# = VIH           0.4  1      mA
           VCC Reset Current (Note 1)            VCC = VCC max; RESET# = VIL             0.4  1      mA

           Input Low Voltage                                                       0.5       0.8    V

           Input High Voltage                                                      2.0        VCC    V
                                                                                              + 0.5

VID        Voltage for Autoselect and Temporary  VCC = 5.0 V                       11.5       12.5 V
           Sector Unprotect

VOL        Output Low Voltage                    IOL = 12 mA, VCC = VCC min                   0.45 V
VOH        Output High Voltage
VLKO       Low VCC Lock-Out Voltage              IOH = 2.5 mA, VCC = VCC min      2.4               V

                                                                                   3.2        4.2    V

1. RESET# is not available on Am29F002N.

2. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
3. ICC active while Embedded Erase or Embedded Program is in progress.
4. Not 100% tested.

                                             Am29F002/Am29F002N                                      21

CMOS Compatible

Parameter  Description                 Test Conditions                       Min        Typ  Max   Unit

    ILI    Input Load Current          VIN = VSS to VCC,                                     1.0  A
                                       VCC = VCC max

    ILIT   A9, OE#, RESET#             VCC = VCC max;                                        50    A

           Input Load Current (Notes 1, 4) A9, OE#, RESET# = 12.5 V

    ILO    Output Leakage Current      VOUT = VSS to VCC,                                    1.0  A
                                       VCC = VCC max
    ICC1   VCC Active Read Current                                                      20   30    mA
           (Note 2)                    CE# = VIL, OE# = VIH

    ICC2   VCC Active Write Current    CE# = VIL, OE# = VIH                             30   40    mA
           (Notes 3, 4)

    ICC3   VCC Standby Current (Note 5) VCC = VCC max; CE# = VCC0.5 V                  1    5     A

    ICC4   VCC Reset Current (Notes 1, 5) VCC = VCC max; RESET# = VIL                   1    5     A

    VIL    Input Low Voltage                                                 0.5            0.8   V

    VIH    Input High Voltage                                                0.7 x VCC       VCC + 0.3 V

    VID    Voltage for Autoselect and  VCC = 5.0 V                           11.5            12.5  V
           Temporary Sector Unprotect

    VOL    Output Low Voltage          IOL = 12 mA, VCC = VCC min                            0.45  V
    VOH1   Output High Voltage         IOH = 2.5 mA, VCC = VCC min
    VOH2   Low VCC Lock-Out Voltage    IOH = 100 A, VCC = VCC min          0.85 VCC              V
    VLKO                                                                     VCC0.4
                                                                                             4.2   V

1. RESET# is not available on Am29F002N.

2. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH.
3. ICC active while Embedded Erase or Embedded Program is in progress.
4. Not 100% tested.

5. ICC3 and ICC4 = 20 A max at extended temperature (>+85 C).

22                                     Am29F002/Am29F002N

TEST CONDITIONS                                                                 Table 7. Test Specifications

                                                            5.0 V


                                                                   Test Condition               -55    others Unit

Device                                    2.7 k                    Output Load                         1 TTL gate
Test                                                              Output Load Capacitance, CL  30       100                  pF
                                                                   (including jig capacitance)
              6.2 k

                                                                   Input Rise and Fall Times    5        20                   ns

                                                                   Input Pulse Levels           0.03.0 0.452.4 V

                                                                   Input timing measurement     1.5 0.8, 2.0 V
                                                                   reference levels

Note: Diodes are IN3064 or equivalent     20818C-11                Output timing measurement    1.5 0.8, 2.0 V
                    Figure 8. Test Setup                           reference levels


WAVEFORM                                  INPUTS                                              OUTPUTS


                                                                   Changing from H to L

                                                                   Changing from L to H

              Don't Care, Any Change Permitted                                  Changing, State Unknown

                     Does Not Apply                                             Center Line is High Impedance State (High Z)


                                          Am29F002/Am29F002N                                                                  23

Read Operations

    Parameter                                                                                      Speed Option

JEDEC Std           Description                                    Test Setup       -55 -70 -90 -120 Unit
                    Read Cycle Time (Note 1)
    tAVAV  tRC                                                                 Min  55             70       90 120 ns

    tAVQV  tACC     Address to Output Delay                  CE# = VIL      Max     55             70       90 120 ns
                                                             OE# = VIL      Max
    tELQV  tCE      Chip Enable to Output Delay                             Max     55             70       90 120 ns
                                                             OE# = VIL

    tGLQV  tOE      Output Enable to Output Delay                                   30             30       35   50 ns

    tEHQZ  tDF      Chip Enable to Output High Z (Note 1)                   Max     15             20       20   30 ns

    tGHQZ  tDF      Output Enable to Output High Z                          Max     15             20       20   30 ns
                    (Note 1)

                    Output Enable  Read                                        Min                      0           ns
                    Hold Time
           tOEH     (Note 1)       Toggle and                                  Min                      10          ns
                                   Data# Polling

    tAXQX  tOH      Output Hold Time From Addresses, CE#                       Min                      0           ns
                    or OE#, Whichever Occurs First (Note 1)

1. Not 100% tested.

2. See Figure 8 and Table 7 for test specifications.

    Addresses                                                    tRC
            CE#                                           Addresses Stable

                                                              tOE                                  tDF
               OE#                     tOEH
               WE#                 HIGH Z                                                     tOH           HIGH Z
           Outputs                                                          Output Valid


    n/a Am29F002N


                                   Figure 9. Read Operations Timings

24                                            Am29F002/Am29F002N

Hardware Reset (RESET#)


JEDEC Std Description                                         Test Setup  All Speed Options  Unit
                                                                                     20       s
    tREADY         RESET# Pin Low (During Embedded            Max
                   Algorithms) to Read or Write (See Note)                          500       ns
                                                                                    500       ns
    tREADY         RESET# Pin Low (NOT During Embedded        Max                    50       ns
                   Algorithms) to Read or Write (See Note)

    tRP RESET# Pulse Width                                    Min

    tRH RESET# High Time Before Read (See Note)               Min

Note: Not 100% tested. RESET# is not available on Am29F002N.

      CE#, OE#                                       tRH
    n/a Am29F002N         tReady
                         Reset Timings NOT during Embedded Algorithms
                            Reset Timings during Embedded Algorithms
    n/a Am29F002N
                               Figure 10. RESET# Timings

25                          Am29F002/Am29F002N

Erase/Program Operations


JEDEC Std. Description                                                        -55 -70 -90 -120 Unit

tAVAV    tWC   Write Cycle Time (Note 1)        Min                           55  70      90 120 ns
tAVWL     tAS  Address Setup Time
tWLAX    tAH   Address Hold Time                Min                                   0           ns
tDVWH    tDS   Data Setup Time
tWHDX    tDH   Data Hold Time                   Min                           45  45      45  50  ns
         tOES  Output Enable Setup Time
tGHWL          Read Recovery Time Before Write  Min                           25  30      45  50  ns
        tGHWL  (OE# High to WE# Low)
                                                Min                                   0           ns

                                                Min                                   0           ns

                                                Min                                   0           ns

tELWL     tCS CE# Setup Time                   Min                                   0           ns
tWHEH    tCH CE# Hold Time
tWLWH     tWP Write Pulse Width                 Min                                   0           ns
tWHWL    tWPH Write Pulse Width High
tWHWH1  tWHWH1 Programming Operation (Note 2)   Min                           30  35      45  50  ns
tWHWH2  tWHWH2 Sector Erase Operation (Note 2)
          tVCS VCC Setup Time (Note 1)          Min                                   20          ns

                                                Typ                                   7           s

                                                Typ                                   1           sec

                                                Min                                   50          s

1. Not 100% tested.

2. See the "Erase and Programming Performance" section for more information.

                          Am29F002/Am29F002N                                                      26


                       Program Command Sequence (last two cycles)  Read Status Data (last two cycles)

    Addresses           tWC              tAS                        PA                     PA
            CE#        555h                PA
           WE#                                 tAH

           Data        tGHWL       tCH

                              tWP                                  tWHWH1
                                                                                   Status DOUT
                       tCS               tWPH


                              A0h              PD



1. PA = program address, PD = program data, DOUT is the true data at the program address.


                              Figure 11. Program Operation Timings

27                                       Am29F002/Am29F002N


                   Erase Command Sequence (last two cycles)         Read Status Data

Addresses           tWC                          tAS                VA                VA
        CE#        2AAh
        OE#                                        SA
                                         555h for chip erase




                   tCS                   tWPH                       tWHWH2



Data                     55h                            30h                     In    Complete
                                               10 for Chip Erase



1. SA = sector address (for Sector Erase), VA = Valid Address for reading status data (see "Write Operation Status").


                                         Figure 12. Chip/Sector Erase Operation Timings

                                         Am29F002/Am29F002N                                     28


    Addresses                    tRC                           VA                    VA
                                 VA                             Complement True
            CE#               tACC
            OE#                tCE
           DQ7    tCH                 tOE
                        tOEH                              tDF

                                                       tOH                                         Valid Data  High Z
                                               Complement                                          Valid Data  High Z

    DQ0DQ6                                Status Data         Status Data True

Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array data
read cycle.


                             Figure 13. Data# Polling Timings (During Embedded Algorithms)

    Addresses                    tRC                              VA             VA                VA
             CE#              tACC                              Valid Status
            OE#                tCE                             (second read)
     DQ6/DQ2      tCH                 tOE

                       tOEH                tDF

                              High Z               tOH                            Valid Status     Valid Data
                                           Valid Status                          (stops toggling)
                                            (first read)

Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read
cycle, and array data read cycle.


                               Figure 14. Toggle Bit Timings (During Embedded Algorithms)

29                                         Am29F002/Am29F002N


        Enter             Erase                 Enter Erase        Erase
     Embedded           Suspend             Suspend Program       Resume


WE#                     Erase  Erase Suspend    Erase             Erase Suspend  Erase                        Erase
                                     Read     Suspend                   Read                                Complete



Note: The system may use CE# or OE# to toggle DQ2 and DQ6. DQ2 toggles only when read at an address within an
erase-suspended sector.


                                                           Figure 15. DQ2 vs. DQ6

Temporary Sector Unprotect (Am29F002 only)


JEDEC Std. Description                                            All Speed Options                                   Unit

     tVIDR VID Rise and Fall Time (See Note)                 Min                 500                                  ns

     tRSP    RESET# Setup Time for Temporary Sector          Min                 4                                    s

Note: Not 100% tested.

             12 V


             0 or 5 V                                                                                       0 or 5 V

                               tVIDR                                                                 tVIDR
                                              Program or Erase Command Sequence






             Figure 16. Temporary Sector Unprotect Timing Diagram (Am29F002 only)

                                            Am29F002/Am29F002N                                                        30

Alternate CE# Controlled Erase/Program Operations


JEDEC      Std.   Description                                                 -55 -70 -90 -120 Unit

    tAVAV  tWC    Write Cycle Time (Note 1)               Min                 55  70      90 120 ns

    tAVEL  tAS    Address Setup Time                      Min                         0       ns

    tELAX  tAH    Address Hold Time                       Min                 45  45      45  50 ns

    tDVEH  tDS    Data Setup Time                         Min                 25  30      45  50 ns

    tEHDX  tDH    Data Hold Time                          Min                         0       ns

           tOES   Output Enable Setup Time                Min                         0       ns

    tGHEL  tGHEL  Read Recovery Time Before Write         Min                         0       ns
                  (OE# High to WE# Low)

    tWLEL  tWS    WE# Setup Time                          Min                         0       ns

    tEHWH  tWH    WE# Hold Time                           Min                         0       ns

    tELEH  tCP    CE# Pulse Width                         Min                 30  35      45  50 ns

    tEHEL  tCPH   CE# Pulse Width High                    Min                         20      ns

tWHWH1     tWHWH1 Programming Operation (Note 2)          Typ                         7       s

tWHWH2     tWHWH2 Sector Erase Operation (Note 2)         Typ                         1       sec

1. Not 100% tested.
2. See the "Erase and Programming Performance" section for more information.

31                                    Am29F002/Am29F002N


             555 for program  PA for program
             2AA for erase    SA for sector erase
                              555 for chip erase
                                                                      Data# Polling

Addresses           tWC       tAS                                     PA

       WE#                                  tAH                       DQ7# DOUT
        CE#         tWH
  RESET#                      tGHEL

                              tCP                  tWHWH1 or 2

                    tWS       tCPH


             tRH              A0 for program PD for program

                              55 for erase       30 for sector erase

                                                 10 for chip erase

1. PA = Program Address, PD = Program Data, DQ7# = complement of data written to device, DOUT = data written to device.
2. Figure indicates the last two bus cycles of the command sequence.


                                Figure 17. Alternate CE# Controlled Write Operation Timings

                              Am29F002/Am29F002N                                     32


Parameter                                   Typ (Note 1)       Max (Note 2)  Unit                     Comments
Sector Erase Time                                  1                   8       s
Chip Erase Time                                    7                           s         Excludes 00h programming
Byte Programming Time                              7                 300      s         prior to erasure (Note 4)
Chip Programming Time (Note 3)                    1.8                5.4       s
                                                                                         Excludes system level
                                                                                         overhead (Note 5)

1. Typical program and erase times assume the following conditions: 25C, 5.0 V VCC, 100,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2. Under worst case conditions of 90C, VCC = 4.5 V (4.75 V for -55), 100,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum program times listed.

4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5. System-level overhead is the time required to execute the four-bus-cycle sequence for the program command. See Table 5
    for further information on command definitions.

6. The device has a minimum guaranteed erase and program cycle endurance of 100,000 cycles.


               Description                                                   Min              Max

Input voltage with respect to VSS on all pins except I/O pins                1.0 V           12.5 V
(including A9, OE#, and RESET#)

Input voltage with respect to VSS on all I/O pins                            1.0 V           VCC + 1.0 V

VCC Current                                                                  100 mA          +100 mA

Note: Includes all pins except VCC. Test conditions: VCC = 5.0 V, one pin at a time. RESET# not available on Am29F002N.


    Parameter  Parameter Description                                         Test Setup  Typ Max Unit
     Symbol                                                                    VIN = 0
                                                                              VOUT = 0
     CIN           Input Capacitance                                           VIN = 0   6    7.5          pF
    COUT         Output Capacitance
    CIN2       Control Pin Capacitance                                                   8.5  12           pF

                                                                                         7.5  9            pF

1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

33                                                 Am29F002/Am29F002N


Parameter  Parameter Description                            Test Conditions       Typ Max Unit
Symbol                                     VIN = 0
                                            VOUT = 0
CIN       Input Capacitance                VPP = 0                               4  6         pF
COUT       Output Capacitance
CIN2       Control Pin Capacitance                                                8  12        pF

                                                                                  8  12        pF

1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

DATA RETENTION                              Test Conditions                  Min         Unit
Parameter                                         125C                     10         Years

Minimum Pattern Data Retention Time

                                                                             20         Years

                                            Am29F002/Am29F002N                                 34

PD 032
32-Pin Plastic DIP (measured in inches)

                                 1.640                                                                     .600
                                 1.670                                                                     .625

    32                                            17                                                                               .009
                     Pin 1 I.D.                         .530                                               .630
                                                        .580                                               .700

                                                  16                                                                  16-038-S_AG
                                                                                                                      PD 032
                     .045                                                                       0                    EC75
                                                                                                                      5-28-97 lv
                     .065               .005 MIN                                                10


                                                              SEATING PLANE

                                 .090                 .015

    .120                         .110    .016         .060

    .160                                 .022

PL 032
32-Pin Plastic Leaded Chip Carrier (measured in inches)

    .585                           .485                                            .009                                 .042
    .595              .447 .495                                                    .015                                 .056
        .547                                                      .125                                            16-038FPO-5
        .553         Pin 1 I.D.                                   .140                                            PL 032
               .026                                                    .080                          .400         6-28-94 ae
               .032                                                    .095
                                                      SEATING                                        REF.
                                                         PLANE                                              .490

                                                                                          .013              .530

                                         .050 REF.

                     TOP VIEW                                                                   SIDE VIEW

35                                                Am29F002/Am29F002N

TS 032
32-Pin Standard Thin Small Package (measured in millimeters)


                              Pin 1 I.D.

      18.30                            7.90
      18.50                            8.10

      19.80                                                            0.50 BSC

                                       0.08  16-038-TSOP-2
                                             TS 032
1.20                                   0.20  DA95
MAX                                          3-25-97 lv

             0                        0.21



             Am29F002/Am29F002N                                                                                                                          36


Revision C                                                  DC Characteristics

Global                                                      Added Note 4 reference to ILIT. Corrected maximum
Made formatting and layout consistent with other data       currents for ICC1 and ICC2, typical currents for ICC3 and
sheets. Used updated common tables and diagrams.            ICC4, test conditions for ICC4 and VOL.
Combined Am29F002 and Am29F002N into a single
data sheet.                                                 In TTL/NMOS table, deleted Note 5.

Revision C+1                                                In CMOS table, corrected IOH current for VOH.

Figure 17, Alternate CE# Controlled Write                   AC Characteristics
Operations Timings
Removed the RY/BY# waverform and tBUSY parameter.           Read Operations: Corrected tDF specifications for -55
The RY/BY# pin is not available on this device.             speed option.

Revision C+2                                                Erase/Program Operations: Corrected the notes refer-
                                                            ence for tWHWH1 and tWHWH2. These parameters are
Block Diagram                                               100% tested. Corrected the note reference for tVCS.
Corrected diagram by adding paths from the timer to         This parameter is not 100% tested. Removed -150
the PGM and Erase Voltage Generators.                       specifications. Corrected tDS and tWP for -55 speed op-
                                                            tion, tAH for -90 speed option.
Table 3, Bottom Boot Block Sector Addresses
Corrected adddress bit A15 for sector SA2 to "0."           Alternate CE# Controlled Erase/Program Operations:
                                                            Corrected the notes reference for tWHWH1 and tWHWH2.
Table 5, Command Definitions                                These parameters are 100% tested. This parameter is
Deleted the lower row of addresses in the Sector Pro-       not 100% tested. Removed -150 specifications. Cor-
tect Verify command definitions.                            rected tDS and tCP for -55 speed option.

In the legend, corrected the definition for SA to indicate  Temporary Sector Unprotect Table
that address bits A17A13 uniquely select a sector.
Deleted Note 4.                                             Added note reference for tVIDR. This parameter is not
                                                            100% tested.

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37  Am29F002/Am29F002N
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