电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

29400

器件型号:29400
厂商名称:AMICC [AMIC TECHNOLOGY]
下载文档

器件描述

512K X 8 Bit / 256K X 16 Bit CMOS 5.0 Volt-only, Boot Sector Flash Memory

文档预览

29400器件文档内容

                                                                      A29400 Series

Preliminary  512K X 8 Bit / 256K X 16 Bit CMOS 5.0 Volt-only,
                                         Boot Sector Flash Memory

   Features                                                            n Typical 100,000 program/erase cycles per sector
                                                                       n 20-year data retention at 125C
   n 5.0V 10% for read and write operations
   n Access times:                                                         - Reliable operation for the life of the system
                                                                       n Compatible with JEDEC-standards
       - 55/70/90 (max.)
   n Current:                                                              - Pinout and software compatible with single-power-
                                                                             supply Flash memory standard
       - 20 mA typical active read current
       - 30 mA typical program/erase current                               - Superior inadvertent write protection
       - 1 A typical CMOS standby                                     n Data Polling and toggle bits
   n Flexible sector architecture
       - 16 Kbyte/ 8 KbyteX2/ 32 Kbyte/ 64 KbyteX7 sectors                 - Provides a software method of detecting completion
       - 8 Kword/ 4 KwordX2/ 16 Kword/ 32 KwordX7 sectors                    of program or erase operations
       - Any combination of sectors can be erased
       - Supports full chip erase                                      n Erase Suspend/Erase Resume
       - Sector protection:                                                - Suspends a sector erase operation to read data from,
                                                                              or program data to, a non-erasing sector, then
         A hardware method of protecting sectors to prevent                   resumes the erase operation
         any inadvertent program or erase operations within
         that sector                                                   n Hardware reset pin (RESET )
   n Top or bottom boot block configurations available                     - Hardware method to reset the device to reading array
   n Embedded Erase Algorithms                                               data
       - Embedded Erase algorithm will automatically erase
         the entire chip or any combination of designated              n Package options
         sectors and verify the erased sectors                             - 44-pin SOP or 48-pin TSOP (I)
       - Embedded Program algorithm automatically writes
         and verifies bytes at specified addresses                    The device requires only a single 5.0 volt power supply for both
                                                                      read and write functions. Internally generated and regulated
General Description                                                   voltages are provided for the program and erase operations.
                                                                      The A29400 is entirely software command set compatible with
The A29400 is a 5.0 volt only Flash memory organized as               the JEDEC single-power-supply Flash standard. Commands are
524,288 bytes of 8 bits or 262,144 words of 16 bits each. The         written to the command register using standard microprocessor
                                                                      write timings. Register contents serve as input to an internal
A29400 offers the RESET function. The 512 Kbytes of data              state-machine that controls the erase and programming circuitry.
are further divided into eleven sectors for flexible sector erase     Write cycles also internally latch addresses and data needed for
capability. The 8 bits of data appear on I/O0 - I/O7 while the        the programming and erase operations. Reading data out of the
addresses are input on A1 to A17; the 16 bits of data appear          device is similar to reading from other Flash or EPROM devices.
on I/O0~I/O15. The A29400 is offered in 44-pin SOP and 48-Pin         Device programming occurs by writing the proper program
TSOP packages. This device is designed to be programmed in-           command sequence. This initiates the Embedded Program
system with the standard system 5.0 volt VCC supply.                  algorithm - an internal algorithm that automatically times the
Additional 12.0 volt VPP is not required for in-system write or       program pulse widths and verifies proper program margin.
erase operations. However, the A29400 can also be                     Device erasure occurs by executing the proper erase command
programmed in standard EPROM programmers.                             sequence. This initiates the Embedded Erase algorithm - an
The A29400 has the first toggle bit, I/O6, which indicates            internal algorithm that automatically preprograms the array (if it is
whether an Embedded Program or Erase is in progress, or it is         not already programmed) before executing the erase operation.
in the Erase Suspend. Besides the I/O6 toggle bit, the A29400         During erase, the device automatically times the erase pulse
has a second toggle bit, I/O2, to indicate whether the addressed      widths and verifies proper erase margin.
sector is being selected for erase. The A29400 also offers the
ability to program in the Erase Suspend mode. The standard
A29400 offers access times of 55, 70 and 90 ns, allowing high-
speed microprocessors to operate without wait states. To
eliminate bus contention the device has separate chip enable

( CE ), write enable ( WE ) and output enable ( OE ) controls.

PRELIMINARY (February, 2001, Version 0.1)                          1  AMIC Technology, Inc.
                                                                                             A29400 Series

The host system can detect whether a program or erase             sectors of memory. This can be achieved via programming
operation is complete by reading the I/O7 ( Data Polling) and     equipment.
I/O6 (toggle) status bits. After a program or erase cycle has     The Erase Suspend feature enables the user to put erase on
been completed, the device is ready to read array data or         hold for any period of time to read data from, or program
accept another command.                                           data to, any other sector that is not selected for erasure.
The sector erase architecture allows memory sectors to be         True background erase can thus be achieved.
erased and reprogrammed without affecting the data                Power consumption is greatly reduced when the device is
contents of other sectors. The A29400 is fully erased when        placed in the standby mode.
shipped from the factory.
The hardware sector protection feature disables operations        The hardware RESET pin terminates any operation in
for both program and erase in any combination of the              progress and resets the internal state machine to reading
                                                                  array data.
Pin Configurations

n SOP                                                             n TSOP (I)
                                                                                    A29400V
NC     1           44 RESET

RY/BY  2           43 WE

A17    3           42  A8               A15 1                                                48 A16
                                        A14 2                                                47 BYTE
A7 4               41 A9                A13 3                                                46 VSS
                   40 A10               A12 4                                                45 I/O15 (A-1)
A6     5                                A11 5                                                44 I/O7
                                        A10 6                                                43 I/O14
A5     6           39 A11                                                                    42 I/O6
                                          A9 7                                               41 I/O13
A4     7           38 A12                 A8 8                                               40 I/O5
                                         NC 9                                                39 I/O12
A3 8               37 A13                NC 10                                               38 I/O4
                                         WE 11                                               37 VCC
A2     9           36 A14           RESET 12                                                 36 I/O11
                                         NC 13                                               35 I/O3
A1     10  A29400  35  A15               NC 14                                               34 I/O10
                                     RY/BY 15                                                33 I/O2
A0 11              34 A16                NC 16                                               32 I/O9
                                        A17 17
CE 12              33  BYTE                                                                  31 I/O1
                                          A7 18                                              30 I/O8
VSS    13          32 VSS                 A6 19
                                                                                             29 I/O0
OE     14          31  I/O15 (A-1)        A5 20                                              28 OE
                                          A4 21                                              27 VSS
I/O0   15          30  I/O7               A3 22                                              26 CE
                                          A2 23                                              25 A0
I/O8   16          29  I/O14              A1 24

I/O1   17          28  I/O6

I/O9   18          27  I/O13

I/O2   19          26  I/O5

I/O10  20          25  I/O12

I/O3   21          24  I/O4

I/O11  22          23 VCC

PRELIMINARY (February, 2001, Version 0.1)                      2                             AMIC Technology, Inc.
                                                                                             A29400 Series

Block Diagram

               RY/BY

VCC                                               Sector Switches                            I/O0 - I/O15 (A-1)
VSS
                                                   Erase Voltage                             Input/Output
RESET                                                 Generator                                  Buffers

    WE               State             PGM Voltage
BYTE               Control              Generator

     CE           Command
     OE            Register

                                                                    Chip Enable              STB Data Latch
                                                                   Output Enable

                                                                        Logic

                                                       STB                        Y-Decoder   Y-Gating
                                                                                             Cell Matrix
         VCC Detector                      Timer                   Address Latch

A0-A17                                                                            X-decoder

Pin Descriptions

                             Pin No.                                  Description
                                                    Address Inputs
                             A0 - A17               Data Inputs/Outputs

                             I/O0 - I/O14           Data Input/Output, Word Mode

                      I/O15 (A-1)          I/O15    LSB Address Input, Byte Mode
                                           A-1      Chip Enable
                                                    Write Enable
                                   CE               Output Enable
                                                    Hardware Reset (N/A A294001)
                                   WE               Selects Byte Mode or Word Mode

                                   OE               Ready/BUSY- Output
                                                    Ground
                             RESET                  Power Supply

                             BYTE

                             RY/ BY
                               VSS
                              VCC

PRELIMINARY (February, 2001, Version 0.1)           3                                        AMIC Technology, Inc.
                                                                                            A29400 Series

Absolute Maximum Ratings*                                                      *Comments

Ambient Operating Temperature . . . . . -55C to + 125C                       Stresses above those listed under "Absolute Maximum
Storage Temperature . . . . . . . . . . . . . . -65C to + 125C               Ratings" may cause permanent damage to this device.
Ground to VCC . . . . . . . . . . . . . . . . . . . . . . -2.0V to 7.0V        These are stress ratings only. Functional operation of
Output Voltage (Note 1) . . . . . . . . . . . . . . . -2.0V to 7.0V            this device at these or any other conditions above
                                                                               those indicated in the operational sections of these
A9, OE & RESET (Note 2) . . . . . . . . . . . -2.0V to 12.5V                   specification is not implied or intended. Exposure to
All other pins (Note 1) . . . . . . . . . . . . . . . . . -2.0V to 7.0V        the absolute maximum rating conditions for extended
Output Short Circuit Current (Note 3) . . . . . . . . . . 200mA                periods may affect device reliability.

Notes:                                                                         Operating Ranges

1. Minimum DC voltage on input or I/O pins is -0.5V.                           Commercial (C) Devices
    During voltage transitions, inputs may undershoot VSS
    to -2.0V for periods of up to 20ns. Maximum DC                             Ambient Temperature (TA) . . . . . . . . . . . . . . 0C to +70C
    voltage on output and I/O pins is VCC +0.5V. During
    voltage transitions, outputs may overshoot to VCC                          VCC Supply Voltages
    +2.0V for periods up to 20ns.
                                                                               VCC for 10% devices . . . . . . . . . . . . . . +4.5V to +5.5V
2. Minimum DC input voltage on A9 pins is -0.5V. During                        Operating ranges define those limits between which the
                                                                               functionally of the device is guaranteed.
    voltage transitions, A9, OE and RESET may overshoot
    VSS to -2.0V for periods of up to 20ns. Maximum DC

    input voltage on A9 and OE is +12.5V which may
    overshoot to 13.5V for periods up to 20ns.
3. No more than one output is shorted at a time. Duration
    of the short circuit should not be greater than one
    second.

Device Bus Operations                                                          execute the command. The contents of the register serve
                                                                               as inputs to the internal state machine. The state machine
This section describes the requirements and use of the                         outputs dictate the function of the device. The appropriate
device bus operations, which are initiated through the                         device bus operations table lists the inputs and control
internal command register. The command register itself                         levels required, and the resulting output. The following
does not occupy any addressable memory location. The                           subsections describe each of these operations in further
register is composed of latches that store the commands,                       detail.
along with the address and data information needed to

                          Table 1. A29400 Device Bus Operations

       Operation      CE  OE         WE RESET A0 - A17 I/O0 - I/O7                               I/O8 - I/O15

Read                  L   L                H                             H     AIN   DOUT   BYTE =VIH  BYTE =VIL
                                                                                      DIN
Write                 L   H                L                             H     AIN  High-Z      DOUT     High-Z
                                                                                    High-Z       DIN     High-Z
CMOS Standby          VCC 0.5 V X        X VCC 0.5 V                       X    High-Z     High-Z    High-Z
                                                                                    High-Z     High-Z    High-Z
TTL Standby           H   X                X                             H     X               High-Z    High-Z
                                                                                               High-Z    High-Z
Output Disable        L   H                H                             H     X

Hardware Reset        X   X                X                             L     X

Temporary Sector      X   X                X                             VID   AIN  DIN     DIN                X
Unprotect (See Note)

Legend:

L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5V, X = Don't Care, DIN = Data In, DOUT = Data Out, AIN = Address In
Note:
See the "Sector Protection/Unprotection" section and Temporary Sector Unprotect for more information.

PRELIMINARY (February, 2001, Version 0.1)                                   4               AMIC Technology, Inc.
                                                                     A29400 Series

Word/Byte Configuration                                              Program and Erase Operation Status

The BYTE pin determines whether the I/O pins I/O15-I/O0              During an erase or program operation, the system may
operate in the byte or word configuration. If the BYTE pin           check the status of the operation by reading the status bits
is set at logic "1", the device is in word configuration, I/O15-     on I/O7 - I/O0. Standard read cycle timings and ICC read
                                                                     specifications apply. Refer to "Write Operation Status" for
I/O0 are active and controlled by CE and OE .                        more information, and to each AC Characteristics section
                                                                     for timing diagrams.
If the BYTE pin is set at logic "0", the device is in byte
configuration, and only I/O0-I/O7 are active and controlled          Standby Mode

by CE and OE . I/O8-I/O14 are tri-stated, and I/O15 pin is           When the system is not reading or writing to the device, it
used as an input for the LSB(A-1) address function.                  can place the device in the standby mode. In this mode,
                                                                     current consumption is greatly reduced, and the outputs
Requirements for Reading Array Data                                  are placed in the high impedance state, independent of the
                                                                     OE input.
To read array data from the outputs, the system must drive
                                                                     The device enters the CMOS standby mode when the CE
the CE and OE pins to VIL. CE is the power control and               & RESET pins are both held at VCC 0.5V. (Note that this
                                                                     is a more restricted voltage range than VIH.) The device
selects the device. OE is the output control and gates               enters the TTL standby mode when CE is held at VIH,
                                                                     while RESET is held at VCC0.5V. The device requires the
array data to the output pins. WE should remain at VIH all           standard access time (tCE) before it is ready to read data.
the time during read operation. The internal state machine           If the device is deselected during erasure or programming,
is set for reading array data upon device power-up, or after         the device draws active current until the operation is
a hardware reset. This ensures that no spurious alteration           completed.
of the memory content occurs during the power transition.            ICC3 in the DC Characteristics tables represents the standby
No command is necessary in this mode to obtain array                 current specification.
data. Standard microprocessor read cycles that assert
valid addresses on the device address inputs produce valid           Output Disable Mode
data on the device data outputs. The device remains
enabled for read access until the command register                   When the OE input is at VIH, output from the device is
contents are altered.                                                disabled. The output pins are placed in the high impedance
See "Reading Array Data" for more information. Refer to              state.
the AC Read Operations table for timing specifications and
to the Read Operations Timings diagram for the timing                RESET : Hardware Reset Pin
waveforms, lCC1 in the DC Characteristics table represents
the active current specification for reading array data.             The RESET pin provides a hardware method of resetting
                                                                     the device to reading array data. When the system drives
Writing Commands/Command Sequences                                   the RESET pin low for at least a period of tRP, the device
                                                                     immediately terminates any operation in progress, tristates
To write a command or command sequence (which                        all data output pins, and ignores all read/write attempts for
includes programming data to the device and erasing                  the duration of the RESET pulse. The device also resets
                                                                     the internal state machine to reading array data. The
sectors of memory), the system must drive WE and CE                  operation that was interrupted should be reinitiated once
                                                                     the device is ready to accept another command sequence,
to VIL, and OE to VIH. An erase operation can erase one              to ensure data integrity.
sector, multiple sectors, or the entire device. The Sector           The RESET pin may be tied to the system reset circuitry.
Address Tables indicate the address range that each sector           A system reset would thus also reset the Flash memory,
occupies. A "sector address" consists of the address inputs          enabling the system to read the boot-up firmware from the
required to uniquely select a sector. See the "Command               Flash memory.
Definitions" section for details on erasing a sector or the          Refer to the AC Characteristics tables for RESET
entire chip, or suspending/resuming the erase operation.             parameters and diagram.
After the system writes the autoselect command sequence,
the device enters the autoselect mode. The system can
then read autoselect codes from the internal register (which
is separate from the memory array) on I/O7 - I/O0. Standard
read cycle timings apply in this mode. Refer to the
"Autoselect Mode" and "Autoselect Command Sequence"
sections for more information.
ICC2 in the DC Characteristics table represents the active
current specification for the write mode. The "AC
Characteristics" section contains timing specification tables
and timing diagrams for write operations.

PRELIMINARY (February, 2001, Version 0.1)                         5  AMIC Technology, Inc.
                                                                                          A29400 Series

Table 2. A29400 Top Boot Block Sector Address Table

Sector A17  A16  A15  A14                  A13  A12                Sector Size Address Range (in hexadecimal)

                                                                   (Kbytes/Kwords)  (x8)  (x16)

                                                                                    Address Range Address Range

SA0   0     0    0    X                    X                 X     64/32            00000h - 0FFFFh 00000h - 07FFFh

SA1   0     0    1    X                    X                 X     64/32            10000h - 1FFFFh 08000h - 0FFFFh

SA2   0     1    0    X                    X                 X     64/32            20000h - 2FFFFh 10000h - 17FFFh

SA3   0     1    1    X                    X                 X     64/32            30000h - 3FFFFh 18000h - 1FFFFh

SA4   1     0    0    X                    X                 X     64/32            40000h - 4FFFFh 20000h - 27FFFh

SA5   1     0    1    X                    X                 X     64/32            50000h - 5FFFFh 28000h - 2FFFFh

SA6   1     1    0    X                    X                 X     64/32            60000h - 6FFFFh 30000h - 37FFFh

SA7   1     1    1    0                    X                 X     32/16            70000h - 77FFFh 38000h - 3BFFFh

SA8   1     1    1    1                    0                 0     8/4              78000h - 79FFFh 3C000h - 3CFFFh

SA9   1     1    1    1                    0                 1     8/4              7A000h - 7BFFFh 3D000h - 3DFFFh

SA10  1     1    1    1                    1                 X     16/8             7C000h - 7FFFFh 3E000h - 3FFFFh

                 Table 3. A29400 Bottom Boot Block Sector Address Table

Sector A17 A16 A15 A14 A13 A12                                     Sector Size      Address Range
                                                                     (Kbytes)
                                                                                    (x8)  (x16)
                                                                        16/8
                                                                         8/4        Address Range Address Range
                                                                         8/4
SA0   0     0    0    0                    0                 X         32/16        00000h - 03FFFh 00000h - 01FFFh
                                                                       64/32
SA1   0     0    0    0                    1                 0         64/32        04000h - 05FFFh 02000h - 02FFFh
                                                                       64/32
SA2   0     0    0    0                    1                 1         64/32        06000h - 07FFFh 03000h - 03FFFh
                                                                       64/32
SA3   0     0    0    1                    X                 X         64/32        08000h - 0FFFFh 04000h - 07FFFh
                                                                       64/32        10000h - 1FFFFh 08000h - 0FFFFh
SA4   0     0    1    X                    X                 X

SA5   0     1    0    X                    X                 X                      20000h - 2FFFFh 10000h - 17FFFh

SA6   0     1    1    X                    X                 X                      30000h - 3FFFFh 18000h - 1FFFFh

SA7   1     0    0    X                    X                 X                      40000h - 4FFFFh 20000h - 27FFFh

SA8   1     0    1    X                    X                 X                      50000h - 5FFFFh 28000h - 2FFFFh

SA9   1     1    0    X                    X                 X                      60000h - 6FFFFh 30000h - 37FFFh

SA10  1     1    1    X                    X                 X                      70000h - 7FFFFh 38000h - 3FFFFh

Autoselect Mode                                                    Codes (High Voltage Method) table. In addition, when
                                                                   verifying sector protection, the sector address must appear
The autoselect mode provides manufacturer and device               on the appropriate highest order address bits. Refer to the
identification, and sector protection verification, through        corresponding Sector Address Tables. The Command
identifier codes output on I/O7 - I/O0. This mode is               Definitions table shows the remaining address bits that are
primarily intended for programming equipment to                    don't care. When all necessary bits have been set as
automatically match a device to be programmed with its             required, the programming equipment may then read the
corresponding programming algorithm. However, the                  corresponding identifier code on I/O7 - I/O0.To access the
autoselect codes can also be accessed in-system through            autoselect codes in-system, the host system can issue the
the command register.                                              autoselect command via the command register, as shown
When using programming equipment, the autoselect mode              in the Command Definitions table. This method does not
requires VID (11.5V to 12.5 V) on address pinA9. Address           require VID. See "Command Definitions" for details on
pins A6, A1, and A0 must be as shown in Autoselect                 using the autoselect mode.

PRELIMINARY (February, 2001, Version 0.1)                       6                   AMIC Technology, Inc.
                                                                                        A29400 Series

                                Table 4. A29400 Autoselect Codes (High Voltage Method)

Description            Mode A17 A11 A9 A8 A6 A5 A1 A0 I/O8                                     I/O7

                                to  to          to                    to                to     to

                                A12 A10         A7                    A2                I/O15  I/O0

Manufacturer ID: AMIC           X   X      VID  X   L                 X   L  L          X      37h

Device ID: A29400      Word     X   X      VID  X   L                 X   L  H          B3h    B0h

(Top Boot Block)       Byte                                                             X      B0h

Device ID: A29400      Word     X   X      VID  X   L                 X   L  H          B3h    31h

(Bottom Boot Block)    Byte                                                             X      31h

Continuation ID                 X   X      VID  X   L                 X   H  H          X      7Fh

                                                                                        X          01h
                                                                                               (protected)
Sector Protection Verification  SA  X      VID  X   L                 X   H  L

                                                                                        X            00h
                                                                                               (unprotected)

L=Logic Low= VIL, H=Logic High=VIH, SA=Sector Address, X=Don't Care.

PRELIMINARY (February, 2001, Version 0.1)       7                            AMIC Technology, Inc.
                                                                   A29400 Series

Sector Protection/Unprotection                                     Temporary Sector Unprotect
                                                                   This feature allows temporary unprotection of previous
The hardware sector protection feature disables both               protected sectors to change data in-system. The Sector
program and erase operations in any sector. The hardware           Unprotect mode is activated by setting the RESET pin to
sector unprotection feature re-enables both program and            VID. During this mode, formerly protected sectors can be
erase operations in previously protected sectors.                  programmed or erased by selecting the sector addresses.
Sector protection/unprotection must be implemented using           Once VID is removed from the RESET pin, all the previously
programming equipment. The procedure requires a high               protected sectors are protected again. Figure 1 shows the
voltage (VID) on address pin A9 and the control pins.              algorithm, and the Temporary Sector Unprotect diagram
The device is shipped with all sectors unprotected.                shows the timing waveforms, for this feature.
It is possible to determine whether a sector is protected or
unprotected. See "Autoselect Mode" for details.                                                       START

Hardware Data Protection                                                                          RESET = VID
                                                                                                     (Note 1)
The requirement of command unlocking sequence for
programming or erasing provides data protection against                                        Perform Erase or
inadvertent writes (refer to the Command Definitions table).                                 Program Operations
In addition, the following hardware data protection measures
prevent accidental erasure or programming, which might                                            RESET = VIH
otherwise be caused by spurious system level signals during
VCC power-up transitions, or from system noise. The device                                     Temporary Sector
is powered up to read array data to avoid accidentally writing                                      Unprotect
data to the array.
                                                                                              Completed (Note 2)
Write Pulse "Glitch" Protection
                                                                            Notes:
Noise pulses of less than 5ns (typical) on OE , CE or WE                    1. All protected sectors unprotected.
do not initiate a write cycle.                                              2. All previously protected sectors are protected once again.

Logical Inhibit                                                              Figure 1. Temporary Sector Unprotect Operation
Write cycles are inhibited by holding any one of OE =VIL,
CE = VIH or WE = VIH. To initiate a write cycle, CE and
WE must be a logical zero while OE is a logical one.

Power-Up Write Inhibit

If WE = CE = VIL and OE = VIH during power up, the
device does not accept commands on the rising edge of
WE . The internal state machine is automatically reset to
reading array data on the initial power-up.

PRELIMINARY (February, 2001, Version 0.1)                       8  AMIC Technology, Inc.
                                                                     A29400 Series

Command Definitions                                                  Autoselect Command Sequence

Writing specific address and data commands or sequences              The autoselect command sequence allows the host system
into the command register initiates device operations. The           to access the manufacturer and devices codes, and
Command Definitions table defines the valid register                 determine whether or not a sector is protected. The
command sequences. Writing incorrect address and data                Command Definitions table shows the address and data
values or writing them in the improper sequence resets the           requirements. This method is an alternative to that shown in
device to reading array data.                                        the Autoselect Codes (High Voltage Method) table, which is
                                                                     intended for PROM programmers and requires VID on
All addresses are latched on the falling edge of WE or CE ,          address bit A9.
whichever happens later. All data is latched on the rising           The autoselect command sequence is initiated by writing two
                                                                     unlock cycles, followed by the autoselect command. The
edge of WE or CE , whichever happens first. Refer to the             device then enters the autoselect mode, and the system may
appropriate timing diagrams in the "AC Characteristics"              read at any address any number of times, without initiating
section.                                                             another command sequence.
                                                                     A read cycle at address XX00h retrieves the manufacturer
Reading Array Data                                                   code and another read cycle at XX11h retrieves the
                                                                     continuation code. A read cycle at address XX01h returns
The device is automatically set to reading array data after          the device code. A read cycle containing a sector address
device power-up. No commands are required to retrieve                (SA) and the address 02h in returns 01h if that sector is
data. The device is also ready to read array data after              protected, or 00h if it is unprotected. Refer to the Sector
completing an Embedded Program or Embedded Erase                     Address tables for valid sector addresses.
algorithm. After the device accepts an Erase Suspend                 The system must write the reset command to exit the
command, the device enters the Erase Suspend mode. The               autoselect mode and return to reading array data.
system can read array data using the standard read timings,
except that if it reads at an address within erase-suspended         Word/Byte Program Command Sequence
sectors, the device outputs status data. After completing a
programming operation in the Erase Suspend mode, the                 The system may program the device by word or byte,
system may once again read array data with the same
exception. See "Erase Suspend/Erase Resume Commands"                 depending on the state of the BYTE pin. Programming is a
for more information on this mode.                                   four-bus-cycle operation. The program command sequence
The system must issue the reset command to re-enable the             is initiated by writing two unlock write cycles, followed by the
device for reading array data if I/O5 goes high, or while in the     program set-up command. The program address and data
autoselect mode. See the "Reset Command" section, next.              are written next, which in turn initiate the Embedded
See also "Requirements for Reading Array Data" in the                Program algorithm. The system is not required to provide
"Device Bus Operations" section for more information. The            further controls or timings. The device automatically
Read Operations table provides the read parameters, and              provides internally generated program pulses and verify the
Read Operation Timings diagram shows the timing diagram.             programmed cell margin. Table 5 shows the address and
                                                                     data requirements for the byte program command sequence.
Reset Command                                                        When the Embedded Program algorithm is complete, the
                                                                     device then returns to reading array data and addresses are
Writing the reset command to the device resets the device to         longer latched. The system can determine the status of the
reading array data. Address bits are don't care for this
command. The reset command may be written between the                program operation by using I/O7, I/O6, or RY/ BY . See
sequence cycles in an erase command sequence before                  "White Operation Status" for information on these status
erasing begins. This resets the device to reading array data.        bits.
Once erasure begins, however, the device ignores reset               Any commands written to the device during the Embedded
commands until the operation is complete.                            Program Algorithm are ignored. Not that a hardware reset
The reset command may be written between the sequence                immediately terminates the programming operation. The
cycles in a program command sequence before                          Byte Program command sequence should be reinitiated
programming begins. This resets the device to reading array          once the device has reset to reading array data, to ensure
data (also applies to programming in Erase Suspend mode).            data integrity.
Once programming begins, however, the device ignores                 Programming is allowed in any sequence and across sector
reset commands until the operation is complete.                      boundaries. A bit cannot be programmed from a "0" back to
The reset command may be written between the sequence                a "1". Attempting to do so may halt the operation and set
cycles in an autoselect command sequence. Once in the
autoselect mode, the reset command must be written to                I/O5 to "1", or cause the Data Polling algorithm to indicate
return to reading array data (also applies to autoselect             the operation was successful. However, a succeeding read
during Erase Suspend).                                               will show that the data is still "0". Only erase operations can
If I/O5 goes high during a program or erase operation,               convert a "0" to a "1".
writing the reset command returns the device to reading
array data (also applies during Erase Suspend).

PRELIMINARY (February, 2001, Version 0.1)                         9  AMIC Technology, Inc.
                                                                  A29400 Series

                        START                                     Any commands written to the chip during the Embedded
                                                                  Erase algorithm are ignored. The system can determine the
                        Write Program                             status of the erase operation by using I/O7, I/O6, or I/O2. See
                          Command                                 "Write Operation Status" for information on these status bits.
                          Sequence                                When the Embedded Erase algorithm is complete, the
                                                                  device returns to reading array data and addresses are no
           Embedded        Data Poll                              longer latched.
              Program    from System                              Figure 3 illustrates the algorithm for the erase operation. See
                                                                  the Erase/Program Operations tables in "AC Characteristics"
          algorithm in   Verify Data ?                            for parameters, and to the Chip/Sector Erase Operation
             progress                               No            Timings for timing waveforms.

Increment Address                    Yes                          Sector Erase Command Sequence

                        Last Address ?                            Sector erase is a six-bus-cycle operation. The sector erase
                                                                  command sequence is initiated by writing two unlock cycles,
                                     Yes                          followed by a set-up command. Two additional unlock write
                        Programming                               cycles are then followed by the address of the sector to be
                                                                  erased, and the sector erase command. The Command
                          Completed                               Definitions table shows the address and data requirements
                                                                  for the sector erase command sequence.
Note : See the appropriate Command Definitions table for          The device does not require the system to preprogram the
        program command sequence.                                 memory prior to erase. The Embedded Erase algorithm
                                                                  automatically programs and verifies the sector for an all zero
                 Figure 2. Program Operation                      data pattern prior to electrical erase. The system is not
                                                                  required to provide any controls or timings during these
Chip Erase Command Sequence                                       operations.
                                                                  After the command sequence is written, a sector erase time-
Chip erase is a six-bus-cycle operation. The chip erase           out of 50s begins. During the time-out period, additional
command sequence is initiated by writing two unlock cycles,       sector addresses and sector erase commands may be
followed by a set-up command. Two additional unlock write         written. Loading the sector erase buffer may be done in any
cycles are then followed by the chip erase command, which         sequence, and the number of sectors may be from one
in turn invokes the Embedded Erase algorithm. The device          sector to all sectors. The time between these additional
does not require the system to preprogram prior to erase.         cycles must be less than 50s, otherwise the last address
The Embedded Erase algorithm automatically preprograms            and command might not be accepted, and erasure may
and verifies the entire memory for an all zero data pattern       begin. It is recommended that processor interrupts be
prior to electrical erase. The system is not required to          disabled during this time to ensure all commands are
provide any controls or timings during these operations. The      accepted. The interrupts can be re-enabled after the last
Command Definitions table shows the address and data              Sector Erase command is written. If the time between
requirements for the chip erase command sequence.                 additional sector erase commands can be assumed to be
                                                                  less than 50s, the system need not monitor I/O3. Any
                                                                  command other than Sector Erase or Erase Suspend during
                                                                  the time-out period resets the device to reading array data.
                                                                  The system must rewrite the command sequence and any
                                                                  additional sector addresses and commands.
                                                                  The system can monitor I/O3 to determine if the sector erase
                                                                  timer has timed out. (See the " I/O3: Sector Erase Timer"
                                                                  section.) The time-out begins from the rising edge of the

                                                                  final WE pulse in the command sequence.
                                                                  Once the sector erase operation has begun, only the Erase
                                                                  Suspend command is valid. All other commands are
                                                                  ignored.
                                                                  When the Embedded Erase algorithm is complete, the
                                                                  device returns to reading array data and addresses are no
                                                                  longer latched. The system can determine the status of the
                                                                  erase operation by using I/O7, I/O6, or I/O2. Refer to "Write
                                                                  Operation Status" for information on these status bits.

PRELIMINARY (February, 2001, Version 0.1)                     10  AMIC Technology, Inc.
                                                                    A29400 Series

Figure 3 illustrates the algorithm for the erase operation.         The system must write the Erase Resume command
Refer to the Erase/Program Operations tables in the "AC             (address bits are "don't care") to exit the erase suspend
Characteristics" section for parameters, and to the Sector          mode and continue the sector erase operation. Further
Erase Operations Timing diagram for timing waveforms.               writes of the Resume command are ignored. Another Erase
                                                                    Suspend command can be written after the device has
Erase Suspend/Erase Resume Commands                                 resumed erasing.

The Erase Suspend command allows the system to interrupt                                                             START
a sector erase operation and then read data from, or
program data to, any sector not selected for erasure. This          Write Erase
command is valid only during the sector erase operation,            Command
including the 50s time-out period during the sector erase           Sequence
command sequence. The Erase Suspend command is
ignored if written during the chip erase operation or                             Data Poll  Embedded
Embedded Program algorithm. Writing the Erase Suspend                          from System   Erase
command during the Sector Erase time-out immediately                                         algorithm in
terminates the time-out period and suspends the erase               No                       progress
operation. Addresses are "don't cares" when writing the                        Data = FFh ?
Erase Suspend command.
When the Erase Suspend command is written during a                                                                         Yes
sector erase operation, the device requires a maximum of
20s to suspend the erase operation. However, when the                                                     Erasure Completed
Erase Suspend command is written during the sector erase
time-out, the device immediately terminates the time-out            Note :
period and suspends the erase operation.                            1. See the appropriate Command Definitions table for erase
After the erase operation has been suspended, the system
can read array data from or program data to any sector not             command sequences.
selected for erasure. (The device "erase suspends" all              2. See "I/O3 : Sector Erase Timer" for more information.
sectors selected for erasure.) Normal read and write timings
and command definitions apply. Reading at any address                                           Figure 3. Erase Operation
within erase-suspended sectors produces status data on I/O7
- I/O0. The system can use I/O7, or I/O6 and I/O2 together, to
determine if a sector is actively erasing or is erase-
suspended. See "Write Operation Status" for information on
these status bits.
After an erase-suspended program operation is complete,
the system can once again read array data within non-
suspended sectors. The system can determine the status of
the program operation using the I/O7 or I/O6 status bits, just
as in the standard program operation. See "Write Operation
Status" for more information.
The system may also write the autoselect command
sequence when the device is in the Erase Suspend mode.
The device allows reading autoselect codes even at
addresses within erasing sectors, since the codes are not
stored in the memory array. When the device exits the
autoselect mode, the device reverts to the Erase Suspend
mode, and is ready for another valid operation. See
"Autoselect Command Sequence" for more information.

PRELIMINARY (February, 2001, Version 0.1)                       11  AMIC Technology, Inc.
                                                                                                                                              A29400 Series

                                                                                         Table 5. A29400 Command Definitions

               Command   Autoselect (Note 8)                                                                       Bus Cycles (Notes 2 - 5)
               Sequence                                               Cycles
                 (Note 1)                                                                First        Second       Third         Fourth       Fifth        Sixth
Read (Note 6)
Reset (Note 7)                                                                           Addr Data Addr Data       Addr Data Addr Data Addr Data Addr Data

      Manufacturer ID                                                                 1  RA RD

      Device ID,                                                                      1  XXX F0
      Top Boot Block
                                                                            Word         555          2AA          555           X00 37
      Device ID,                                                            Byte 4       AAA AA                55           90
      Bottom Boot Block                                                                  555                                     X01 B3B0
                                                                            Word                      555          AAA            X02 B0
                                                                            Byte 4               AA   2AA          555            X01 B331
                                                                                         AAA
                                                                            Word                               55           90
                                                                            Byte 4                    555          AAA
                                                                                                                   555 90
                                                                                         555 AA 2AA 55

                                                                                         AAA          555          AAA           X02 31

                         Continuation ID                                    Word 4       555 AA       2AA 55       555 90 X03 7F
                                                                            Byte         AAA          555
                                                                                                                   AAA           X06

                                                                            Word         555          2AA           555          (SA) XX00
                                                                                                                             90  X02 XX01
                         Sector Protect Verify                                    4               AA           55
                         (Note 9)                                                        AAA          555          AAA           (SA) 00
                                                                                                                                 X04 01
                                                                            Byte

Program                                                                     Word         555          2AA          555
                                                                            Byte 4       AAA AA       555 55                A0 PA PD
Chip Erase                                                                               555          2AA
                                                                            Word                                   AAA
Sector Erase                                                                Byte 6                AA           55
Erase Suspend (Note 9)                                                                   AAA          555          555           555          2AA          555
Erase Resume (Note 10)                                                      Word         555          2AA                   80            AA           55           10
                                                                            Byte 6       AAA AA       555 55
                                                                                         XXX B0                    AAA           AAA          555          AAA
                                                                                      1  XXX 30                                                            SA 30
                                                                                                                   555  80       555  AA      2AA  55
                                                                                      1
                                                                                                                   AAA           AAA          555

Legend:
X = Don't care
RA = Address of the memory location to be read.
RD = Data read from location RA during read operation.

PA = Address of the memory location to be programmed. Addresses latch on the falling edge of the WE or CE pulse,
        whichever happens later.

PD = Data to be programmed at location PA. Data latches on the rising edge of WE or CE pulse, whichever happens first.
SA = Address of the sector to be verified (in autoselect mode) or erased. Address bits A17 - A12 select a unique sector.

Note:
1. See Table 1 for description of bus operations.
2. All values are in hexadecimal.
3. Except when reading array or autoselect data, all bus cycles are write operation.
4. Address bits A17 - A11 are don't cares for unlock and command cycles, unless SA or PA required.
5. No unlock or command cycles required when reading array data.
6. The Reset command is required to return to reading array data when device is in the autoselect mode, or if I/O5 goes high

     (while the device is providing status data).
7. The fourth cycle of the autoselect command sequence is a read cycle.
8. The data is 00h for an unprotected sector and 01h for a protected sector. See "Autoselect Command Sequence" for more information.
9. The system may read and program in non-erasing sectors, or enter the autoselect mode, when in the Erase Suspend mode.
10. The Erase Resume command is valid only during the Erase Suspend mode.
11. The time between each command cycle has to be less than 50s.

PRELIMINARY (February, 2001, Version 0.1)                                                                  12                         AMIC Technology, Inc.
Write Operation Status                                                                       A29400 Series

Several bits, I/O2, I/O3, I/O5, I/O6, I/O7, RY/ BY are                                     START
provided in the A29400 to determine the status of a write
operation. Table 6 and the following subsections describe                             Read I/O7-I/O0
                                                                                       Address = VA
the functions of these status bits. I/O7, I/O6 and RY/ BY
each offer a method for determining whether a program or                                                               Yes
erase operation is complete or in progress. These three                                I/O7 = Data ?
bits are discussed first.
                                                                                                    No
I/O7: Data Polling                                                    No

The Data Polling bit, I/O7, indicates to the host system                                  I/O5 = 1?
whether an Embedded Algorithm is in progress or
completed, or whether the device is in Erase Suspend.                                              Yes
                                                                                     Read I/O7 - I/O0
Data Polling is valid after the rising edge of the final WE                            Address = VA
pulse in the program or erase command sequence.
During the Embedded Program algorithm, the device                                                   Yes
outputs on I/O7 the complement of the datum programmed                I/O7 = Data ?
to I/O7. This I/O7 status also applies to programming
during Erase Suspend. When the Embedded Program                              No                          PASS
algorithm is complete, the device outputs the datum                   FAIL
programmed to I/O7. The system must provide the
program address to read valid status information on I/O7.             Note :
                                                                      1. VA = Valid address for programming. During a sector
If a program address falls within a protected sector, Data
Polling on I/O7 is active for approximately 2s, then the                erase operation, a valid address is an address within any
device returns to reading array data.                                    sector selected for erasure. During chip erase, a valid
                                                                         address is any non-protected sector address.
During the Embedded Erase algorithm, Data Polling                     2. I/O7 should be rechecked even if I/O 5 = "1" because
produces a "0" on I/O7. When the Embedded Erase                          I/O7 may change simultaneously with I/O 5.
algorithm is complete, or if the device enters the Erase
                                                                                      Figure 4. Data Polling Algorithm
Suspend mode, Data Polling produces a "1" on I/O7.This
is analogous to the complement/true datum output
described for the Embedded Program algorithm: the erase
function changes all the bits in a sector to "1"; prior to this,
the device outputs the "complement," or "0." The system
must provide an address within any of the sectors selected
for erasure to read valid status information on I/O7.
After an erase command sequence is written, if all sectors

selected for erasing are protected, Data Polling on I/O7 is
active for approximately 100s, then the device returns to
reading array data. If not all selected sectors are
protected, the Embedded Erase algorithm erases the
unprotected sectors, and ignores the selected sectors that
are protected.
When the system detects I/O7 has changed from the
complement to true data, it can read valid data at I/O7 -
I/O0 on the following read cycles. This is because I/O7 may
change asynchronously with I/O0 - I/O6 while Output

Enable ( OE ) is asserted low. The Data Polling Timings
(During Embedded Algorithms) figure in the "AC
Characteristics" section illustrates this. Table 6 shows the

outputs for Data Polling on I/O7. Figure 4 shows the

Data Polling algorithm.

PRELIMINARY (February, 2001, Version 0.1)                         13  AMIC Technology, Inc.
                                                                    A29400 Series

RY/BY : Read/Busy                                                   in graphical form. See also the subsection on " I/O2:
                                                                    Toggle Bit II".
The RY/ BY is a dedicated, open-drain output pin that
indicates whether an Embedded algorithm is in progress              I/O2: Toggle Bit II

or complete. The RY/ BY status is valid after the rising            The "Toggle Bit II" on I/O2, when used with I/O6, indicates
                                                                    whether a particular sector is actively erasing (that is, the
edge of the final WE pulse in the command sequence.                 Embedded Erase algorithm is in progress), or whether that
                                                                    sector is erase-suspended. Toggle Bit II is valid after the
Since RY/ BY is an open-drain output, several RY/ BY
pins can be tied together in parallel with a pull-up resistor       rising edge of the final WE pulse in the command
to VCC.                                                             sequence.
If the output is low (Busy), the device is actively erasing or      I/O2 toggles when the system reads at addresses within
programming. (This includes programming in the Erase                those sectors that have been selected for erasure. (The
Suspend mode.) If the output is high (Ready), the device is
ready to read array data (including during the Erase                system may use either OE or CE to control the read
Suspend mode), or is in the standby mode.                           cycles.) But I/O2 cannot distinguish whether the sector is
                                                                    actively erasing or is erase-suspended. I/O6, by
Table 6 shows the outputs for RY/ BY . Refer to " RESET             comparison, indicates whether the device is actively
Timings", "Timing Waveforms for Program Operation" and              erasing, or is in Erase Suspend, but cannot distinguish
"Timing Waveforms for Chip/Sector Erase Operation" for              which sectors are selected for erasure. Thus, both status
more information.                                                   bits are required for sector and mode information. Refer to
                                                                    Table 6 to compare outputs for I/O2 and I/O6.
I/O6: Toggle Bit I                                                  Figure 5 shows the toggle bit algorithm in flowchart form,
                                                                    and the section " I/O2: Toggle Bit II" explains the algorithm.
Toggle Bit I on I/O6 indicates whether an Embedded                  See also the " I/O6: Toggle Bit I" subsection. Refer to the
Program or Erase algorithm is in progress or complete, or           Toggle Bit Timings figure for the toggle bit timing diagram.
whether the device has entered the Erase Suspend mode.              The I/O2 vs. I/O6 figure shows the differences between I/O2
Toggle Bit I may be read at any address, and is valid after         and I/O6 in graphical form.

the rising edge of the final WE pulse in the command                Reading Toggle Bits I/O6, I/O2
sequence (prior to the program or erase operation), and
during the sector erase time-out.                                   Refer to Figure 5 for the following discussion. Whenever
During an Embedded Program or Erase algorithm                       the system initially begins reading toggle bit status, it must
operation, successive read cycles to any address cause              read I/O7 - I/O0 at least twice in a row to determine
                                                                    whether a toggle bit is toggling. Typically, a system would
I/O6 to toggle. (The system may use either OE or CE to              note and store the value of the toggle bit after the first
control the read cycles.) When the operation is complete,           read. After the second read, the system would compare
I/O6 stops toggling.                                                the new value of the toggle bit with the first. If the toggle
After an erase command sequence is written, if all sectors          bit is not toggling, the device has completed the program
selected for erasing are protected, I/O6 toggles for                or erase operation. The system can read array data on
approximately 100s, then returns to reading array data. If         I/O7 - I/O0 on the following read cycle.
not all selected sectors are protected, the Embedded                However, if after the initial two read cycles, the system
Erase algorithm erases the unprotected sectors, and                 determines that the toggle bit is still toggling, the system
ignores the selected sectors that are protected.                    also should note whether the value of I/O5 is high (see the
The system can use I/O6 and I/O2 together to determine              section on I/O5). If it is, the system should then determine
whether a sector is actively erasing or is erase-suspended.         again whether the toggle bit is toggling, since the toggle bit
When the device is actively erasing (that is, the Embedded          may have stopped toggling just as I/O5 went high. If the
Erase algorithm is in progress), I/O6 toggles. When the             toggle bit is no longer toggling, the device has successfully
device enters the Erase Suspend mode, I/O6 stops                    completed the program or erase operation. If it is still
toggling. However, the system must also use I/O2 to                 toggling, the device did not complete the operation
determine which sectors are erasing or erase-suspended.             successfully, and the system must write the reset
Alternatively, the system can use I/O7 (see the subsection          command to return to reading array data.
                                                                    The remaining scenario is that the system initially
on " I/O7 : Data Polling").                                         determines that the toggle bit is toggling and I/O5 has not
If a program address falls within a protected sector, I/O6          gone high. The system may continue to monitor the toggle
toggles for approximately 2s after the program command             bit and I/O5 through successive read cycles, determining
sequence is written, then returns to reading array data.            the status as described in the previous paragraph.
I/O6 also toggles during the erase-suspend-program                  Alternatively, it may choose to perform other system tasks.
mode, and stops toggling once the Embedded Program                  In this case, the system must start at the beginning of the
algorithm is complete.                                              algorithm when it returns to determine the status of the
The Write Operation Status table shows the outputs for              operation (top of Figure 5).
Toggle Bit I on I/O6. Refer to Figure 5 for the toggle bit
algorithm, and to the Toggle Bit Timings figure in the "AC
Characteristics" section for the timing diagram. The I/O2
vs. I/O6 figure shows the differences between I/O2 and I/O6

PRELIMINARY (February, 2001, Version 0.1)                       14  AMIC Technology, Inc.
I/O5: Exceeded Timing Limits                                               A29400 Series

I/O5 indicates whether the program or erase time has                  START
exceeded a specified internal pulse count limit. Under            Read I/O7-I/O0
these conditions I/O5 produces a "1." This is a failure
condition that indicates the program or erase cycle was           Read I/O7-I/O0 (Note 1)
not successfully completed.
The I/O5 failure condition may appear if the system tries to      Toggle Bit                       No
program a "1 "to a location that is previously programmed
to "0." Only an erase operation can change a "0" back to a        = Toggle ?
"1." Under this condition, the device halts the operation,
and when the operation has exceeded the timing limits,                                        Yes
I/O5 produces a "1."                                              No
Under both these conditions, the system must issue the
reset command to return the device to reading array data.                           I/O5 = 1?

I/O3: Sector Erase Timer                                          Yes

After writing a sector erase command sequence, the                Read I/O7 - I/O0                 (Notes 1,2)
system may read I/O3 to determine whether or not an
erase operation has begun. (The sector erase timer does           Twice
not apply to the chip erase command.) If additional
sectors are selected for erasure, the entire time-out also        Toggle Bit                       No
applies after each additional sector erase command.
When the time-out is complete, I/O3 switches from "0" to          = Toggle ?
"1." The system may ignore I/O3 if the system can
guarantee that the time between additional sector erase                          Yes                  Program/Erase
commands will always be less than 50s. See also the                                               Operation Complete
"Sector Erase Command Sequence" section.                           Program/Erase
After the sector erase command sequence is written, the             Operation Not
                                                                  Commplete, Write
system should read the status on I/O7 ( Data Polling) or          Reset Command
I/O6 (Toggle Bit 1) to ensure the device has accepted the
command sequence, and then read I/O3. If I/O3 is "1", the
internally controlled erase cycle has begun; all further
commands (other than Erase Suspend) are ignored until
the erase operation is complete. If I/O3 is "0", the device
will accept additional sector erase commands. To ensure
the command has been accepted, the system software
should check the status of I/O3 prior to and following each
subsequent sector erase command. If I/O3 is high on the
second status check, the last command might not have
been accepted. Table 6 shows the outputs for I/O3.

                                                                  Notes :
                                                                  1. Read toggle bit twice to determine whether or not it is

                                                                     toggling. See text.
                                                                  2. Recheck toggle bit because it may stop toggling as I/O5

                                                                     changes to "1". See text.

                                                                               Figure 5. Toggle Bit Algorithm

PRELIMINARY (February, 2001, Version 0.1)                     15  AMIC Technology, Inc.
                                                                                  A29400 Series

                                           Table 6. Write Operation Status

              Operation                       I/O7      I/O6       I/O5     I/O3     I/O2    RY/ BY
                                           (Note 1)             (Note 2)          (Note 1)
Standard      Embedded Program Algorithm              Toggle                N/A   No toggle      0
Mode                                         I/O7     Toggle        0         1    Toggle        0
              Embedded Erase Algorithm         0     No toggle      0              Toggle        1
Erase         Reading within Erase             1                    0       N/A
Suspend       Suspended Sector                                              Data
Mode          Reading within Non-Erase       Data        Data   Data              Data       1
              Suspend Sector

              Erase-Suspend-Program        I/O7      Toggle     0           N/A   N/A        0

Notes:

1. I/O7 and I/O2 require a valid address when reading status information. Refer to the appropriate subsection for further
   details.

2. I/O5 switches to "1" when an Embedded Program or Embedded Erase operation has exceeded the maximum timing
   limits. See "I/O5: Exceeded Timing Limits" for more information.

Maximum Negative Input Overshoot

                                     20ns                20ns

+0.8V
-0.5V

              -2.0V

                                           20ns

Maximum Positive Input Overshoot

                                           20ns

              VCC+2.0V

VCC+0.5V
        2.0V

                                     20ns                20ns

PRELIMINARY (February, 2001, Version 0.1)            16                     AMIC Technology, Inc.
                                                                                     A29400 Series

DC Characteristics
TTL/NMOS Compatible

Parameter        Parameter Description       Test Description                  Min.        Typ. Max. Unit
Symbol                                                                                               1.0 A
                                                                               -0.5                   100 A
ILI        Input Load Current                VIN = VSS to VCC. VCC = VCC Max    2.0
                                                                               10.5                   1.0 A
ILIT                                                           VCC = VCC Max,   2.4         20 30 mA
           A9, OE &RESET Input Load Current
                                             A9, OE & RESET=12.5V                           30 40 mA

ILO        Output Leakage Current            VOUT = VSS to VCC. VCC = VCC Max              0.4 1.0 mA
                                                                                                      0.8 V
ICC1       VCC Active Read Current           CE = VIL, OE = VIH
                                                                                                  VCC+0.5 V
           (Notes 1, 2)                                                                               12.5 V

ICC2       VCC Active Write (Program/Erase)  CE = VIL, OE =VIH                                        0.45 V
           Current (Notes 2, 3, 4)                                                                                V

ICC3       VCC Standby Current (Note 2)      CE = VIH, RESET= VCC 0.5V

VIL        Input Low Level

VIH        Input High Level

VID        Voltage for Autoselect and        VCC = 5.25 V

           Temporary Unprotect Sector

VOL Output Low Voltage                       IOL = 12mA, VCC = VCC Min

VOH Output High Voltage                      IOH = -2.5 mA, VCC = VCC Min

CMOS Compatible

Parameter  Parameter Description             Test Description                  Min. Typ. Max. Unit
Symbol

ILI        Input Load Current                VIN = VSS to VCC, VCC = VCC Max                  1.0 A

ILIT                                                           VCC = VCC Max,                 50 A
           A9, OE & RESET Input Load Current
                                             A9, OE & RESET= 12.5V

ILO        Output Leakage Current            VOUT = VSS to VCC, VCC = VCC Max                 1.0 A

ICC1       VCC Active Read Current           CE = VIL, OE = VIH                            20 30 mA

           (Notes 1,2)

ICC2       VCC Active Program/Erase Current  CE = VIL, OE = VIH                            30 40 mA
           (Notes 2,3,4)

ICC3       VCC Standby Current (Notes 2, 5)  CE = RESET = VCC 0.5 V                      1  5                     A

VIL        Input Low Level                                                     -0.5           0.8                   V

VIH        Input High Level                                                    0.7 x VCC      VCC+0.3 V

VID        Voltage for Autoselect and        VCC = 5.25 V                      10.5           12.5 V

           Temporary Sector Unprotect

VOL Output Low Voltage                       IOL = 12.0 mA, VCC = VCC Min                     0.45 V

VOH1       Output High Voltage               IOH = -2.5 mA, VCC = VCC Min      0.85 x VCC                           V

VOH2                                         IOH = -100 A. VCC = VCC Min      VCC-0.4                              V

Notes for DC characteristics (both tables):
1. The ICC current listed includes both the DC operation current and the frequency dependent component (at 6 MHz).

   The frequency component typically is less than 2 mA/MHz, with OE at VIH.
2. Maximum ICC specifications are tested with VCC = VCC max.
3. ICC active while Embedded Algorithm (program or erase) is in progress.
4. Not 100% tested.
5. For CMOS mode only, ICC3 = 20A max at extended temperatures (> +85C).

PRELIMINARY (February, 2001, Version 0.1)    17                                AMIC Technology, Inc.
                                                                                                              A29400 Series

AC Characteristics
Read Only Operations

Parameter Symbols                Description                 Test Setup             Speed                             Unit

JEDEC         Std                                                          -55      -70                       -90     ns
tAVAV        tRC Read Cycle Time (Note 2)                                                                            ns
                                                                           Min. 55                        70  90
                                                                                                                      ns
tAVQV         tACC Address to Output Delay                       CE = VIL Max. 55                         70  90      ns
                                                                                                                      ns
                                                                 OE = VIL                                             ns

tELQV         tCE Chip Enable to Output Delay                    OE = VIL Max. 55                         70  90      ns
tGLQV         tOE Output Enable to Output Delay                                                                       ns
                                                                           Max. 30                        30  35      ns

                                           Read                            Min. 0                         0   0

              tOEH  Output Enable Hold     Toggle and

                    Time (Note 2)                                          Min. 10                        10  10

                                           Data Polling

tEHQZ         tDF   Chip Enable to Output High Z                           Max. 18                        20  20
tGHQZ
tAXQX               (Notes 1,2)

              tDF Output Enable to Output High Z                           18                             20  20
                        (Notes 1,2)

              tOH Output Hold Time from Addresses,                         Min. 0                         0   0
                        CE or OE , Whichever Occurs First

Notes:
1. Output driver disable time.
2. Not 100% tested.

Timing Waveforms for Read Only Operation ( RESET =VIH on A29400)

Addresses                                                     tRC
          CE                                         Addresses Stable
          OE                                  tACC
         WE
                                   tOEH                 tOE                                          tDF
     Output                        High-Z         tCE
                                                                                             tOH
                                                                       Output Valid                           High-Z

RESET

              0V
RY/BY

PRELIMINARY (February, 2001, Version 0.1)                    18                     AMIC Technology, Inc.
                                                                                                           A29400 Series

AC Characteristics

Hardware Reset (RESET)

   Parameter                                 Description           Test Setup                              All Speed Options  Unit
JEDEC Std
                      RESET Pin Low (During Embedded                         Max                           20                 s
              tREADY  Algorithms) to Read or Write (See Note)
                      RESET Pin Low (Not During Embedded                     Max                           500                ns
              tREADY  Algorithms) to Read or Write (See Note)                 Min
                      RESET Pulse Width                                       Min                          500                ns
                tRP   RESET High Time Before Read (See Note)                  Min
                tRH   RY/ BY Recovery Time                                                                 50                 ns
                tRB
                                                                                                           0                  ns

Note: Not 100% tested.

RESET Timings

RY/BY                                                         tRH~~ ~~
CE, OE
RESET                           tRP                            ~~
                              tReady
RY/BY                   Reset Timings NOT during Embedded Algorithms
CE, OE                     Reset Timings during Embedded Algorithms
RESET
                                                    tReady
                                                                                                      tRB

                                tRP

PRELIMINARY (February, 2001, Version 0.1)  19                                                              AMIC Technology, Inc.
                                                                                  A29400 Series

Temporary Sector Unprotect

   Parameter                                   Description                 All Speed Options    Unit
JEDEC Std             VID Rise and Fall Time (See Note)
                                                                      Min         500           ns
               tVIDR

tRSP RESET Setup Time for Temporary Sector                            Min         4             s
          Unprotect

Note: Not 100% tested.

Temporary Sector Unprotect Timing Diagram

       12V                                                  ~~

       0 or 5V                                                                         0 or 5V

RESET                 tVIDR                                                tVIDR

                                   Program or Erase Command Sequence

CE

WE                                                          ~~ ~~ ~~

                             tRSP

RY/BY

PRELIMINARY (February, 2001, Version 0.1)                   20             AMIC Technology, Inc.
                                                                                                  A29400 Series

AC Characteristics

Word/Byte Configuration ( BYTE)

Parameter                        Description                                      All Speed Options       Unit

JEDEC         Std                                                            -55             -70     -90

       tELFL/tELFH CE to BYTE Switching Low or High             Max                          5            ns

              tFLQZ       BYTE Switching Low to Output High-Z   Max          15              20      20   ns

              tHQV        BYTE Switching High to Output Active  Min          55              70      90   ns

BYTE Timings for Read Operations
                              CE

                       OE
                     BYTE

        BYTE  I/O0-I/O14           tELFL               Data Output               Data Output
   Switching  I/O15 (A-1)          tELFH               (I/O0-I/O14)                (I/O0-I/O7)
from word to
  byte mode                                         I/O15                    Address Input
                                                   Output
                                              tFLQZ

                    BYTE

        BYTE  I/O0-I/O14                      Data Output                      Data Output
   Switching  I/O15 (A-1)                      (I/O0-I/O7)                     (I/O0-I/O14)
from byte to
word mode                                    Address Input                   I/O15
                                                   tFHQV                     Output

BYTE Timings for Write Operations

                       CE                                       The falling edge of the last WE signal

                      WE
                     BYTE

                                              tSET                           tHOLD(tAH)
                                              (tAS)

Note:
Refer to the Erase/Program Operations table for tAS and tAH specifications.

PRELIMINARY (February, 2001, Version 0.1)            21                                  AMIC Technology, Inc.
                                                                                     A29400 Series

AC Characteristics
Erase and Program Operations

Parameter                               Description                           Speed       Unit

JEDEC   Std     Write Cycle Time (Note 1)                      -55            -70    -90
tAVAV  tWC     Address Setup Time
tAVWL  tAS     Address Hold Time                        Min.  55             70     90   ns
tWLAX  tAH     Data Setup Time
tDVWH  tDS     Data Hold Time                           Min.                 0           ns
tWHDX  tDH     Output Enable Setup Time
        tOES    Read Recover Time Before Write           Min.  45             45     45   ns
                ( OE high to WE low)
                CE Setup Time                            Min.  25             30     45   ns
                CE Hold Time
                Write Pulse Width                        Min.                 0           ns

                                                         Min.                 0           ns

tGHWL   tGHWL                                            Min.                 0           ns

tELWL   tCS                                              Min.                 0           ns

tWHEH   tCH                                              Min.                 0           ns

tWLWH   tWP                                              Min.  30             35     45   ns

                                                         Min.                 20          ns

tWHWL   tWPH Write Pulse Width High                      Max.

                                                                              50          s

tWHWH1  tWHWH1  Byte Programming Operation      Byte     Typ.                 7
                (Note 2)                        Word     Typ.
                                                                                                             s
                                                                              12

tWHWH2  tWHWH2 Sector Erase Operation (Note 2)           Typ.                 1           sec

        tvcs VCC Set Up Time (Note 1)                    Min.                 50          s

        tRB Recovery Time from RY/ BY                    Min                  0           ns

        tBUSY Program/Erase Valid to RY/ BY Delay Min          30             30     35   ns

Notes:
1. Not 100% tested.
2. See the "Erase and Programming Performance" section for more information.

PRELIMINARY (February, 2001, Version 0.1)            22                       AMIC Technology, Inc.
                                                                                                  A29400 Series

Timing Waveforms for Program Operation

                 Program Command Sequence (last two cycles)            Read Status Data (last two cycles)

                 tWC        tAS                              ~~ ~~ ~~

Addresses        555h                      PA                                  PA                 PA

                                                tAH

  CE             tGHWL tCH                                   ~~
OE
WE                    tWP                                             tWHWH1
Data
                                                             ~~

                 tCS        tWPH

                       tDS                 tDH

                       A0h                      PD           ~~                           Status  DOUT
                                                                                                        tRB
                                                             tBUSY

RY/BY

           tVCS                                              ~~ ~~

VCC

Note :
1. PA = program addrss, PD = program data, Dout is the true data at the program address.
2. Illustration shows device in word mode.

PRELIMINARY (February, 2001, Version 0.1)            23                                   AMIC Technology, Inc.
                                                                                                         A29400 Series

Timing Waveforms for Chip/Sector Erase Operation

                     Erase Command Sequence (last two cycles)                                  Read Status Data

                     tWC                   tAS

Addresses            2AAh                  SA                                ~~ ~~ ~~  VA                VA
          CE
                                       555h for chip erase
                                                                        tAH

                     tGHWL                                                   ~~
                                tCH
OE                            tWP
WE
Data                                                                         ~~

                     tCS                   tWPH                                        tWHWH2
                                  tDS          tDH

                           55h                      30h                      ~~                    In    Complete
                                                                                               Progress

                                                10h for chip erase                                           tRB

                                                                             tBUSY

  RY/BY                                                                      ~~ ~~
               tVCS

VCC

Note :
1. SA = Sector Address (for Sector Erase), VA = Valid Address for reading status data (see "Write Operaion Ststus").
2. Illustratin shows device in word mode.

PRELIMINARY (February, 2001, Version 0.1)           24                                         AMIC Technology, Inc.
Timing Waveforms for Data Polling (During Embedded Algorithms)                A29400 Series

Addresses                      tRC           ~~ ~~ ~~  VA                VA
          CE                  VA                       Complement True
               tCH         tACC              ~~
          OE                tCE
         WE
                                       tOE
         I/O7
                    tOEH                tDF
                                     tOH
                           Complement        ~~

                                                                                     High-Z

                                             ~~                          Valid Data

                                                                                     High-Z

I/O0 - I/O6                Status Data       ~~        Status Data True  Valid Data
    RY/BY
                    tBUSY

                                             ~~

Note : VA = Valid Address. Illustation shows first status cycle after command sequence, last status read cycle, and array data
        read cycle.

PRELIMINARY (February, 2001, Version 0.1)              25                AMIC Technology, Inc.
                                                                                            A29400 Series

Timing Waveforms for Toggle Bit (During Embedded Algorithms)

Addresses                      tRC                   VA           ~~ ~~ ~~  VA              VA
                              VA
          CE               tACC                    Valid Status
               tCH          tCE                    (second read)

          OE                           tOE
         WE
                    tOEH                      tDF                 ~~ ~~
                                            tOH

I/O6 , I/O2                Valid Status                           ~~        Valid Status    Valid Data
                           (first read)                                     (stop togging)
                    tBUSY

RY/BY

                                                                  ~~

Note: VA = Valid Address; not required for I/O6. Illustration shows first two status cycle after command sequence, last
        status read cycle, and array data read cycle.

PRELIMINARY (February, 2001, Version 0.1)          26                           AMIC Technology, Inc.
                                                                                               A29400 Series

Timing Waveforms for I/O2 vs. I/O6

               Enter    Erase             Enter Erase                            Erase
            Embedded   Suspend        Suspend Program                           Resume

              Erasing  ~~       ~~                                ~~        ~~          ~~
WE
                       Erase    Erase Suspend                Erase    Erase Suspend     Erase    Erase
I/O6                                  Read                  Suspend         Read               Complete
                                                            Program

                       ~~       ~~                                ~~        ~~          ~~

I/O2                   ~~       ~~                                ~~        ~~          ~~

                       I/O2 and I/O6 toggle with OE and CE

Note : Both I/O 6 and I/O2 toggle with OE or CE. See the text on I/O 6 and I/O2 in the section "Write Operation Statue" for
        more information.

AC Characteristics
Erase and Program Operations
Alternate CE Controlled Writes

Parameter                             Description                                       Speed                                Unit

JEDEC Std                                                                       -55       -70  -90
                                                                                          70
tAVAV   tWC Write Cycle Time (Note 1)                                 Min.      55         0   90                            ns
                                                                                          45
tAVEL   tAS Address Setup Time                                        Min.                30                                 ns
tELAX   tAH Address Hold Time                                                              0
                                                                      Min.      40         0   45                            ns

tDVEH   tDS Data Setup Time                                           Min.      25         0   45                            ns

tEHDX   tDH Data Hold Time                                            Min.                 0                                 ns
                                                                                           0
        tOES Output Enable Setup Time                                 Min.                35                                 ns
                                                                                          20
tGHEL   tGHEL          Read Recover Time Before Write                 Min.                 7                                 ns
                                                                                          12
                       ( OE High to WE Low)
                                                                                           1
tWLEL   tWS            WE Setup Time                                  Min.                                                   ns

tEHWH   tWH            WE Hold Time                                   Min.                                                   ns

tELEH   tCP CE Pulse Width                                            Min.      30             45                            ns
tEHEL   tCPH CE Pulse Width High
                                                                      Min.      20             20                            ns

tWHWH1  tWHWH1 Programming Operation                        Byte      Typ.                                                   s
                    (Note 2)
                                                            Word      Typ.

tWHWH2 tWHWH2 Sector Erase Operation (Note 2)                         Typ.                                                   sec

Notes:
3. Not 100% tested.
4. See the "Erase and Programming Performance" section for more information.

PRELIMINARY (February, 2001, Version 0.1)                         27                    AMIC Technology, Inc.
                                                                                                      A29400 Series

Timing Waveforms for Alternate CE Controlled Write Operation (RESET =VIH on A29400)

           555 for program           PA for program                          Data Polling
            2AA for erase            SA for sector erase
                                     555 for chip erase

Addresses                                                                    ~~ ~~ ~~       PA

                                tWC       tAS

                                     tWH                  tAH

          WE                                                                 ~~
                         tGHEL

           OE                                tCP                             tWHWH1 or 2
                                                  tCPH
            CE                                                               ~~
                           tWS               tDS
                                                 tDH          tBUSY
          Data
                  tRH           A0 for program                               ~~                 I/O7  DOUT
                                55 for erase
                                                        PD for program
                                                        30 for sector erase  ~~
                                                        10 for chip erase

RESET

RY/BY

                                                                             ~~

          Note :
          1. PA = Program Address, PD = Program Data, SA = Sector Address, I/O7 = Complement of Data Input, DOUT = Array Data.
          2. Figure indicates the last two bus cycles of the command sequence.

Erase and Programming Performance

                     Parameter                          Typ. (Note 1)        Max. (Note 2)      Unit        Comments
Sector Erase Time                                              1.0                   8
Chip Erase Time                                                11                               sec Excludes 00h programming
                                                                                                sec prior to erasure

Byte Programming Time                                     35                 300                s

Word Programming Time                                     12                 500                s Excludes system-level

Chip Programming Time Byte Mode                                                                       overhead (Note 5)

                                                        3.6                  10.8               sec

(Note 3)

                                Word Mode               3.1                  9.3                sec

Notes:
1. Typical program and erase times assume the following conditions: 25C, 5.0V VCC, 10,000 cycles. Additionally,

   programming typically assumes checkerboard pattern.
2. Under worst case conditions of 90C, VCC = 4.5V (4.75V for -55), 100,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most

   bytes program faster than the maximum byte program time listed. If the maximum byte program time given is exceeded,
   only then does the device set I/O5 = 1. See the section on I/O5 for further information.
4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.
5. System-level overhead is the time required to execute the four-bus-cycle command sequence for programming. See
   Table 4 for further information on command definitions.
6. The device has a guaranteed minimum erase and program cycle endurance of 10,000 cycles.

PRELIMINARY (February, 2001, Version 0.1)                              28                             AMIC Technology, Inc.
                                                                                    A29400 Series

Latch-up Characteristics                                                       Min.           Max.
                                                                               -1.0V       VCC+1.0V
                                                 Description                 -100 mA       +100 mA
Input Voltage with respect to VSS on all I/O pins                             -1.0V
VCC Current                                                                                  12.5V
Input voltage with respect to VSS on all pins except I/O pins
(including A9, OE and RESET)
Includes all pins except VCC. Test conditions: VCC = 5.0V, one pin at time.

TSOP and SOP Pin Capacitance

Parameter Symbol  Parameter Description                Test Setup            Typ.     Max.  Unit
                                                           VIN=0
CIN               Input Capacitance                       VOUT=0                 6    7.5         pF
                                                           VIN=0
COUT              Output Capacitance                                         8.5      12          pF
                                               Test Conditions
CIN2              Control Pin Capacitance             150C                  7.5      9            pF
                                                      125C
Notes:
1. Sampled, not 100% tested.
2. Test conditions TA = 25C, f = 1.0MHz

Data Retention

                  Parameter                                                  Min            Unit

                                                                             10             Years

Minimum Pattern Data Retention Time

                                                                             20             Years

PRELIMINARY (February, 2001, Version 0.1)  29                                AMIC Technology, Inc.
                                                                                           A29400 Series

Test Conditions                                             -55                All others                     Unit
Test Specifications
                                                                               1 TTL gate
                                Test Condition
Output Load                                                 30                 100                            pF
Output Load Capacitance, CL(including jig capacitance)
Input Rise and Fall Times                                   5                  20                             ns
Input Pulse Levels
Input timing measurement reference levels                   0.0 - 3.0          0.45 - 2.4                     V
Output timing measurement reference levels
                                                            1.5                0.8, 2.0                       V
Test Setup
                                                            1.5                0.8, 2.0                       V
                              Device
                              Under                         5.0 V
                               Test                                     2.7 K

CL                                         6.2 K                               Diodes = IN3064 or Equivalent

PRELIMINARY (February, 2001, Version 0.1)               30                     AMIC Technology, Inc.
                                                                       A29400 Series

Ordering Information
Top Boot Sector Flash

Part No.  Access Time                   Active Read  Program/Erase  Standby Current    Package
                (ns)                       Current        Current        Typ. (A)
                                                                                     44Pin SOP
                                         Typ. (mA)      Typ. (mA)                    48Pin TSOP
                                              20                                     44Pin SOP
A29400TM-55                                              30         1                48Pin TSOP
                                    55        20                                     44Pin SOP
                                                         30         1                48Pin TSOP
A29400TV-55                                   20
                                                         30         1
A29400TM-70                             Active Read
                                    70     Current

A29400TV-70                              Typ. (mA)
                                              20
A29400TM-90
                                    90        20

A29400TV-90                                   20

Bottom Boot Sector Flash

Part No.  Access Time                                Program/Erase  Standby Current    Package
                (ns)                                      Current        Typ. (A)
                                                                                     44Pin SOP
                                                        Typ. (mA)                    48Pin TSOP
                                                                                     44Pin SOP
A29400UM-55                                              30         1                48Pin TSOP
                                    55                                               44Pin SOP
                                                         30         1                48Pin TSOP
A29400UV-55
                                                         30         1
A29400UM-70
                                    70

A29400UV-70

A29400UM-90
                                    90

A29400UV-90

PRELIMINARY (February, 2001, Version 0.1)            31             AMIC Technology, Inc.
Package Information                                                                                    A29400 Series
SOP 44L Outline Dimensions
                                                                                                          unit: inches/mm

44                                         23

                                                 E       HE             Gauge Plane
                                                                            0.010"
                                                                                                
1                                          b 22
                                                                                                    L

                                                                                        Detail F

               D

                                                                                                       C

                                                 A1 A2   A

         S     D                        e                                                                                          L1
Seating Plane                                                                        See Detail F
                            y

               Symbol       Dimensions in inches                    Dimensions in mm

                   A        Min Nom Max                             Min Nom Max
                  A1
                  A2        -                    -           0.118  -     -          3.00
                   b
                   C        0.004                -           -      0.10  -          -
                   D
                   E        0.103 0.106 0.109                       2.62 2.69 2.77
                   e
                  HE        0.013 0.016 0.020                       0.33 0.40 0.50
                   L
                   L1       0.007 0.008 0.010                       0.18 0.20 0.25
                   S
                   y        -                    1.122 1.130        -     28.50 28.70
                  
                            0.490 0.496 0.500                       12.45 12.60 12.70

                            -                    0.050       -      -     1.27       -

                            0.620 0.631 0.643                       15.75 16.03 16.33

                            0.024 0.032 0.040                       0.61 0.80 1.02

                            -                    0.0675      -      -     1.71       -

                            -                    -           0.045  -     -          1.14

                            -                    -           0.004  -     -          0.10

                            0                   -           8     0    -          8

               Notes:
               1. The maximum value of dimension D includes end flash.
               2. Dimension E does not include resin fins.
               3. Dimension S includes end flash.

PRELIMINARY (February, 2001, Version 0.1)                    32                            AMIC Technology, Inc.
Package Information                                                                                               A29400 SeriesA2 A
TSOP 48L (Type I) Outline Dimensions                                                                                           y A1
                                                                                                                                unit: inches/mm
                                                              D
                                                             D1                               48
                1

                                                                                                                        D

                                                                                                                        b

                                                                                              E

                                                                                                                        e

                                                                                                                        S

24                                                                                            25

    Detail "A"                                                                              c                                    
                                                                                                                  0.25  L

                                                                                                                                  Detail "A"

                Symbol   Dimensions in inches                                           Dimensions in mm

                     A   Min Nom Max                                                    Min Nom Max
                     A1
                     A2                                          -  -            0.047  -         -       1.20
                      b
                      c  0.002                                      -            0.006  0.05      -       0.15
                     D
                     D1  0.037 0.039 0.042                                              0.94 1.00 1.06
                     E
                      e  0.007 0.009 0.011                                              0.18 0.22 0.27
                      L
                     S   0.004                                      -            0.008  0.12      -       0.20
                      y
                         0.779 0.787 0.795                                              19.80 20.00 20.20

                         0.720 0.724 0.728                                              18.30 18.40 18.50

                                                                 -  0.472 0.476         -     12.00 12.10

                                                                    0.020 BASIC               0.50 BASIC

                         0.016 0.020 0.024                                              0.40 0.50 0.60

                                                                    0.011 Typ.                0.28 Typ.

                                                                 -  -            0.004  -         -       0.10

                         0                                         -            8     0        -       8

                Notes:
                1. The maximum value of dimension D includes end flash.
                2. Dimension E does not include resin fins.
                3. Dimension S includes end flash.

PRELIMINARY (February, 2001, Version 0.1)                                        33                                     AMIC Technology, Inc.
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved