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28F256

器件型号:28F256
厂商名称:AMD [Advanced Micro Devices]
厂商官网:http://www.amd.com
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28F256器件文档内容

FINAL

Am28F256A

256 Kilobit (32 K x 8-Bit)
CMOS 12.0 Volt, Bulk Erase Flash Memory with Embedded Algorithms

DISTINCTIVE CHARACTERISTICS                              s Embedded Erase Electrical Bulk Chip-Erase
                                                             -- 1.5 seconds typical chip-erase including
s High performance                                               pre-programming
    -- Access times as fast as 70 ns
                                                         s Embedded Program
s CMOS low power consumption
    -- 30 mA maximum active current                          -- 14 s typical byte-program including time-out
    -- 100 A maximum standby current
    -- No data retention power consumption                   -- 0.5 second typical chip program
                                                         s Command register architecture for
s Compatible with JEDEC-standard byte-wide
    32-Pin EPROM pinouts                                     microprocessor/microcontroller compatible
    -- 32-pin PDIP                                           write interface
    -- 32-pin PLCC                                       s On-chip address and data latches
    -- 32-pin TSOP                                       s Advanced CMOS flash memory technology
                                                             -- Low cost single transistor memory cell
s 100,000 write/erase cycles minimum                     s Embedded algorithms for completely
s Write and erase voltage 12.0 V 5%                         self-timed write/erase operations
s Latch-up protected to 100 mA from 1 V to

    VCC +1 V

GENERAL DESCRIPTION                                      programming mechanisms. In addition, the combina-
                                                         tion of advanced tunnel oxide processing and low inter-
The Am28F256A is a 256 K Flash memory organized          nal electric fields for erase and programming
as 32 Kbytes of 8 bits each. AMD's Flash memories        operations produces reliable cycling. The Am28F256A
offer the most cost-effective and reliable read/write    uses a 12.0V 5% VPP high voltage input to perform
non- volatile random access memory. The Am28F256A        the erase and programming functions.
is packaged in 32-pin PDIP, PLCC, and TSOP versions.
It is designed to be reprogrammed and erased in-sys-     The highest degree of latch-up protection is achieved
tem or in standard EPROM programmers. The                with AMD's proprietary non-epi process. Latch-up pro-
Am28F256A is erased when shipped from the factory.       tection is provided for stresses up to 100 milliamps on
                                                         address and data pins from 1 V to VCC +1 V.
The standard Am28F256A offers access times as fast
as 70 ns, allowing operation of high-speed micropro-     Embedded Program
cessors without wait states. To eliminate bus conten-
tion, the Am28F256A has separate chip enable (CE#)       The Am28F256A is byte programmable using the
and output enable (OE#) controls.                        Embedded Programming algorithm. The Embedded
                                                         Programming algorithm does not require the system to
AMD's Flash memories augment EPROM functionality         time-out or verify the data programmed. The typical
with in-circuit electrical erasure and programming. The  room temperature programming time of the
Am28F256A uses a command register to manage this         Am28F256A is one half second.
functionality, while maintaining a standard JEDEC
Flash Standard 32-pin pinout. The command register       Embedded Erase
allows for 100% TTL level control inputs and fixed
power supply levels during erase and programming.        The entire chip is bulk erased using the Embedded
                                                         Erase algorithm. The Embedded Erase algorithm
AMD's Flash technology reliably stores memory con-       automatically programs the entire array prior to electrical
tents even after 100,000 erase and program cycles.       erase. The timing and verification of electrical erase are
The AMD cell is designed to optimize the erase and

Publication# 18879 Rev: C Amendment/+2
Issue Date: May 1998
controlled internal to the device. Typical erasure at room  AMD's Am28F256A is entirely pin and software com-
temperature is accomplished in 1.5 seconds, including       patible with AMD's Am28F020A, Am28F256A and
preprogramming.                                             Am28F512A Flash memories.

   Comparing Embedded Algorithms with Flasherase and Flashrite Algorithms

                         Am28F256A with                             Am28F256 using AMD Flashrite
                     Embedded Algorithms                               and Flasherase Algorithms

   Embedded          AMD's Embedded Programming algorithm           The Flashrite Programming algorithm requires the
   Programming       requires the user to only write a program      user to write a program set-up command, a program
   Algorithm vs.     set-up command and a program command           command, (program data and address), and a
   Flashrite         (program data and address). The device         program verify command, followed by a read and
   Programming       automatically times the programming            compare operation. The user is required to time the
   Algorithm         pulse width, verifies the programming, and     programming pulse width in order to issue the
                     counts the number of sequences. A status       program verify command. An integrated stop timer
   Embedded Erase    bit, Data# Polling, provides the user with     prevents any possibility of overprogramming.
   Algorithm vs.     the programming operation status.
   Flasherase Erase                                                 Upon completion of this sequence, the data is read
   Algorithm                                                        back from the device and compared by the user with
                                                                    the data intended to be written; if there is not a
                                                                    match, the sequence is repeated until there is a
                                                                    match or the sequence has been repeated 25 times.

                     AMD's Embedded Erase algorithm                 The Flasherase Erase algorithm requires the device
                     requires the user to only write an erase set-  to be completely programmed prior to executing an
                     up command and erase command. The              erase command.
                     device automatically pre-programs and
                     verifies the entire array. The device then     To invoke the erase operation, the user writes an
                     automatically times the erase pulse width,     erase set-up command, an erase command, and an
                     verifies the erase operation, and counts       erase verify command. The user is required to time
                     the number of sequences. A status bit,         the erase pulse width in order to issue the erase
                     Data# Polling, provides the user with the      verify command. An integrated stop timer prevents
                     erase operation status.                        any possibility of overerasure.

                                                                    Upon completion of this sequence, the data is read
                                                                    back from the device and compared by the user with
                                                                    erased data. If there is not a match, the sequence is
                                                                    repeated until there is a match or the sequence has
                                                                    been repeated 1,000 times.

Commands are written to the command register using          the following discussion, the WE# pin is used as the
standard microprocessor write timings. Register con-        write cycle control pin throughout the rest of this text. All
tents serve as inputs to an internal state-machine which    setup and hold times are with respect to the WE# signal.
controls the erase and programming circuitry. During
write cycles, the command register internally latches       AMD's Flash technology combines years of EPROM
address and data needed for the programming and             and EEPROM experience to produce the highest levels
erase operations. For system design simplification, the     of quality, reliability, and cost effectiveness. The
Am28F256A is designed to support either WE# or CE#          Am28F256A electrically erases all bits simultaneously
controlled writes. During a system write cycle,             using Fowler-Nordheim tunneling. The bytes are
addresses are latched on the falling edge of WE# or         programmed one byte at a time using the EPROM
CE# whichever occurs last. Data is latched on the rising    programming mechanism of hot electron injection.
edge of WE# or CE# whichever occurs first. To simplify

2                    Am28F256A
BLOCK DIAGRAM

VCC                                            Erase                                  DQ0DQ7
VSS                                           Voltage
VPP                                           Switch                                 Input/Output
                                                                                        Buffers
WE#               State                                To Array
                 Control                                                                 Data
                                                                                        Latch
                 Command           Program                       Chip Enable          Y-Gating
                  Register         Voltage                      Output Enable          262,144
                                    Switch
                                                                      Logic               Bit
CE#                                                                                  Cell Matrix
OE#

       Low VCC              Embedded                            Y-Decoder
       Detector             Algorithms
A0A14
                               Program/Erase
                                 Pulse Timer

                                                       Address
                                                        Latch

                                                                X-Decoder

                                                                                                   18879C-1

PRODUCT SELECTOR GUIDE                                                         Am28F256A

Family Part Number                                    -70       -90           -120       -150     -200
Speed Options (VCC = 5.0 V 10%)
Max Access Time (ns)                                  70        90            120        150      200
CE# (E#) Access (ns)
OE# (G#) Access (ns)                                   70        90            120        150      200

                                                       35        35            50         55       55

                                              Am28F256A                                                      3
CONNECTION DIAGRAMS

                                                               PLCC

            PDIP

   VPP 1          32 VCC                                       A12
    NC 2          31 WE# (W#)                                      NC
    NC 3          30 NC                                                 NC
   A12 4          29 A14                                                    VPP
     A7 5         28 A13                                                         VCC
     A6 6         27 A8                                                               WE# (W#)
     A5 7         26 A9                                                                   NC
     A4 8         25 A11
     A3 9         24 OE# (G#)                                  4 3 2 1 32 31 30
     A2 10        23 A10
     A1 11        22 CE# (E#)                          A7  5                                    29  A14
     A0 12        21 DQ7                               A6                                           A13
   DQ0 13                                              A5  6                                    28  A8
   DQ1 14         20 DQ6                               A4                                           A9
   DQ2 15         19 DQ5                               A3  7                                    27  A11
   VSS 16         18 DQ4                               A2                                           OE# (G#)
                  17 DQ3                               A1  8                                    26  A10
                                                       A0                                           CE# (E#)
                                18879C-2             DQ0   9                                    25  DQ7

                                                           10                                   24

                                                           11                                   23

                                                           12                                   22

                                                           13                                   21

                                                               14 15 16 17 18 19 20

                                                               DQ1
                                                                   DQ2
                                                                        VSS
                                                                            DQ3
                                                                                 DQ4
                                                                                      DQ5
                                                                                          DQ6

                                                                                                    18879B-3

Note: Pin 1 is marked for orientation.

4                                         Am28F256A
CONNECTION DIAGRAMS (continued)

A11           1                                              32  OE#

A9            2                                              31  A10

A8            3                                              30  CE#

A13           4                                              29  D7

A14           5                                              28  D6

NC            6                                              27  D5

WE            7                                              26  D4

VCC           8                                              25  D3

VPP           9                                              24  VSS

NC            10                                             23  D2

NC            11                                             22  D1

A12           12                                             21  D0

A7            13                                             20  A0

A6            14                                             19  A1

A5            15                                             18  A2

A4            16                                             17  A3

                  32-Pin -- Standard Pinout

OE#           1                                              32  A11

A10           2                                              31  A9

CE#           3                                              30  A8

D7            4                                              29  A13

D6            5                                              28  A14

D5            6                                              27  NC

D4            7                                              26  WE#

D3            8                                              25  VCC

VSS           9                                              24  VPP

D2            10                                             23  NC

D1            11                                             22  NC

D0            12                                             21  A12

A0            13                                             20  A7

A1            14                                             19  A6

A2            15                                             18  A5

A3            16                                             17  A4   18879C-4

                  32-Pin -- Reverse Pinout

LOGIC SYMBOL

                  15                                      8
                             A0A14  DQ0DQ7

                  CE# (E#)
                  OE# (G#)
                  WE# (W#)

                                                                      18879C-5

                                 Am28F256A                                      5
ORDERING INFORMATION
Standard Products

   AM28F256A -70  J    C          B

                                     OPTIONAL PROCESSING
                                     Blank = Standard Processing
                                     B = Burn-In

                                     Contact an AMD representative for more information.

                                     TEMPERATURE RANGE
                                     C = Commercial (0C to +70C)
                                     I = Industrial (40C to +85C)
                                     E = Extended (55C to +125C)

                                     PACKAGE TYPE
                                     P = 32-Pin Plastic DIP (PD 032)
                                     J = 32-Pin Rectangular Plastic Leaded Chip

                                           Carrier (PL 032)
                                     E = 32-Pin Thin Small Outline Package (TSOP)

                                           Standard Pinout (TS 032)
                                     F = 32-Pin Thin Small Outline Package (TSOP)

                                           Reverse Pinout (TSR032)

                                     SPEED OPTION
                                     See Product Selector Guide and Valid Combinations

                  DEVICE NUMBER/DESCRIPTION
                  Am28F256A
                  256 Kilobit (32 K x 8-Bit) CMOS Flash Memory with Embedded Algorithms

   Valid Combinations                                          Valid Combinations

AM28F256A-70         PC, PI, PE,     Valid Combinations list configurations planned to be sup-
AM28F256A-90         JC, JI, JE,     ported in volume for this device. Consult the local AMD sales
AM28F256A-120        EC, EI, EE,     office to confirm availability of specific valid combinations and
AM28F256A-150        FC, FI, FE      to check on newly released combinations.
AM28F256A-200

6                                    Am28F256A
PIN DESCRIPTION                                            VCC

A0A14                                                     Power supply for device operation. (5.0 V 5% or 10%)

Address Inputs for memory locations. Internal latches      VPP
hold addresses during write cycles.
                                                           Program voltage input. VPP must be at high voltage in
CE# (E#)                                                   order to write to the command register. The command
                                                           register controls all functions required to alter the mem-
Chip Enable active low input activates the chip's control  ory array contents. Memory contents cannot be altered
logic and input buffers. Chip Enable high will deselect    when VPP  VCC +2 V.
the device and operates the chip in stand-by mode.
                                                           VSS
DQ0-DQ7
                                                           Ground.
Data Inputs during memory write cycles. Internal
latches hold data during write cycles. Data Outputs        WE# (W)
during memory read cycles.
                                                           Write Enable active low input controls the write function
NC                                                         of the command register to the memory array. The target
                                                           address is latched on the falling edge of the Write En-
No Connect-corresponding pin is not connected              able pulse and the appropriate data is latched on the ris-
internally to the die.                                     ing edge of the pulse. Write Enable high inhibits writing
                                                           to the device.
OE# (G#)

Output Enable active low input gates the outputs of the
device through the data buffers during memory read
cycles. Output Enable is high during command
sequencing and program/erase operations.

Am28F256A                                                  7
BASIC PRINCIPLES                                              Embedded Programming Algorithm

This section contains descriptions about the device           AMD now makes programming extremely simple and
read, erase, and program operations, and write opera-         reliable. The Embedded Programming algorithm re-
tion status of the Am29FxxxA, 12.0 volt family of Flash       quires the user to only write a program setup command
devices. References to some tables or figures may be          and a program command. The device automatically
given in generic form, such as "Command Definitions           times the programming pulse width, provides the pro-
table", rather than "Table 1". Refer to the corresponding     gram verify and counts the number of sequences. A
data sheet for the actual table or figure.                    status bit, Data# Polling, provides feedback to the user
                                                              as to the status of the programming operation.
The Am28FxxxA family uses 100% TTL-level control
inputs to manage the command register. Erase and              DATA PROTECTION
reprogramming operations use a fixed 12.0 V 5%
high voltage input.                                           The device is designed to offer protection against acci-
                                                              dental erasure or programming caused by spurious
Read Only Memory                                              system level signals that may exist during power transi-
                                                              tions. The device powers up in its read only state. Also,
Without high VPP voltage, the device functions as a           with its control register architecture, alteration of the
read only memory and operates like a standard                 memory contents only occurs after successful comple-
EPROM. The control inputs still manage traditional            tion of specific command sequences.
read, standby, output disable, and Auto select modes.
                                                              The device also incorporates several features to pre-
Command Register                                              vent inadvertent write cycles resulting from VCC
                                                              power-up and power-down transitions or system noise.
The command register is enabled only when high volt-
age is applied to the VPP pin. The erase and repro-           Low VCC Write Inhibit
gramming operations are only accessed via the
register. In addition, two-cycle commands are required        To avoid initiation of a write cycle during VCC power-up
for erase and reprogramming operations. The tradi-            and power-down, the device locks out write cycles for
tional read, standby, output disable, and Auto select         VCC < VLKO (see DC characteristics section for volt-
modes are available via the register.                         ages). When VCC < VLKO, the command register is dis-
                                                              abled, all internal program/erase circuits are disabled,
The device's command register is written using standard       and the device resets to the read mode. The device ig-
microprocessor write timings. The register controls an        nores all writes until VCC > VLKO. The user must ensure
internal state machine that manages all device opera-         that the control pins are in the correct logic state when
tions. For system design simplification, the device is de-    VCC > VLKO to prevent unintentional writes.
signed to support either WE# or CE# controlled writes.
During a system write cycle, addresses are latched on         Write Pulse "Glitch" Protection
the falling edge of WE# or CE# whichever occurs last.
Data is latched on the rising edge of WE# or CE# which-       Noise pulses of less than 10 ns (typical) on OE#, CE#
ever occur first. To simplify the following discussion, the   or WE# will not initiate a write cycle.
WE# pin is used as the write cycle control pin throughout
the rest of this text. All setup and hold times are with re-  Logical Inhibit
spect to the WE# signal.
                                                              Writing is inhibited by holding any one of OE# = VIL,
OVERVIEW OF ERASE/PROGRAM                                     CE#=VIH or WE# = VIH. To initiate a write cycle CE#
OPERATIONS                                                    and WE# must be a logical zero while OE# is a logical
                                                              one.
Embedded Erase Algorithm
                                                              Power-Up Write Inhibit
AMD now makes erasure extremely simple and reli-
able. The Embedded Erase algorithm requires the user          Power-up of the device with WE# = CE# = VIL and
to only write an erase setup command and erase com-           OE# = VIH will not accept commands on the rising
mand. The device will automatically pre-program and           edge of WE#. The internal state machine is automati-
verify the entire array. The device automatically times       cally reset to the read mode on power-up.
the erase pulse width, provides the erase verify and
counts the number of sequences. A status bit, Data#
Polling, provides feedback to the user as to the status
of the erase operation.

8  Am28F256A
FUNCTIONAL DESCRIPTION
Description Of User Modes

                                Table 1. Am28F256A Device Bus Operations (Notes 7 and 8)

                                     CE# OE# WE#        VPP

                    Operation        (E#) (G#) (W#) (Note 1) A0                           A9   I/O

           Read                      VIL  VIL      X    VPPL  A0                          A9   DOUT

           Standby                   VIH        X  X    VPPL  X                           X    HIGH Z

           Output Disable            VIL  VIH      VIH  VPPL  X                           X    HIGH Z

Read-Only  Auto-select Manufacturer                                                       VID  CODE
           Code (Note 2)
                                     VIL  VIL      VIH  VPPL  VIL                         (Note 3) (01h)

           Auto-select Device        VIL  VIL      VIH  VPPL  VIH                         VID  CODE
           Code (Note 2)
                                                                                          (Note 3) (2Fh)

           Read                      VIL  VIL      VIH  VPPH  A0                          A9   DOUT

                                                                                               (Note 4)

                   Standby (Note 5)  VIH        X  X    VPPH  X                           X    HIGH Z
Read/Write
                                     VIL  VIH      VIH  VPPH  X                           X    HIGH Z
                   Output Disable
                                     VIL  VIH      VIL  VPPH  A0                          A9   DIN
                   Write

                                                                                               (Note 6)

Legend:
X = Don't care, where Don't Care is either VIL or VIH levels. VPPL = VPP < VCC + 2 V. See DC Characteristics for voltage levels

    of VPPH. 0 V < An < VCC + 2 V, (normal TTL or CMOS input levels, where n = 0 or 9).

Notes:
1. VPPL may be grounded, connected with a resistor to ground, or < VCC + 2.0 V. VPPH is the programming voltage specified for

    the device. Refer to the DC characteristics. When VPP = VPPL, memory contents can be read but not written or erased.
2. Manufacturer and device codes may also be accessed via a command register write sequence. Refer to Table 2.

3. 11.5 < VID < 13.0 V. Minimum VID rise time and fall time (between 0 and VID voltages) is 500 ns.
4. Read operation with VPP = VPPH may access array data or the Auto select codes.
5. With VPP at high voltage, the standby current is ICC + IPP (standby).
6. Refer to Table 3 for valid DIN during a write operation.
7. All inputs are Don't Care unless otherwise stated, where Don't Care is either VIL or VIH levels. In the Auto select mode all

    addresses except A9 and A0 must be held at VIL.
8. If VCC  1.0 Volt, the voltage difference between VPP and VCC should not exceed 10.0 volts. Also, the Am28F256 has a VPP

    rise time and fall time specification of 500 ns minimum.

                                     Am28F256A                                                            9
READ-ONLY MODE                                            Output Disable

When VPP is less than VCC + 2 V, the command register     Output from the device is disabled when OE# is at a
is inactive. The device can either read array or autose-  logic high level. When disabled, output pins are in a
lect data, or be standby mode.                            high impedance state.

Read                                                      Auto Select

The device functions as a read only memory when VPP       Flash memories can be programmed in-system or in a
< VCC + 2 V. The device has two control functions. Both   standard PROM programmer. The device may be sol-
must be satisfied in order to output data. CE# controls   dered to the circuit board upon receipt of shipment and
power to the device. This pin should be used for spe-     programmed in-system. Alternatively, the device may
cific device selection. OE# controls the device outputs   initially be programmed in a PROM programmer prior
and should be used to gate data to the output pins if a   to soldering the device to the board.
device is selected.
                                                          The Auto select mode allows the reading out of a binary
Address access time tACC is equal to the delay from       code from the device that will identify its manufacturer and
stable addresses to valid output data. The chip enable    type. This mode is intended for the purpose of automati-
access time tCE is the delay from stable addresses and    cally matching the device to be programmed with its cor-
stable CE# to valid data at the output pins. The output   responding programming algorithm. This mode is
enable access time is the delay from the falling edge of  functional over the entire temperature range of the device.
OE# to valid data at the output pins (assuming the ad-
dresses have been stable at least tACC - tOE).            Programming In A PROM Programmer

Standby Mode                                              To activate this mode, the programming equipment
                                                          must force VID (11.5 V to 13.0 V) on address A9. Two
The device has two standby modes. The CMOS                identifier bytes may then be sequenced from the device
standby mode (CE# input held at VCC 0.5 V), con-        outputs by toggling address A0 from VIL to VIH. All other
sumes less than 100 A of current. TTL standby mode       address lines must be held at VIL, and VPP must be
(CE# is held at VIH) reduces the current requirements     less than or equal to VCC + 2.0 V while using this Auto
to less than 1 mA. When in the standby mode the out-      select mode. Byte 0 (A0 = VIL) represents the manufac-
puts are in a high impedance state, independent of the    turer code and byte 1 (A0 = VIH) the device identifier
OE# input.                                                code. For the device the two bytes are given in the table
                                                          2 of the device data sheet. All identifiers for manufac-
If the device is deselected during erasure, program-      turer and device codes will exhibit odd parity with the
ming, or program/erase verification, the device will      MSB (DQ7) defined as the parity bit.
draw active current until the operation is terminated.

                   Table 2. Am28F256A Auto Select Code

                                                               Code

Type                                                      A0   (HEX)
Manufacturer Code
Device Code                                               VIL  01

                                                          VIH  2F

10                 Am28F256A
ERASE, PROGRAM, AND READ MODE                                Refer to AC Write Characteristics and the Erase/Pro-
                                                             gramming Waveforms for specific timing parameters.
When VPP is equal to 12.0 V 5%, the command reg-
ister is active. All functions are available. That is, the   Command Definitions
device can program, erase, read array or autoselect
data, or be standby mode.                                    The contents of the command register default to 00h
                                                             (Read Mode) in the absence of high voltage applied to
Write Operations                                             the VPP pin. The device operates as a read only
                                                             memory. High voltage on the VPP pin enables the
High voltage must be applied to the VPP pin in order to      command register. Device operations are selected by
activate the command register. Data written to the reg-      writing specific data codes into the command register.
ister serves as input to the internal state machine. The     Table 3 in the device data sheet defines these register
output of the state machine determines the operational       commands.
function of the device.
                                                             Read Command
The command register does not occupy an address-
able memory location. The register is a latch that stores    Memory contents can be accessed via the read com-
the command, along with the address and data infor-          mand when VPP is high. To read from the device, write
mation needed to execute the command. The register           00h into the command register. Standard microproces-
is written by bringing WE# and CE# to VIL, while OE#         sor read cycles access data from the memory. The de-
is at VIH. Addresses are latched on the falling edge of      vice will remain in the read mode until the command
WE#, while data is latched on the rising edge of the         register contents are altered.
WE# pulse. Standard microprocessor write timings are
used.                                                        The command register defaults to 00h (read mode)
                                                             upon VPP power-up. The 00h (Read Mode) register de-
The device requires the OE# pin to be VIH for write op-      fault helps ensure that inadvertent alteration of the
erations. This condition eliminates the possibility for      memory contents does not occur during the VPP power
bus contention during programming operations. In             transition. Refer to the AC Read Characteristics and
order to write, OE# must be VIH, and CE# and WE#             Waveforms for the specific timing parameters.
must be VIL. If any pin is not in the correct state a write
command will not be executed.

                          Table 3. Am28F256A Command Definitions

                                     First Bus Cycle                                    Second Bus Cycle

Command                   Operation  Address                   Data      Operation      Address             Data
                           (Note 1)  (Note 2)                (Note 3)     (Note 1)      (Note 2)          (Note 3)

Read Memory (Note 4)      Write      X                       00h/FFh     Read           RA                RD

Read Auto select          Write      X                       80h or 90h  Read           00h/01h           01h/2Fh

Embedded Erase Set-up/    Write      X                       30h         Write          X                 30h
Embedded Erase

Embedded Program Set-up/  Write      X                       10h or 50h  Write          PA                PD
Embedded Program

Reset (Note 4)            Write      X                       00h/FFh     Write          X                 00h/FFh

Notes:
1. Bus operations are defined in Table 1.

2. RA = Address of the memory location to be read.
    PA = Address of the memory location to be programmed.
    Addresses are latched on the falling edge of the WE# pulse.
    X = Don't care.

3. RD = Data read from location RA during read operation.
    PD = Data to be programmed at location PA. Data latched on the rising edge of WE#.

4. Please reference Reset Command section.

                                     Am28F256A                                                                      11
FLASH MEMORY PROGRAM/ERASE                                has been achieved for the memory array (no erase ver-
OPERATIONS                                                ify command is required). The margin voltages are in-
                                                          ternally generated in the same manner as when the
Embedded Erase Algorithm                                  standard erase verify command is used.

The automatic chip erase does not require the device      The Embedded Erase Set-Up command is a command
to be entirely pre-programmed prior to executing the      only operation that stages the device for automatic
Embedded set-up erase command and Embedded                electrical erasure of all bytes in the array. Embedded
erase command. Upon executing the Embedded erase          Erase Setup is performed by writing 30h to the com-
command the device automatically will program and         mand register.
verify the entire memory for an all zero data pattern.
The system is not required to provide any controls or     To commence automatic chip erase, the command 30h
timing during these operations.                           must be written again to the command register. The au-
                                                          tomatic erase begins on the rising edge of the WE and
When the device is automatically verified to contain an   terminates when the data on DQ7 is "1" (see Write Op-
all zero pattern, a self-timed chip erase and verify be-  eration Status section) at which time the device returns
gin. The erase and verify operation are complete when     to Read mode.
the data on DQ7 is "1" (see Write Operation Status sec-
tion) atwhich time the device returns to Read mode.       Figure 1 and Table 4 illustrate the Embedded Erase al-
The system is not required to provide any control or      gorithm, a typical command string and bus operation.
timing during these operations.

When using the Embedded Erase algorithm, the erase
automatically terminates when adequate erase margin

                                          START
                                       Apply VPPH
                    Write Embedded Erase Setup Command
                        Write Embedded Erase Command
                                Data# Poll from Device

                             Erasure Completed

                                                                                                             18879C-6

                    Figure 1. Embedded Erase Algorithm

                    Table 4. Embedded Erase Algorithm

    Bus Operations  Command                                                      Comments

Standby                                                                Wait for VPP Ramp to VPPH (see Note)
Write               Embedded Erase Setup Command Data = 30h
Read
                    Embedded Erase Command                Data = 30h

                                                          Data# Polling to Verify Erasure

Standby                                                   Compare Output to FFh

Read                                                      Available for Read Operations

Note: See AC and DC Characteristics for values of VPP parameters. The VPP power supply can be hard-wired to the device or
switchable. When VPP is switched, VPPL may be ground, no connect with a resistor tied to ground, or less than VCC + 2.0 V. Refer
to Functional Description.

12                                          Am28F256A
Embedded Programming Algorithm                         of WE# also begins the programming operation. The
                                                       system is not required to provide further controls or
The Embedded Program Setup is a command only op-       timings. The device will automatically provide an ade-
eration that stages the device for automatic program-  quate internally generated program pulse and verify
ming. Embedded Program Setup is performed by           margin. The automatic programming operation is
writing 10h or 50h to the command register.            completed when the data on DQ7 is equivalent to data
                                                       written to this bit (see Write Operation Status section)
Once the Embedded Setup Program operation is per-      at which time the device returns to Read mode.
formed, the next WE# pulse causes a transition to an
active programming operation. Addresses are latched    Figure 2 and Table 5 illustrate the Embedded Program
on the falling edge of CE# or WE# pulse, whichever     algorithm, a typical command string, and bus operation.
happens later. Data is latched on the rising edge of
WE# or CE#, whichever happens first. The rising edge

                                                    START
                                                 Apply VPPH
                            Write Embedded Setup Program Command
                            Write Embedded Program Command (A/D)
                                             Data# Poll Device

         Increment Address           No
                                           Last Address

                                                       Yes

                                     Programming Completed

                                                                                                             18879C-7

                Figure 2. Embedded Programming Algorithm

                Table 5. Embedded Programming Algorithm

Bus Operations              Command                               Comments

Standby                                                                Wait for VPP Ramp to VPPH (see Note)
Write           Embedded Program Setup Command Data = 10h or 50h

Write           Embedded Program Command               Valid Address/Data
Read                                                   Data# Polling to Verify Completion

Read                                                   Available for Read Operations

Note: See AC and DC Characteristics for values of VPP parameters. The VPP power supply can be hard-wired to the device or
switchable. When VPP is switched, VPPL may be ground, no connect with a resistor tied to ground, or less than VCC + 2.0 V. Refer
to Functional Description. Device is either powered-down, erase inhibit or program inhibit.

                                          Am28F256A                                                          13
Write Operation Status                                       While the Embedded Erase algorithm is in operation,
                                                             DQ7 will read "0" until the erase operation is com-
Data Polling--DQ7                                            pleted. Upon completion of the erase operation, the
                                                             data on DQ7 will read "1." The Data# Polling feature is
The device features Data# Polling as a method to indi-       valid after the rising edge of the second WE# pulse of
cate to the host system that the Embedded algorithms         the two Write pulse sequence.
are either in progress or completed.
                                                             The Data# Polling feature is only active during Embed-
While the Embedded Programming algorithm is in oper-         ded Programming or erase algorithms.
ation, an attempt to read the device at a valid address
will produce the complement of expected Valid data on        See Figures 3 and 4 for the Data# Polling timing spec-
DQ7. Upon completion of the Embedded Program algo-           ifications and diagrams. Data# Polling is the standard
rithm an attempt to read the device at a valid address will  method to check the write operation status, however,
produce Valid data on DQ7. The Data# Polling feature is      an alternative method is available using Toggle Bit.
valid after the rising edge of the second WE# pulse of
the two write pulse sequence.

       START                                                       VA = Byte address for programming
                                                                         = XXXXh during chip erase
     Read Byte
    (DQ0DQ7)
     Addr = VA

                                  Yes
             DQ7 = Data

                    ?
                        No

    No
               DQ5 = 1
                    ?
                       Yes

              Read Byte
             (DQ0DQ7)
              Addr = VA

    DQ7 = Data Yes                                           Pass
           ?
               No

         Fail

                                                                                                 18879C-8

Note:
DQ7 is rechecked even if DQ5 = "1" because DQ7 may change simultaneously with DQ5 or after DQ5.

                                                   Figure 3. Data# Polling Algorithm

14  Am28F256A
                          tCH
CE#

                                     tOE                                     tDF

OE#

                               tOEH

WE#                                     tCE                             tOH       High Z
                 DQ7                 tWHWH 3 or 4        *
                                                   DQ7#
              DQ0DQ6                                          DQ7 =
                                                            Valid Data

                                                   DQ0DQ6 = Invalid  DQ0DQ7
                                                                      Valid Data

                                                                                              18879C-9

*DQ7 = Valid Data (The device has completed the Embedded operation.)
               Figure 4. AC Waveforms for Data# Polling during Embedded Algorithm Operations

                                     Am28F256A                                                15
Toggle Bit--DQ6                                          toggling to indicate the completion of either Embedded
                                                         operation. Only on the next read cycle will valid data be
The device also features a "Toggle Bit" as a method to   obtained. The toggle bit is valid after the rising edge of
indicate to the host system that the Embedded algo-      the first WE# pulse of the two write pulse sequence, un-
rithms are either in progress or completed.              like Data# Polling which is valid after the rising edge of
                                                         the second WE# pulse. This feature allows the user to
Successive attempts to read data from the device at a    determine if the device is partially through the two write
valid address, while the Embedded Program algorithm      pulse sequence.
is in progress, or at any address while the Embedded
Erase algorithm is in progress, will result in DQ6 tog-  See Figures 5 and 6 for the Toggle Bit timing specifica-
gling between one and zero. Once the Embedded Pro-       tions and diagrams.
gram or Erase algorithm is completed, DQ6 will stop

       START                                             VA = Byte address for programming
                                                               = XXXXh during chip erase
     Read Byte
    (DQ0DQ7)
     Addr = VA

          DQ6 = Toggle No
                  ?
                     Yes

    No
             DQ5 = 1
                  ?
                     Yes

            Read Byte
           (DQ0DQ7)
            Addr = VA

    DQ6 = Toggle No                                      Pass
            ?
               Yes

          Fail

                                                                                                           18879C-10

Note:
DQ6 is rechecked even if DQ5 = "1" because DQ6 may stop toggling at the same time as DQ5 changing to "1".

                                                     Figure 5. Toggle Bit Algorithm

16  Am28F256A
CE#  tOEH
WE#

OE#

                                                                  *

        Data  DQ6 =                                        DQ6 =       DQ6            DQ0DQ7
     DQ0DQ7
                                                                       Stop Toggling  Valid

                                                                  tOE

                                                                                               18879C-11

Note:
*DQ6 stops toggling (The device has completed the Embedded operation.)

                 Figure 6. AC Waveforms for Toggle Bit during Embedded Algorithm Operations

DQ5                                                        Power-Up/Power-Down Sequence

Exceeded Timing Limits                                     The device powers-up in the Read only mode. Power
                                                           supply sequencing is not required. Note that if VCC
DQ5 will indicate if the program or erase time has         1.0 Volt, the voltage difference between VPP and VCC
exceeded the specified limits. This is a failure condi-    should not exceed 10.0 Volts. Also, the device has a
tion and the device may not be used again (internal        rise VPP rise time and fall time specification of 500 ns
pulse count exceeded). Under these conditions DQ5          minimum.
will produce a "1." The program or erase cycle was not
successfully completed. Data# Polling is the only op-      Reset Command
erating function of the device under this condition. The
CE# circuit will partially power down the device under     The Reset command initializes the Flash memory de-
these conditions (to approximately 2 mA). The OE#          vice to the Read mode. In addition, it also provides the
and WE# pins will control the output disable functions     user with a safe method to abort any device operation
as described in the Command Definitions table in the       (including program or erase).
corresponding device data sheet.
                                                           The Reset must be written two consecutive times after
Parallel Device Erasure                                    the Setup Program command (10h or 50h). This will
                                                           reset the device to the Read mode.
The Embedded Erase algorithm greatly simplifies par-
allel device erasure. Since the erase process is internal  Following any other Flash command, write the Reset
to the device, a single erase command can be given to      command once to the device. This will safely abort any
multiple devices concurrently. By implementing a paral-    previous operation and initialize the device to the Read
lel erase algorithm, total erase time may be minimized.    mode.

Note that the Flash memories may erase at different        The Setup Program command (10h or 50h) is the only
rates. If this is the case, when a device is completely    command that requires a two-sequence reset cycle. The
erased, use a masking code to prevent further erasure      first Reset command is interpreted as program data.
(over-erasure). The other devices will continue to erase   However, FFh data is considered as null data during pro-
until verified. The masking code applied could be the      gramming operations (memory cells are only pro-
read command (00h).                                        grammed from a logical "1" to "0"). The second Reset
                                                           command safely aborts the programming operation and
                                                           resets the device to the Read mode.

                                                           Memory contents are not altered in any case.

                     Am28F256A                                                                 17
This detailed information is for your reference. It may  in-system, manufacturer and device codes must be
prove easier to always issue the Reset command two       accessible while the device resides in the target
consecutive times. This eliminates the need to deter-    system. PROM programmers typically access the sig-
mine if you are in the Setup Program state or not.       nature codes by raising A9 to a high voltage. However,
                                                         multiplexing high voltage onto address lines is not a
In-System Programming Considerations                     generally desired system design practice.

Flash memories can be programmed in-system or in a       The device contains an Auto Select operation to supple-
standard PROM programmer. The device may be sol-         ment traditional PROM programming methodologies.
dered to the circuit board upon receipt of shipment and  The operation is initiated by writing 80h or 90h into the
programmed in-system. Alternatively, the device may      command register. Following this command, a read
initially be programmed in a PROM programmer prior       cycle address 0000h retrieves the manufacturer code of
to soldering the device to the circuit board.            01h (AMD). A read cycle from address 0001h returns
                                                         the device code (see the Auto Select Code table of the
Auto Select Command                                      corresponding device data sheet). To terminate the op-
                                                         eration, it is necessary to write another valid command,
AMD's Flash memories are designed for use in appli-      such as Reset (00h or FFh), into the register.
cations where the local CPU alters memory contents.
In order to correctly program any Flash memories

18  Am28F256A
ABSOLUTE MAXIMUM RATINGS                                                OPERATING RANGES

Storage Temperature . . . . . . . . . . . . 65C to +150C             Commercial (C) Devices
Plastic Packages . . . . . . . . . . . . . . . 65C to +125C          Ambient Temperature (TA) . . . . . . . . . . .0C to +70C
                                                                        Industrial (I) Devices
Ambient Temperature                                                     Ambient Temperature (TA) . . . . . . . . .40C to +85C
with Power Applied. . . . . . . . . . . . . .55C to + 125C           Extended (E) Devices
                                                                        Ambient Temperature (TA) . . . . . . . .55C to +125C
Voltage with Respect To Ground                                          VCC Supply Voltages
All pins except A9 and VPP                                              VCC . . . . . . . . . . . . . . . . . . . . . . . . +4.50 V to +5.50 V
(Note 1) . . . . . . . . . . . . . . . . . . . . . . .2.0 V to +7.0 V  VPP Voltages
                                                                        Read . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to +12.6 V
VCC (Note 1). . . . . . . . . . . . . . . . . . . .2.0 V to +7.0 V     Program, Erase, and Verify . . . . . . +11.4 V to +12.6 V
                                                                        Operating ranges define those limits between which the
A9 (Note 2). . . . . . . . . . . . . . . . . . . .2.0 V to +14.0 V     functionality of the device is guaranteed.

VPP (Note 2). . . . . . . . . . . . . . . . . . .2.0 V to +14.0 V

Output Short Circuit Current (Note 3) . . . . . . 200 mA

Notes:
1. Minimum DC voltage on input or I/O pins is 0.5 V. During

    voltage transitions, inputs may overshoot VSS to 2.0 V for
    periods of up to 20 ns. Maximum DC voltage on input and
    I/O pins is VCC + 0.5 V. During voltage transitions, input
    and I/O pins may overshoot to VCC + 2.0 V for periods up
    to 20ns.

2. Minimum DC input voltage on A9 and VPP pins is 0.5 V.
    During voltage transitions, A9 and VPP may overshoot
    VSS to 2.0 V for periods of up to 20 ns. Maximum DC
    input voltage on A9 and VPP is +13.0 V which may
    overshoot to 14.0 V for periods up to 20 ns.

3. No more than one output shorted to ground at a time.
    Duration of the short circuit should not be greater than
    one second.

Stresses above those listed under "Absolute Maximum
Ratings" may cause permanent damage to the device. This is
a stress rating only; functional operation of the device at
these or any other conditions above those indicated in the op-
erational sections of this specification is not implied. Expo-
sure of the device to absolute maximum rating conditions for
extended periods may affect device reliability.

Am28F256A                                                               19
MAXIMUM OVERSHOOT

                                     20 ns             20 ns

    +0.8 V
    0.5 V

                   2.0 V

                                            20 ns

                           Maximum Negative Input Overshoot   18879C-12
                                                              18879C-13
                                            20 ns             18879C-14

                        VCC + 2.0 V
    VCC + 0.5 V

             2.0 V

                                     20 ns             20 ns

                           Maximum Positive Input Overshoot

                                            20 ns

                   14.0 V

           13.5 V
    VCC + 0.5 V

                                     20 ns             20 ns

                                     Maximum VPP Overshoot

20                                          Am28F256A
DC CHARACTERISTICS over operating range unless otherwise specified (Notes 1-4)
TTL/NMOS Compatible

Parameter  Parameter Description    Test Conditions                      Min Typ    Max   Unit
Symbol

ILI       Input Leakage Current    VCC = VCC Max, VIN = VCC or VSS                 1.0  A
ILO        Output Leakage Current
ICCS       VCC Standby Current      VCC = VCC Max, VOUT = VCC or VSS                1.0  A
           VCC Active Read Current
ICC1                                VCC = VCC Max, CE# = VIH                   0.2  1.0   mA

                                    VCC = VCC Max, CE# = VIL, OE# = VIH        20   30    mA
                                    IOUT = 0 mA, at 6 MHz
ICC2       VCC Programming Current                                             20   30    mA
                                    CE# = VIL
                                    Programming in Progress (Note 4)

ICC3       VCC Erase Current        CE# = VIL                                  20   30    mA
                                    Erasure in Progress (Note 4)

IPPS       VPP Standby Current      VPP = VPPL                                      1.0  A

                                    VPP = VPPH                                 70   200

IPP1       VPP Read Current         VPP = VPPL                                            A

                                    VPP = VPPH                                      1.0
                                    Programming in Progress (Note 4)
IPP2       VPP Programming Current                                             10   30    mA

IPP3       VPP Erase Current        VPP = VPPH                                 10   30    mA
                                    Erasure in Progress (Note 4)

VIL       Input Low Voltage                                             0.5       0.8   V
VIH       Input High Voltage                                            2.0
VOL                                                                                 VCC + 0.5 V
VOH1       Output Low Voltage                                            2.4
VID       Output High Voltage      IOL = 5.8 mA, VCC = VCC Min          11.5       0.45  V
IID                                IOH = 2.5 mA, VCC = VCC Min
           A9 Auto Select Voltage   A9 = VID                             0.0              V
VPPL       A9 Auto Select Current   A9 = VID Max, VCC = VCC Max          11.4
                                    Note: Erase/Program are inhibited               13.0  V
VPPH       VPP during Read-Only     when VPP = VPPL
           Operations                                                          5    50    A
           VPP during Read/Write
           Operations                                                               VCC +2.0 V

                                                                                    12.6  V

VLKO Low VCC Lock-out Voltage                                            3.2   3.7        V

Notes:
1. Caution: The Am28F256A must not be removed from (or inserted into) a socket when VCC or VPP is applied. If VCC 1.0

    volt, the voltage difference between VPP and VCC should not exceed 10.0 volts. Also, the Am28F256A has a VPP rise time
    and fall time specification of 500 ns minimum.

2. ICC1 is tested with OE# = VIH to simulate open outputs.

3. Maximum active power usage is the sum of ICC and IPP.

4. Not 100% tested.

                                    Am28F256A                                                    21
DC CHARACTERISTICS
CMOS Compatible

Parameter  Parameter Description              Test Conditions            Min       Typ  Max   Unit
Symbol

     ILI   Input Leakage Current    VCC = VCC Max, VIN = VCC or VSS                     1.0  A
    ILO    Output Leakage Current
    ICCS   VCC Standby Current      VCC = VCC Max, VOUT = VCC or VSS                    1.0  A
           VCC Active Read Current
    ICC1                            VCC = VCC Max, CE# = VCC 0.5 V                15   100   A

                                    VCC = VCC Max, CE# = VIL, OE# = VIH            20   30    mA
                                    IOUT = 0 mA, at 6 MHz
    ICC2   VCC Programming Current                                                 20   30    mA
                                    CE# = VIL
                                    Programming in Progress (Note 4)

    ICC3   VCC Erase Current        CE# = VIL                                      20   30    mA
                                    Erasure in Progress (Note 4)

    IPPS   VPP Standby Current      VPP = VPPL                                          1.0  A

    IPP1   VPP Read Current         VPP = VPPH                                     70   200   A

    IPP2   VPP Programming Current  VPP = VPPH                                     10   30    mA
                                    Programming in Progress (Note 4)

    IPP3   VPP Erase Current        VPP = VPPH                                     10   30    mA
                                    Erasure in Progress (Note 4)

     VIL   Input Low Voltage                                             0.5           0.8   V
     VIH   Input High Voltage
    VOL    Output Low Voltage                                            0.7 VCC        VCC + 0.5 V
    VOH1
    VOH2   Output High Voltage      IOL = 5.8 mA, VCC = VCC Min                         0.45  V
     VID
     IID   A9 Auto Select Voltage   IOH = 2.5 mA, VCC = VCC Min         0.85 VCC             V
           A9 Auto Select Current
    VPPL   VPPL during Read-Only    IOH = 100 A, VCC = VCC Min         VCC 0.4
           Operations
    VPPH   VPP during Read/Write    A9 = VID                             11.5           13.0  V
           Operations
                                    A9 = VID Max, VCC = VCC Max                    5    50    A

                                    Note: Erase/Program are inhibited    0.0            VCC + 2.0 V
                                    when VPP = VPPL

                                                                         11.4           12.6  V

    VLKO Low VCC Lock-out Voltage                                        3.2       3.7        V

Notes:
1. Caution: The Am28F256A must not be removed from (or inserted into) a socket when VCC or VPP is applied. If VCC 1.0 volt,

    the voltage difference between VPP and VCC should not exceed 10.0 volts. Also, the Am28F256A has a VPP rise time and fall
    time specification of 500 ns minimum.

2. ICC1 is tested with OE# = VIH to simulate open outputs.

3. Maximum active power usage is the sum of ICC and IPP.

4. Not 100% tested.

22                                  Am28F256A
                  25

                  20

ICC Active in mA  15

                  10

                                                                                                                 55C

                                                                                                                 0C

                                                                                                                 25C

                  5                                                                                              70C

                                                                                                                 125C

                  0

                      0  1   2      3    4                         5  6              7  8            9  10   11       12

                                                                   Frequency in MHz

                                                                                                                      18879C-15

                             Figure 7. Am28F256A--Average ICC Active vs. Frequency

                                          VCC = 5.5 V, Addressing Pattern = Minmax
                                                   Data Pattern = Checkerboard

TEST CONDITIONS                                                                         Table 6. Test Specifications

                                                            5.0 V                    Test Condition     -70 All others Unit

                                         2.7 k                        Output Load                            1 TTL gate

Device                                                                Output Load Capacitance, CL       30       100      pF
Under                                                                 (including jig capacitance)
Test

                         CL  6.2 k                                    Input Rise and Fall Times              10           ns

                                                                      Input Pulse Levels                0.03.0 0.452.4 V

                                                                      Input timing measurement          1.5 0.8, 2.0 V
                                                                      reference levels

Note: Diodes are IN3064 or equivalent                                 Output timing measurement         1.5  0.8, 2.0 V
                   Figure 8. Test Setup                               reference levels

                                         18879C-16

                                                                   Am28F256A                                              23
SWITCHING TEST WAVEFORMS

2.4 V             2.0 V               2.0 V                         3V
0.45 V
                         Test Points                                           1.5 V                Test Points                1.5 V
                                                                                                                    Output
                  0.8 V               0.8 V                         0V
                                                                                         Input
           Input                             Output

AC Testing (all speed options except -70): Inputs are driven at     AC Testing for -70 devices: Inputs are driven at 3.0 V for a
2.4 V for a logic "1" and 0.45 V for a logic "0". Input pulse rise  logic "1" and 0 V for a logic "0". Input pulse rise and fall times
and fall times are 10 ns.                                           are 10 ns.

                                                                                                                                              18879C-17

SWITCHING CHARACTERISTICS over operating range unless otherwise specified
AC Characteristics--Read Only Operation

    Parameter Symbols                                                        Am28F256A Speed Options

    JEDEC  Standard                   Parameter Description              -70 -90 -120 -150 -200 Unit

    tAVAV  tRC           Read Cycle Time (Note 2)                   Min  70                     90 120 150 200 ns
    tELQV
    tAVQV  tCE           Chip Enable Access Time                    Max  70                     90 120 150 200 ns
    tGLQV
           tACC          Address Access Time                        Max  70                     90 120 150 200 ns
    tELQX
           tOE           Output Enable Access Time                  Max  35                     35  50  55          55  ns

           tLZ           Chip Enable to Output in Low Z             Min  0                      0   0            0  0   ns
                         (Note 2)

    tEHQZ  tDF           Chip Disable to Output in High Z           Max  20                     20  30  35          35  ns
                         (Note 1)

    tGLQX  tOLZ          Output Enable to Output in Low Z           Min  0                      0   0            0  0   ns
                         (Note 2)

    tGHQZ  tDF           Output Disable to Output in High Z         Max 20                      20  30  35          35  ns
                         (Note 2)

    tAXQX  tOH           Output Hold from first of Address,         Min  0                      0   0            0  0   ns
                         CE#, or OE# Change (Note 2)

    tVCS                 VCC Setup Time to Valid Read               Min  50                     50  50  50          50  s
                         (Note 2)

Notes:
1. Guaranteed by design not tested.

2. Not 100% tested.

24                                                   Am28F256A
AC Characteristics--Write/Erase/Program Operations

Parameter Symbols                                                 Am28F256A Speed Options

JEDEC   Standard   Parameter Description                      -70 -90 -120 -150 -200 Unit

tAVAV   tWC        Write Cycle Time (Note 4)             Min  70  90 120 150 200 ns
tAVWL
tWLAX   tAS        Address Setup Time                    Min  0   0   0   0                0   ns
tDVWH
tWHDX   tAH        Address Hold Time                     Min  45  45  50  60               75  ns

tOEH   tDS        Data Setup Time                       Min  45  45  50  50               50  ns

        tDH        Data Hold Time                        Min  10  10  10  10               10  ns

                   Output Enable Hold Time for           Min  10  10  10  10               10  ns
                   Embedded Algorithm only

tGHWL              Read Recovery Time before Write       Min  0   0   0   0                0   s
tELWLE
        tCSE       Chip Enable Embedded Algorithm        Min  20  20  20  20               20  ns
                   Setup Time

tWHEH  tCH        Chip Enable Hold Time                 Min  0   0   0   0                0   ns
tWLWH
tWHWL   tWP        Write Pulse Width                     Min  45  45  50  60               60  ns

tWHWH3  tWPH       Write Pulse Width HIGH                Min  20  20  20  20               20  ns

                   Embedded Programming Operation        Min  14  14  14  14               14  s
                   (Note 2)

tWHWH4             Embedded Erase Operation (Note 3) Typ      5   5   5   5                5   sec
tVPEL
                   VPP Setup Time to Chip Enable LOW     Min  100 100 100 100 100 ns
                   (Note 4)

tVCS               VCC Setup Time to Chip Enable LOW     Min  50  50  50  50               50  s
                   (Note 4)

tVPPR              VPP Rise Time 90% VPPH (Note 4)       Min 500 500 500 500 500 ns
tVPPF              VPP Fall Time 90% VPPL (Note 4)       Min 500 500 500 500 500 ns
tLKO               VCC < VLKO to Reset (Note 4)          Min 100 100 100 100 100 ns

Notes:
1. Read timing characteristics during read/write operations are the same as during read-only operations. Refer to AC

    Characteristics for Read Only operations.

2. Embedded program operation of 14 s consists of 10 s program pulse and 4 s write recovery before read. This is the
    minimum time for one pass through the programming algorithm.

3. Embedded erase operation of 5 sec consists of 4 sec array pre-programming time and 1 sec array erase time. This is a typical
    time for one embedded erase operation.

4. Not 100% tested.

                                              Am28F256A                                        25
KEY TO SWITCHING WAVEFORMS

    WAVEFORM                    INPUTS                                                          OUTPUTS

                                                                                   Steady

                                                                        Changing from H to L

                                                                        Changing from L to H

                         Don't Care, Any Change Permitted                                  Changing, State Unknown

                         Does Not Apply                                            Center Line is High Impedance State (High Z)

SWITCHING WAVEFORMS                                            Outputs      Data                Standby, Power-down
                                                               Enabled      Valid
                                                   Device and                                    tEHQZ
                  Power-up, Standby Address Selection                                             (tDF)
                                                                                                 tGHQZ
Addresses                Addresses Stable                                                         (tDF)

                                                               tAVAV (tRC)

    CE#

OE# (G#)

                         tWHGL

WE# (W#)                                tGLQV (tOE)
                                tELQV (tCE)
                                                                                   tAXQX (tOH)
                                                   tGLQX (tOLZ)

           tVCS  High Z  tELQX (tLZ)                                                                     High Z
Data (DQ)                                                                                                              18879C-18
                                                                            Output Valid

                         tAVQV (tACC)

    5.0 V
     VCC
      0V

                         Figure 9. AC Waveforms for Read Operations

26                                                             Am28F256A
SWITCHING WAVEFORMS

              Embedded               Embedded      Erase      Data# Polling Standby    Read
             Erase Setup                Erase

Addresses                  tWC       tAS                                               tRC
        CE#  tGHWL                     tAH
        OE#

                                tWP                tWHWH3 OR 4
                                                                  DQ7# DQ7#
WE#             tCSE                 tWPH                                                                  tDF
Data         tVCS                             tDH                                      tOE
VCC
                                30h  30h                                                                  tOH
                                                                                              tCE
                                tDS

VPP

                      tVPEL

                                                                                             18879C-19

Note:
DQ7# is the complement of the data written to the device.

                                 Figure 10. AC Waveforms for Embedded Erase Operation

                                                   Am28F256A                                                    27
SWITCHING WAVEFORMS                                   Data# Polling                     Read
                                                              PA                         tRC
                                  Embedded Embedded
                               Program Setup Program

Addresses                         PA
        CE#
        OE#        tWC            tAS

                                     tAH
                        tGHWL

                                                      tWHWH3 OR 4

    WE#            tWP
    Data
     VCC           tCSE tDH tWPH                                                   tOE        tDF

                        50h       DIN                              DQ7# DQ7# DOUT

             tVCS

                   tDS                                                                               tOH
                                                                                        tCE

    VPP

                   tVPEL

                                                                                              18879C-20

Notes:
DIN is data input to the device.
DQ7# is the complement of the data written to the device.

DOUT is the data written to the device.
                           Figure 11. AC Waveforms for Embedded Programming Operation

28                                                    Am28F256A
AC CHARACTERISTICS--WRITE/ERASE/PROGRAM OPERATIONS
Alternate CE# Controlled Writes

Parameter Symbols                                                   Am28F256A Speed Options

JEDEC Standard       Parameter Description                      -70 -90 -120 -150 -200 Unit

tAVAV   tWC          Write Cycle Time (Note 4)             Min 70 90 120 150 200 ns
tAVEL
tELAX   tAS          Address Setup Time                    Min  0   0    0    0              0                        ns
tDVEH
tEHDX   tAH          Address Hold Time                     Min 45 45     50   60             75                       ns

tOEH    tDS          Data Setup Time                       Min 45 45     50   50             50                       ns

        tg           Data Hold Time                        Min 10 10     10   10             10                       ns

                     Output Enable Hold Time for           Min 10 10     10   10             10                       ns
                     Embedded Algorithm only

tGHEL                Read Recovery Time Before Write       Min  0   0    0    0              0                        s
tWLEL
tEHWK   tWS          WE# Setup Time by CE#                 Min  0   0    0    0              0                        ns
tELEH   tWH          WE# Hold Time
tEHEL   tCP          Write Pulse Width                     Min  0   0    0    0              0                        ns
        tCPH         Write Pulse Width HIGH
tEHEH3                                                     Min 65 65     70   80             80                       ns

                                                           Min 20 20     20   20             20                       ns

                     Embedded Programming Operation        Min 14 14     14   14             14                       s
                     (Note 2)

tEHEH4               Embedded Erase Operation (Note 3) Typ      5   5    5    5              5                        sec
tVPEL
                     VPP Setup Time to Chip Enable LOW     Min  100 100  100  100  100                                ns
                     (Note 4)

tVCS                 VCC Setup Time to Chip Enable LOW     Min  50  50   50   50             50                       s
                     (Note 4)

tVPPR                VPP Rise Time 90% VPPH (Note 4)       Min 500 500 500 500 500 ns

tVPPF                VPP Fall Time 90% VPPL (Note 4)       Min 500 500 500 500 500 ns

tLKO                 VCC < VLKO to Reset (Note 4)          Min 100 100 100 100 100 ns

Notes:
1. Read timing characteristics during read/write operations are the same as during read-only operations. Refer to AC

    Characteristics for Read Only operations.

2. Embedded program operation of 14 s consists of 10 s program pulse and 4 s write recovery before read. This is the
    minimum time for one pass through the programming algorithm.

3. Embedded erase operation of 5 sec consists of 4 sec array pre-programming time and one sec array erase time. This is a
    typical time for one embedded erase operation.

4. Not 100% tested.

                                                Am28F256A                                                                29
SWITCHING WAVEFORMS

                                  Embedded Embedded                    Data# Polling
                                Program Setup Program                           PA

Addresses                                      PA        tEHEH3 OR 4
       WE#                                                             DQ7# DQ7# DOUT
                                tWC            tAS

                                               tAH

            tGHEL

    OE#                                  tCPH
    CE#                         tCP

                           tWS                 tDH
    Data
                                50h                 DIN
    VCC
                                     tDS

    VPP     tVPEL

                                                                                                                                                                               18879C-21

Notes:
1. DIN is data input to the device.
2. DQ7# is complement of the data written to the device.
3. DOUT is the data written to the device.

      Figure 12. AC Waveforms for Embedded Programming Operation Using CE# Controlled Writes

30                                             Am28F256A
ERASE AND PROGRAMMING PERFORMANCE

                                                   Limits

                                              Typ          Max

           Parameter     Min                  (Note 1) (Note 2)     Unit                             Comments
Chip Erase Time        100,000                                       sec   Excludes 00h programming prior to erasure
Chip Programming Time                         1            10        sec   Excludes system-level overhead
Write/Erase Cycles                                                 Cycles
Byte Programming Time                         0.5          12.5      s

                                              14                     ms

                                                             96
                                                         (Note 3)

Notes:
1. 25C, 12 V VPP.
2. Maximum time specified is lower than worst case. Worst case is derived from the Embedded Algorithm internal counter which

    allows for a maximum 6000 pulses for both program and erase operations. Typical worst case for program and erase is
    significantly less than the actual device limit.

3. Typical worst case = 84 s. DQ5 = "1" only after a byte takes longer than 96 ms to program.

LATCHUP CHARACTERISTICS                                                                   Min            Max
                                                                                        1.0 V         13.5 V
                                                     Parameter                          1.0 V      VCC + 1.0 V
Input Voltage with respect to VSS on all pins except I/O pins (Including A9 and VPP)  100 mA       +100 mA
Input Voltage with respect to VSS on all pins I/O pins
Current
Includes all pins except VCC. Test conditions: VCC = 5.0 V, one pin at a time.

PIN CAPACITANCE

Parameter              Parameter Description                       Test Conditions     Typ      Max                   Unit
Symbol

CIN       Input Capacitance                               VIN = 0                     8        10                    pF
COUT       Output Capacitance                              VOUT = 0
CIN2       VPP Input Capacitance                           VPP = 0                     8        12                    pF

                                                                                       8        12                    pF

Note: Sampled, not 100% tested. Test conditions TA = 25C, f = 1.0 MHz.

DATA RETENTION                                                       Test Conditions   Min           Unit
                                                                            150C
                                   Parameter                                125C      10            Years

Minimum Pattern Data Retention Time

                                                                                       20            Years

                                                           Am28F256A                                                        31
PHYSICAL DIMENSIONS
PD032--32-Pin Plastic DIP (measured in inches)

                        1.640                                                                                   .600
                        1.670                                                                                   .625

    32                                          17                                                                                      .009
                                                      .530                                                                              .015
           Pin 1 I.D.                                 .580
                                                                                                                .630
                  .045                         16                                                               .700
                  .065                                                                          0
    .140                       .005 MIN                                                         10
    .225

                                                            SEATING PLANE                                    16-038-S_AG
                                                                                                             PD 032
                        .090                   .015                                                          EC75
                                                                                                             5-28-97 lv
    .120                .110             .016  .060

    .160                                 .022

PL032--32-Pin Plastic Leaded Chip Carrier (measured in inches)

    .585                           .485                                     .009                                   .042
    .595              .447 .495                                             .015                                   .056
                      .453
        .547                                               .125                                              16-038FPO-5
        .553         Pin 1 I.D.                            .140                                              PL 032
                                                                                                             DA79
               .026                                             .080                            .400         6-28-94 ae
               .032                                             .095
                                               SEATING                                          REF.
                                                  PLANE                                                .490

                                                                                          .013         .530
                                                                                          .021

                                         .050 REF.

                     TOP VIEW                                                                   SIDE VIEW

32                                             Am28F256A
PHYSICAL DIMENSIONS
TS032--32-Pin Standard Thin Small Outline Package (measured in millimeters)

                                                                                                                                                   0.95
                                                                                                                                                   1.05

                              Pin 1 I.D.
        1

      18.30                       7.90
      18.50                       8.10

      19.80                                                       0.50 BSC
      20.20
                                                                 0.05
                                                                 0.15

                                  0.08  16-038-TSOP-2
                                        TS 032
1.20                              0.20  DA95
MAX                                     3-25-97 lv
                                  0.10

                        0        0.21

                        5

                            0.50
                            0.70

             Am28F256A                                                                                                                                   33
PHYSICAL DIMENSIONS
TSR032--32-Pin Reversed Thin Small Outline Package (measured in millimeters)

                                                                                                                                                   0.95
                                                                                                                                                   1.05
                               Pin 1 I.D.
        1

      18.30                             7.90
      18.50                             8.10

      19.80                                                               0.50 BSC
      20.20
                                                                        0.05
                                                                        0.15

1.20                              0.08  16-038-TSOP-2
MAX                               0.20  TSR032
                                        DA95
                                  0.10  3-25-97 lv

                        0        0.21

                        5

                            0.50
                            0.70

34           Am28F256A
DATA SHEET REVISION SUMMARY FOR                         Erase and Programming Performance
AM28F256A
                                                        Chip Programming Time--Typical: Changed value
Deleted -75, -95, and -250 speed options. Matched for-  from 2 to 0.5 sec.
matting to other current data sheets.

Revision C+1

Programming In A PROM Programmer:
Deleted the paragraph "(Refer to the AUTO SELECT
paragraph in the ERASE, PROGRAM, and READ
MODE section for programming the Flash memory de-
vice in-system)."

Revision C+2

Product Selector Guide
Corrected maximum access time for -200 to 200 ns.

Trademarks
Copyright 1998 Advanced Micro Devices, Inc. All rights reserved.
ExpressFlash is a trademark of Advanced Micro Devices, Inc.
AMD, the AMD logo, and combinations thereof are registered trademarks of Advanced Micro Devices, Inc.
Product names used in this publication are for identification purposes only and may be trademarks of their respective companies.

Am28F256A                                                                                                                         35
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