电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

25C128

器件型号:25C128
器件类别:配件   
厂商名称:Catalyst
厂商官网:http://www.catalyst-semiconductor.com/
下载文档

器件描述

文档预览

25C128器件文档内容

CAT25C128/256

128K/256K-Bit SPI Serial CMOS E2PROM

FEATURES                                                            s 100,000 Program/Erase Cycles
                                                                    s 100 Year Data Retention
s 5 MHz SPI Compatible                                              s Self-Timed Write Cycle
s 1.8 to 6.0 Volt Operation                                         s 8-Pin DIP/SOIC, 16-Pin SOIC, 14-Pin TSSOP
s Hardware and Software Protection
s Zero Standby Current                                                 and 20-Pin TSSOP
s Low Power CMOS Technology                                         s 64-Byte Page Write Buffer
s SPI Modes (0,0 &1,1)                                              s Block Write Protection
s Commercial, Industrial and Automotive
                                                                        Protect 1/4, 1/2 or all of E2PROM Array
   Temperature Ranges

DESCRIPTION

The CAT25C128/256 is a 128K/256K-Bit SPI Serial                     out (SO) are required to access the device. The HOLD
CMOS E2PROM internally organized as 16Kx8/32Kx8                     pin may be used to suspend any serial communication
bits. Catalyst's advanced CMOS Technology substan-                  without resetting the serial sequence. The CAT25C128/
tially reduces device power requirements. The                       256 is designed with software and hardware write pro-
CAT25C128/256 features a 64-byte page write buffer.                 tection features including Block Lock protection. The
The device operates via the SPI bus serial interface and            device is available in 8-pin DIP, 8-pin SOIC, 16-pin
is enabled though a Chip Select (CS). In addition to the            SOIC, 14-pin TSSOP and 20-pin TSSOP packages.
Chip Select, the clock input (SCK), data in (SI) and data

PIN CONFIGURATION                                                           BLOCK DIAGRAM

SOIC Package (S, K) TSSOP Package (U14) DIP Package (P)                                                                    SENSE AMPS
                                                                                                                        SHIFT REGISTERS
CS 1   8 VCC                           CS 1      14 VCC      CS 1  8 VCC
        7 HOLD                                    13 HOLD     SO 2  7 HOLD  WORD ADDRESS                     COLUMN
SO 2   6 SCK                           SO 2      12 NC       WP 3  6 SCK        BUFFERS                   DECODERS
WP 3                                   NC 3      11 NC      VSS 4  5 SI
VSS 4   5 SI                                      10 NC
                                        NC 4
SOIC Package (S16)                      NC 5       9 SCK
                                        WP 6       8 SI
                                        VSS 7

CS  1   16 VCC                          TSSOP Package (U20)            SO        I/O
        15 HOLD                                                         SI  CONTROL
SO 2    14 NC                           NC 1      20 NC
        13 NC                                     19 VCC               CS        SPI
NC 3    12 NC                           CS 2      18 HOLD              WP   CONTROL   CONTROL LOGIC        E2PROM
        11 NC                           SO 3      17 HOLD           HOLD                                    ARRAY
NC 4    10 SCK                                    16 NC               SCK      LOGIC                 XDEC
         9 SI                           SO 4      15 NC
NC 5                                    NC 5                                  BLOCK
                                         NC 6     14 SCK                    PROTECT
NC 6                                              13 SI
                                        WP 7                                   LOGIC
WP 7                                    VSS 8     12 NC
                                         NC 9     11 NC                       STATUS
VSS 8                                   NC 10                               REGISTER

PIN FUNCTIONS

    Pin Name                Function                                                                              DATA IN
                                                                                                                STORAGE
        SO      Serial Data Output
        SCK     Serial Clock                                                                                HIGH VOLTAGE/
        WP      Write Protect                                                                              TIMING CONTROL
        VCC     +1.8V to +6.0V Power Supply
        VSS     Ground                                                                                                          25C128 F02
        CS      Chip Select
        SI      Serial Data Input
        HOLD    Suspends Serial Input

    NC          No Connect                                          Note: CAT25C256 not available in 8-Lead S or U packages.

2001 by Catalyst Semiconductor, Inc.                       1                                             Doc. No. 25088-00 1/01

Characteristics subject to change without notice
CAT25C128/256

ABSOLUTE MAXIMUM RATINGS*                                                   *COMMENT

Temperature Under Bias ................. 55C to +125C                    Stresses above those listed under "Absolute Maximum
Storage Temperature ....................... 65C to +150C                 Ratings" may cause permanent damage to the device.
Voltage on any Pin with                                                     These are stress ratings only, and functional operation
                                                                            of the device at these or any other conditions outside of
    Respect to VSS(1) .................. 2.0V to +VCC +2.0V                those listed in the operational sections of this specifica-
VCC with Respect to VSS ................................ 2.0V to +7.0V     tion is not implied. Exposure to any absolute maximum
Package Power Dissipation                                                   rating for extended periods may affect device perfor-
                                                                            mance and reliability.
    Capability (Ta = 25C) ................................... 1.0W
Lead Soldering Temperature (10 secs) ............ 300C
Output Short Circuit Current(2) ........................ 100 mA

RELIABILITY CHARACTERISTICS

Symbol                       Parameter         Min.   Max.                     Units           Reference Test Method
NEND(3)                Endurance            100,000                        Cycles/Byte   MIL-STD-883, Test Method 1033
TDR(3)                 Data Retention                                                    MIL-STD-883, Test Method 1008
VZAP(3)                ESD Susceptibility     100                              Years     MIL-STD-883, Test Method 3015
ILTH(3)(4)             Latch-Up               2000                             Volts     JEDEC Standard 17
                                               100                               mA

D.C. OPERATING CHARACTERISTICS
VCC = +1.8V to +6.0V, unless otherwise specified.

Symbol                           Parameter            Min.                  Limits  Max.       Units      Test Conditions
  ICC1                                                                       Typ.    10         mA    VCC = 5V @ 5MHz
                        Power Supply Current                                                          SO=open; CS=Vss
  ICC2                  (Operating Write)                                             2         mA    VCC = 5.5V
                                                                                                      FCLK = 5MHz
  ISB                   Power Supply Current                                          0         A    CS = VCC
                        (Operating Read)                                                              VIN = VSS or VCC
  ILI                                                                                 2         A
  ILO                   Power Supply Current                                          3         A    VOUT = 0V to VCC,
                        (Standby)                                                                     CS = 0V
                                                                                                 V
                        Input Leakage Current                                                    V        4.5VVCC<5.5V
                                                                                                 V        IOL = 3.0mA
                        Output Leakage Current                                                   V        IOH = -1.6mA

VIL(3)                  Input Low Voltage            -1                             VCC x 0.3
VIH(3)                  Input High Voltage      VCC x 0.7                           VCC + 0.5
VOL1                    Output Low Voltage
VOH1                    Output High Voltage     VCC - 0.8                               0.4

VOL2                    Output Low Voltage                                          0.2        V 1.8VVCC<2.7V
VOH2                    Output High Voltage
                                                VCC-0.2                                        V      IOL = 150A

                                                                                                      IOH = -100A

Note:
(1) The minimum DC input voltage is 0.5V. During transitions, inputs may undershoot to 2.0V for periods of less than 20 ns. Maximum DC

     voltage on output pins is VCC +0.5V, which may overshoot to VCC +2.0V for periods of less than 20 ns.
(2) Output shorted for no more than one second. No more than one output shorted at a time.
(3) This parameter is tested initially and after a design or process change that affects the parameter.
(4) Latch-up protection is provided for stresses up to 100 mA on address and data pins from 1V to VCC +1V.

Doc. No. 25088-00 1/01                                                   2
                                                                                                              CAT25C128/256

Figure 1. Sychronous Data Timing

        VIH                                                                                                                                                       tCS

  CS    VIL                                        tWH                                                                  tCSH
SCK            tCSS                                              tWL

        VIH

        VIL

                                  tSU              tH

               VIH                       VALID IN

     SI                                                                   tRI
                                                                          tFI
               VIL

                                                                     tV             tHO                       tDIS
                                                                                                                    HI-Z
              VOH   HI-Z

    SO

               VOL

Note: Dashed Line= mode (1, 1) -- -- -- --

A.C. CHARACTERISTICS (CAT25C128)

SYMBOL PARAMETER                                       Vcc=                Limits              VCC =          UNITS          Test
                                                    1.8V-6.0V                               4.5V-5.5V           ns        Conditions
                                                                            VCC =                               ns
                                                   Min. Max.             2.5V-6.0V       Min. Max.              ns        CL = 50pF
                                                                                                                ns
                                                                     Min. Max.                                 MHz
                                                                                                                ns
tSU                 Data Setup Time                     100          70                  35                     s
                                                                                                                s
tH                  Data Hold Time                      100          70                  35                     ns
                                                                                                                ns
tWH                 SCK High Time                       250          150                 80                     ms
tWL                 SCK Low Time                                                                                ns
fSCK                Clock Frequency                     250          150                 80                     ns
tLZ                 HOLD to Output Low Z                                                                        ns
tRI(1)              Input Rise Time                     DC   1 DC              3         DC              5      ns
tFI(1)              Input Fall Time                                                                             ns
tHD                 HOLD Setup Time                          50                50                        50     ns
tCD                 HOLD Hold Time                                                                              ns
                                                             2                 2                         2      ns
                                                                                                                ns
                                                             2                 2                         2

                                                        250          250                 40

                                                        250          250                 40

tWC                 Write Cycle Time                         10                10                        5

tV                  Output Valid from Clock Low              250               250                       80

tHO                 Output Hold Time                    0            0                   0

tDIS                Output Disable Time                      250               250                       100

tHZ                 HOLD to Output High Z                    150               150                       50

tCS                 CS High Time                   1000              250                 100

tCSS                CS Setup Time                  1000              250                 100

tCSH                CS Hold Time                   1000              250                 100

tWPS                WP Setup Time                       50           50                  50

tWPH                WP Hold Time                        50           50                  50

NOTE:
(1) This parameter is tested initially and after a design or process change that affects the parameter.

                                                                  3                                                       Doc. No. 25088-00 1/01
CAT25C128/256

A.C. CHARACTERISTICS (CAT25C256)

                                                     Limits

                                          Vcc=     VCC=          VCC=                                    VCC =

                                     1.8V-6.0V 2.5V-6.0V 2.7V-6.0V 4.5V-5.5V                                          Test

SYMBOL PARAMETER                     Min. Max. Min. Max. Min. Max. Min. Max. UNITSConditions

tSU     Data Setup Time              500        100          70                                          35     ns

tH      Data Hold Time               500        100          70                                          35     ns

tWH     SCK High Time                2500       250          200                                         80     ns

tWL     SCK Low Time                 2500       250          200                                         80     ns

fSCK    Clock Frequency              DC 0.2 DC       2.0 DC 2.5 DC                                            5 MHz
tLZ     HOLD to Output Low Z                                                                                  50 ns
tRI(1)  Input Rise Time                    100       50           50                                          2 s
tFI(1)  Input Fall Time                                                                                       2 s
tHD     HOLD Setup Time                    2             2        2
tCD     HOLD Hold Time                                                                                                       CL = 50pF
                                           2             2        2                                                   ns
                                                                                                                      ns
                                     250        100          100                                         40

                                     250        100          100                                         40

tWC     Write Cycle Time                   10        10           10                                            5 ms

tV      Output Valid from Clock Low        250       200          200                                         80 ns

tHO     Output Hold Time             0          0            0                                           0      ns

tDIS    Output Disable Time                250       200          200                                         100 ns
tHZ     HOLD to Output High Z
tCS     CS High Time                       150       100          100                                         50 ns
tCSS    CS Setup Time
tCSH    CS Hold Time                 100        100          100                                         100    ns
tWPS    WP Setup Time
tWPH    WP Hold Time                 100        100          100                                         100    ns

                                     100        100          100                                         100    ns

                                     50         50           50                                          50     ns

                                     50         50           50                                          50     ns

NOTE:

(1) This parameter is tested initially and after a design or process change that affects the parameter.

Doc. No. 25088-00 1/01                          4
                                                                   CAT25C128/256

FUNCTIONAL DESCRIPTION                                             CS: Chip Select

The CAT25C128/256 supports the SPI bus data trans-                 CS is the Chip select pin. CS low enables the CAT25C128/
mission protocol. The synchronous Serial Peripheral                256 and CS high disables the CAT25C128/256. CS high
Interface (SPI) helps the CAT25C128/256 to interface               takes the SO output pin to high impedance and forces
directly with many of today's popular microcontrollers.            the device into a Standby Mode (unless an internal write
The CAT25C128/256 contains an 8-bit instruction regis-             operation is underway) The CAT25C128/256 draws
ter. (The instruction set and the operation codes are              ZERO current in the Standby mode. A high to low
detailed in the instruction set table)                             transition on CS is required prior to any sequence being
                                                                   initiated. A low to high transition on CS after a valid write
After the device is selected with CS going low, the first          sequence is what initiates an internal write cycle.
byte will be received. The part is accessed via the SI pin,
with data being clocked in on the rising edge of SCK.              WP: Write Protect
The first byte contains one of the six op-codes that define        WP is the Write Protect pin. The Write Protect pin will
the operation to be performed.                                     allow normal read/write operations when held high.
                                                                   When WP is tied low and the WPEN bit in the status
PIN DESCRIPTION                                                    register is set to "1", all write operations to the status
                                                                   register are inhibited. WP going low while CS is still low
SI: Serial Input                                                   will interrupt a write to the status register. If the internal
SI is the serial data input pin. This pin is used to input all     write cycle has already been initiated, WP going low will
opcodes, byte addresses, and data to be written to the             have no effect on any write operation to the status
25C128/256. Input data is latched on the rising edge of            register. The WP pin function is blocked when the WPEN
the serial clock.                                                  bit is set to 0.

SO: Serial Output                                                  HOLD: Hold
SO is the serial data output pin. This pin is used to              HOLD is the HOLD pin. The HOLD pin is used to pause
transfer data out of the 25C128/256. During a read cycle,          transmission to the CAT25C128/256 while in the middle
data is shifted out on the falling edge of the serial clock.       of a serial sequence without having to re-transmit entire
                                                                   sequence at a later time. To pause, HOLD must be
SCK: Serial Clock                                                  brought low while SCK is low. The SO pin is in a high
SCK is the serial clock pin. This pin is used to synchro-          impedance state during the time the part is paused, and
nize the communication between the microcontroller                 transitions on the SI pins will be ignored. To resume
and the 25C128/256. Opcodes, byte addresses, or data               communication, HOLD is brought high, while SCK is low.
present on the SI pin are latched on the rising edge of the        (HOLD should be held high any time this function is not
SCK. Data on the SO pin is updated on the falling edge             being used.) HOLD may be tied high directly to Vcc or tied
of the SCK.                                                        to Vcc through a resistor. Figure 9 illustrates hold timing
                                                                   sequence.
INSTRUCTION SET  Opcode
                 0000 0110                                                           Operation
Instruction      0000 0100
WREN             0000 0101                                                           Enable Write Operations
WRDI             0000 0001
RDSR             0000 0011                                                           Disable Write Operations
WRSR             0000 0010
READ                                                                                 Read Status Register
WRITE
                                                                                     Write Status Register

                                                                                     Read Data from Memory

                                                                                     Write Data to Memory

                                                                5  Doc. No. 25088-00 1/01
CAT25C128/256

STATUS REGISTER                                                  to protect quarter of the memory, half of the memory or
                                                                 the entire memory by setting these bits. Once protected
The Status Register indicates the status of the device.          the user may only read from the protected portion of the
                                                                 array. These bits are non-volatile.
The RDY (Ready) bit indicates whether the CAT25C128/
256 is busy with a write operation. When set to 1 a write        The WPEN (Write Protect Enable) is an enable bit for the
cycle is in progress and when set to 0 the device                WP pin. The WP pin and WPEN bit in the status register
indicates it is ready. This bit is read only                     control the programmable hardware write protect fea-
                                                                 ture. Hardware write protection is enabled when WP is
The WEL (Write Enable) bit indicates the status of the           low and WPEN bit is set to high. The user cannot write
write enable latch . When set to 1, the device is in a Write     to the status register (including the block protect bits and
Enable state and when set to 0 the device is in a Write          the WPEN bit) and the block protected sections in the
Disable state. The WEL bit can only be set by the WREN           memory array when the chip is hardware write pro-
instruction and can be reset by the WRDI instruction.            tected. Only the sections of the memory array that are
                                                                 not block protected can be written. Hardware write
The BPO and BP1 (Block Protect) bits indicate which              protection is disabled when either WP pin is high or the
blocks are currently protected. These bits are set by the        WPEN bit is zero.
user issuing the WRSR instruction. The user is allowed

STATUS REGISTER

7                       6          5    4                        3          2          1    0

WPEN                    X          X    X                        BP1        BP0        WEL  RDY

BLOCK PROTECTION BITS

Status Register Bits                          Array Address                              Protection
                                                 Protected
BP1                           BPO                                                       No Protection
                                                                                 Quarter Array Protection
                                        25C128                   25C256
                                                                                   Half Array Protection
0                             0         None                        None           Full Array Protection

0                             1         3000-3FFF                6000-7FFF

1                             0         2000-3FFF                4000-7FFF

1                             1         0000-3FFF                0000-7FFF

WRITE PROTECT ENABLE OPERATION

WPEN                    WP         WEL          Protected                 Unprotected        Status
   0                      X          0            Blocks                     Blocks         Register
   0                      X          1          Protected                   Protected       Protected
   1                    Low          0          Protected                    Writable       Writable
   1                    Low          1          Protected                   Protected       Protected
   X                    High         0          Protected                    Writable       Protected
   X                    High         1          Protected                   Protected       Protected
                                                Protected                    Writable       Writable

Doc. No. 25088-00 1/01                                        6
                                                               CAT25C128/256

DEVICE OPERATION                                               After the correct read instruction and address are sent,
                                                               the data stored in the memory at the selected address is
Write Enable and Disable                                       shifted out on the SO pin. The data stored in the memory
The CAT25C128/256 contains a write enable latch. This          at the next address can be read sequentially by continu-
latch must be set before any write operation. The device       ing to provide clock pulses. The internal address pointer
powers up in a write disable state when Vcc is applied.        is automatically incremented to the next higher address
WREN instruction will enable writes (set the latch) to the     after each byte of data is shifted out. When the highest
device. WRDI instruction will disable writes (reset the        address (7FFFh for 25C256 and 3FFFh for 25C128) is
latch) to the device. Disabling writes will protect the        reached, the address counter rolls over to 0000h allow-
device against inadvertent writes.                             ing the read cycle to be continued indefinitely. The read
                                                               operation is terminated by pulling the CS high. To read
READ Sequence                                                  the status register, RDSR instruction should be sent.
The part is selected by pulling CS low. The 8-bit read         The contents of the status register are shifted out on the
instruction is transmitted to the CAT25C128/256, fol-          SO line. The status register may be read at any time
lowed by the 16-bit address (the Most Significant Bit is       even during a write cycle.Read sequence is illustrated in
don't care for 25C256 and the two most significant bits        figure 4. Reading status register is illustrated in figure 5.
are don't care for the 25C128).

Figure 2. WREN Instruction Timing

     CS

SK

SI                                          0 0 0 0 0 1 10

    SO                                      HIGH IMPEDANCE
Note: Dashed Line= mode (1, 1) -- -- -- --

Figure 3. WRDI Instruction Timing

CS

SK

SI                                          0 0 0 0 0 1 00

      SO                                    HIGH IMPEDANCE
Note: Dashed Line= mode (1, 1) -- -- -- --

                                                            7  Doc. No. 25088-00 1/01
CAT25C128/256

WRITE Sequence                                                         Byte Write
The CAT25C128/256 powers up in a Write Disable                         Once the device is in a Write Enable state, the user may
state. Prior to any write instructions, the WREN instruc-              proceed with a write sequence by setting the CS low,
tion must be sent to CAT25C128/256. The device goes                    issuing a write instruction via the SI line, followed by the
into Write enable state by pulling the CS low and then                 16-bit address (the most significant bit is don't care for
clocking the WREN instruction into CAT25C128/256.                      25C256 and the two most significant bits are don't care
The CS must be brought high after the WREN instruction                 for the 25C128), and then the data to be written. Pro-
to enable writes to the device. If the write operation is              gramming will start after the CS is brought high. The low
initiated immediately after the WREN instruction without               to high transition of the CS pin must occur during the
CS being brought high, the data will not be written to the             SCK low time, immediately after clocking the least
array because the write enable latch will not have been                significant bit of the data. Figure 6 illustrates byte write
properly set. Also, for a successful write operation the               sequence.
address of the memory location(s) to be programmed
must be outside the protected address field location
selected by the block protection level.

Figure 4. Read Instruction Timing

CS

                 0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30
SK

                              OPCODE

SI   0000001 1                                                   BYTE ADDRESS*

SO                                       HIGH IMPEDANCE                                                       DATA OUT

                                                                                     7 6 5 432 1 0

                                                                                   MSB

         *Please check the instruction set table for address
Note: Dashed Line= mode (1, 1) -- -- -- --

Figure 5. RDSR Timing

CS

        0                  1     2       3       4            5  6  7  8        9 10 11 12 13 14

SCK

                              OPCODE

SI   0                  0     0       0       0               1  0  1

                                                                                         DATA OUT

SO                            HIGH IMPEDANCE                           7        6  5  4  32        10

                                                                       MSB

Note: Dashed Line= mode (1, 1) -- -- -- --

Doc. No. 25088-00 1/01                                              8
                                                                                                                   CAT25C128/256

During an internal write cycle, all commands will be                address will remain constant.The only restriction is that
ignored except the RDSR (Read Status Register) in-                  the 64 bytes must reside on the same page. If the
struction.                                                          address counter reaches the end of the page and clock
                                                                    continues, the counter will "roll over" to the first address
The Status Register can be read to determine if the write           of the page and overwrite any data that may have been
cycle is still in progress. If Bit 0 of the Status Register is      written. The CAT25C128/256 is automatically returned
set at 1, write cycle is in progress. If Bit 0 is set at 0, the     to the write disable state at the completion of the write
device is ready for the next instruction                            cycle. Figure 8 illustrates the page write sequence.

Page Write                                                          To write to the status register, the WRSR instruction
The CAT25C128/256 features page write capability.                   should be sent. Only Bit 2, Bit 3 and Bit 7 of the status
After the initial byte the host may continue to write up to         register can be written using the WRSR instruction.
64 bytes of data to the CAT25C128/256. After each byte              Figure 7 illustrates the sequence of writing to status
of data is received, six lower order address bits are               register.
internally incremented by one; the high order bits of

Figure 6. Write Instruction Timing

      CS

        012345678                                        21 22 23 24 25 26 27 28 29 30 31

SK

                          OPCODE                                                                      DATA IN

SI      00 00 00 10                                      ADDRESS         D7 D6 D5 D4 D3 D2 D1 D0

SO                  HIGH IMPEDANCE

Note: Dashed Line= mode (1, 1) -- -- -- --

Figure 7. WRSR Timing

CS         0     1     2     3              4   5     6  7          8    9 10 11 12 13 14 15
SCK

                                OPCODE                                            DATA IN

SI      0     0     0     0                 00     0     1          7    6  5  4                   3  2     10

                                                                    MSB

SO                  HIGH IMPEDANCE

Note: Dashed Line= mode (1, 1) -- -- -- --

Figure 8. Page Write Instruction Timing

CS

           012345678                                             21 22 23 24-31 32-39 24+(N-1)x8-1..24+(N-1)x8 24+Nx8-1

SK

                       OPCODE                                                             DATA IN

    SI  00 00 00 10                                      ADDRESS         Data Data Data               Data Byte N
                                                                         Byte 1 Byte 2 Byte 3
                                                                                                      7..1  0

     SO                                               HIGH IMPEDANCE
Note: Dashed Line= mode (1, 1) -- -- -- --

                                                                 9                                                 Doc. No. 25088-00 1/01
CAT25C128/256

DESIGN CONSIDERATIONS                                                  to start an internal write cycle. Access to the array during
                                                                       an internal write cycle is ignored and programming
The CAT25C128/256 powers up in a write disable state                   is continued. On power up, SO is in a high impedance.
and in a low power standby mode. A WREN instruction                    If an invalid op code is received, no data will be shifted
must be issued to perform any writes to the device after               into the CAT25C128/256, and the serial output pin (SO)
power up. Also,on power up CS should be brought low                    will remain in a high impedance state until the falling
to enter a ready state and receive an instruction. After               edge of CS is detected again.
a successful byte/page write or status register write the
CAT25C128/256 goes into a write disable mode. CS                                                        tCD
must be set high after the proper number of clock cycles
                                                                              tHD
Figure 9. HOLD Timing
                                                                            HIGH IMPEDANCE
    CS                          tCD
  SCK                   tHD                                                                               tLZ
HOLD

                                                            tHZ
SO

Note: Dashed Line= mode (1, 1) -- -- -- --

Figure 10. WP Timing                                             tWPS  tWPH

   CS                                                                        tCSH
  SCK

   WP
    WP
Note: Dashed Line= mode (1, 1) -- -- -- --

Doc. No. 25088-00 1/01                                           10
                                                                           CAT25C128/256

ORDERING INFORMATION

Prefix Device #              Suffix

CAT         25C256        K                                             I  - 1.8 TE13

Optional    Product          Temperature Range                             Tape & Reel
Company ID  Number           Blank = Commercial (0C to +70C)             TE13: 2000/Reel
            25C128: 128K     I = Industrial (-40C to +85C)
            25C256: 256K     A = Automotive (-40 to +105C)*

                                             Package                       Operating Voltage
                                             P = 8-Pin PDIP
                                             S = 8-Pin SOIC (JEDEC)        Blank (Vcc=2.5 to 6.0V)
                                             S16 = 16-Pin SOIC (JEDEC)     1.8 (Vcc=1.8 to 6.0V)
                                             K = 8-Pin SOIC (EIAJ)
                                             U14 = 14-Pin TSSOP
                                             U20 = 20-Pin TSSOP

* -40C to +125C is available upon request

Notes:
(1) The device used in the above example is a 25C256KI-1.8TE13 (SOIC, Industrial Temperature, 1.8 Volt to 6 Volt Operating

     Voltage, Tape & Reel)

                                     11                                    Doc. No. 25088-00 1/01
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

小广播

该厂商的其它器件

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved