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25C04

器件型号:25C04
器件类别:集成电路
文件大小:59.97KB,共0页
厂商名称:CATALYST [Catalyst Semiconductor]
厂商官网:http://www.catalyst-semiconductor.com/
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25C04器件文档内容

Advanced Information

CAT25C01/02/04/08/16

1K/2K/4K/8K/16K SPI Serial CMOS E2PROM

FEATURES                                                        s 1,000,000 Program/Erase Cycles
                                                                s 100 Year Data Retention
s 10 MHz SPI Compatible                                         s Self-Timed Write Cycle
s 1.8 to 6.0 Volt Operation                                     s 8-Pin DIP/SOIC, 8/14-Pin TSSOP and 8-Pin MSOP
s Hardware and Software Protection                              s 16/32-Byte Page Write Buffer
s Zero Standby Current                                          s Block Write Protection
s Low Power CMOS Technology
s SPI Modes (0,0 & 1,1)                                             Protect 1/4, 1/2 or all of E2PROM Array
s Commercial, Industrial and Automotive

   Temperature Ranges

DESCRIPTION

The CAT25C01/02/04/08/16 is a 1K/2K/4K/8K/16K Bit               input (SCK), data in (SI) and data out (SO) are required
SPI Serial CMOS E2PROM internally organized as                  to access the device. The HOLD pin may be used to
128x8/256x8/512x8/1024x8/2048x8 bits. Catalyst's ad-            suspend any serial communication without resetting the
vanced CMOS Technology substantially reduces de-                serial sequence. The CAT25C01/02/04/08/16 is de-
vice power requirements. The CAT25C01/02/04 fea-                signed with software and hardware write protection
tures a 16-byte page write buffer. The 25C08/16 fea-            features including Block Write protection. The device is
tures a 32-byte page write buffer.The device operates           available in 8-pin DIP, 8-pin SOIC, 8-pin MSOP and 8/
via the SPI bus serial interface and is enabled though a        14-pin TSSOP packages.
Chip Select (CS). In addition to the Chip Select, the clock
                                                             DIP Package (P)                     TSSOP Package (U)
PIN CONFIGURATION

TSSOP Package (U14) SOIC Package (S)

CS 1      14 VCC                         CS 1     8 VCC      CS 1       8 VCC     CS 1                 8       VCC
          13 HOLD                                 7 HOLD     SO 2       7 HOLD
SO 2      12 NC                          SO 2     6 SCK      WP 3       6 SCK     SO 2                 7 HOLD
NC 3      11 NC                          WP 3               VSS 4       5 SI
          10 NC                         VSS 4     5 SI                            WP 3                 6       SCL
NC 4
NC 5       9 SCK                                                                  VSS            4     5 SI
WP 6       8 SI
VSS 7                                   MSOP Package (R)*       BLOCK DIAGRAM

                                        CS 1      8 VCC                                                   SENSE AMPS
                                         SO 2     7 HOLD                                               SHIFT REGISTERS
                                        WP 3      6 SCK
                                        VSS 4                                                                COLUMN
                                                  5 SI                                                     DECODERS

                                        *CAT 25C01/02 only                    WORD ADDRESS
                                                                                   BUFFERS

PIN FUNCTIONS

Pin Name       Function                                            SO        I/O  CONTROL LOGIC  XDEC  E2PROM
SO             Serial Data Output                                   SI  CONTROL                         ARRAY
SCK            Serial Clock
WP             Write Protect                                       CS        SPI
                                                                   WP   CONTROL
                                                                HOLD
                                                                  SCK      LOGIC

VCC            +1.8V to +6.0V Power Supply                                BLOCK                               DATA IN
VSS            Ground                                                   PROTECT                             STORAGE
CS             Chip Select
SI             Serial Data Input                                           LOGIC                        HIGH VOLTAGE/
HOLD           Suspends Serial Input                                                                   TIMING CONTROL
NC             No Connect                                                 STATUS
                                                                        REGISTER                                            25C128 F02

1999 by Catalyst Semiconductor, Inc.                       1                                         Doc. No. 25067-00 5/00

Characteristics subject to change without notice
CAT25C01/02/04/08/16                                                                                  Advanced Information

ABSOLUTE MAXIMUM RATINGS*                                                   *COMMENT

Temperature Under Bias ................. 55C to +125C                    Stresses above those listed under "Absolute Maximum
Storage Temperature ....................... 65C to +150C                 Ratings" may cause permanent damage to the device.
Voltage on any Pin with                                                     These are stress ratings only, and functional operation
                                                                            of the device at these or any other conditions outside of
    Respect to VSS(1) .................. 2.0V to +VCC +2.0V                those listed in the operational sections of this specifica-
VCC with Respect to VSS ................................ 2.0V to +7.0V     tion is not implied. Exposure to any absolute maximum
Package Power Dissipation                                                   rating for extended periods may affect device perfor-
                                                                            mance and reliability.
    Capability (Ta = 25C) ................................... 1.0W
Lead Soldering Temperature (10 secs) ............ 300C
Output Short Circuit Current(2) ........................ 100 mA

RELIABILITY CHARACTERISTICS

Symbol                       Parameter           Min.   Max.                   Units           Reference Test Method
NEND(3)                Endurance            1,000,000                      Cycles/Byte   MIL-STD-883, Test Method 1033
TDR(3)                 Data Retention                                                    MIL-STD-883, Test Method 1008
VZAP(3)                ESD Susceptibility       100                            Years     MIL-STD-883, Test Method 3015
ILTH(3)(4)             Latch-Up                2000                            Volts     JEDEC Standard 17
                                                 100                             mA

D.C. OPERATING CHARACTERISTICS
VCC = +1.8V to +6.0V, unless otherwise specified.

Symbol                           Parameter              Min.                Limits  Max.       Units      Test Conditions
  ICC1                                                                       Typ.     5         mA    VCC = 5V @ 5MHz
                        Power Supply Current                                                          SO=open; CS=Vss
  ICC2                  (Operating Write)                                             3         mA    VCC = 5.5V
                                                                                                      FCLK = 5MHz
  ISB                   Power Supply Current                                          0         A    CS = VCC
                        (Operating Read)                                                              VIN = VSS or VCC
  ILI                                                                                 2         A
  ILO                   Power Supply Current                                          3         A    VOUT = 0V to VCC,
                        (Standby)                                                                     CS = 0V
                                                                                                 V
                        Input Leakage Current                                                    V        4.5VVCC<5.5V
                                                                                                 V        IOL = 3.0mA
                        Output Leakage Current                                                   V        IOH = -1.6mA

VIL(3)                  Input Low Voltage            -1                             VCC x 0.3
VIH(3)                  Input High Voltage      VCC x 0.7                           VCC + 0.5
VOL1                    Output Low Voltage
VOH1                    Output High Voltage     VCC - 0.8                               0.4

VOL2                    Output Low Voltage                                          0.2        V 1.8VVCC<2.7V
VOH2                    Output High Voltage
                                                VCC-0.2                                        V      IOL = 150A

                                                                                                      IOH = -100A

Note:
(1) The minimum DC input voltage is 0.5V. During transitions, inputs may undershoot to 2.0V for periods of less than 20 ns. Maximum DC

     voltage on output pins is VCC +0.5V, which may overshoot to VCC +2.0V for periods of less than 20 ns.
(2) Output shorted for no more than one second. No more than one output shorted at a time.
(3) This parameter is tested initially and after a design or process change that affects the parameter.
(4) Latch-up protection is provided for stresses up to 100 mA on address and data pins from 1V to VCC +1V.

Doc. No. 25067-00 5/00                                                   2
Advanced Information                                                                                         CAT25C01/02/04/08/16

Figure 1. Sychronous Data Timing

          VIH                                                                                                                                            tCS

      CS  VIL                               tWH                                                                tCSH
    SCK          tCSS                                   tWL

          VIH

          VIL

                             tSU            tH

               VIH                VALID IN

     SI                                                          tRI
                                                                 tFI
               VIL

                                                             tV               tHO                            tDIS
                                                                                                                   HI-Z
          VOH       HI-Z

     SO

                 VOL

Note: Dashed Line= mode (1, 1)

A.C. CHARACTERISTICS

SYMBOL PARAMETER                                                      Limits    4.5V-5.5V                                    Test
                                             1.8V-6.0V 2.5V-6.0V              Min. Max.                      UNITS Conditions
                                            Min. Max. Min. Max.
                                                                                                               ns VIH = 2.4V
tSU            Data Setup Time              50          20                    20                               ns CL = 100pF
                                                                                                               ns VOL = 0.8V
tH             Data Hold Time               50          20                    20                               ns VOH = 2.0v
                                                                                                             MHz
tWH            SCK High Time                250         75                    40                               ns
                                                                                                               s
tWL            SCK Low Time                 250         75                    40                               s
                                                                                                               ns
fSCK           Clock Frequency              DC   1 DC                 5 DC 10                                  ns CCLL==15000ppFF
tLZ            HOLD to Output Low Z                                                                           ms
tRI(1)         Input Rise Time                   50                   50                                 50    ns
tFI(1)         Input Fall Time                                                                                 ns
tHD            HOLD Setup Time                   2                    2                                  2     ns
tCD            HOLD Hold Time                                                                                  ns
                                                 2                    2                                  2     ns
                                                                                                               ns
                                            100         40                    40                               ns
                                                                                                               ns
                                            100         40                    40                               ns

tWC            Write Cycle Time                  10                   5                                  5                    Doc. No. 25067-00 5/00

tV             Output Valid from Clock Low       250                  80                                 80

tHO            Output Hold Time             0           0                     0

tDIS           Output Disable Time               250                  75                                 75
tHZ            HOLD to Output High Z
tCS            CS High Time                      150                  50                                 50
tCSS           CS Setup Time
tCSH           CS Hold Time                 500         100                   100
tWPS           WP Setup Time
tWPH           WP Hold Time                 500         100                   100

                                            500         100                   100

                                            150         50                    50

                                            150         50                    50

NOTE:
(1) This parameter is tested initially and after a design or process change that affects the parameter.

                                                     3
CAT25C01/02/04/08/16                                                     Advanced Information

FUNCTIONAL DESCRIPTION                                             or data present on the SI pin are latched on the rising
                                                                   edge of the SCK. Data on the SO pin is updated on the
The CAT25C01/02/04/08/16 supports the SPI bus data                 falling edge of the SCK for SPI modes (0,0 & 1,1) .
transmission protocol. The synchronous Serial Periph-
eral Interface (SPI) helps the CAT25C01/02/04/08/16 to             CS: Chip Select
interface directly with many of today's popular
microcontrollers. The CAT25C01/02/04/08/16 contains                CS is the Chip select pin. CS low enables the CAT25C01/
an 8-bit instruction register. (The instruction set and the        02/04/08/16 and CS high disables the CAT25C01/02/
operation codes are detailed in the instruction set table)         04/08/16. CS high takes the SO output pin to high
                                                                   impedance and forces the devices into a Standby Mode
After the device is selected with CS going low, the first          (unless an internal write operation is underway) The
byte will be received. The part is accessed via the SI pin,        CAT25C01/02/04/08/16 draws ZERO current in the
with data being clocked in on the rising edge of SCK.              Standby mode. A high to low transition on CS is required
The first byte contains one of the six op-codes that define        prior to any sequence being initiated. A low to high
the operation to be performed.                                     transition on CS after a valid write sequence is what
                                                                   initiates an internal write cycle.
PIN DESCRIPTION
                                                                   WP: Write Protect
SI: Serial Input                                                   WP is the Write Protect pin. The Write Protect pin will
SI is the serial data input pin. This pin is used to input all     allow normal read/write operations when held high.
opcodes, byte addresses, and data to be written to the             When WP is tied low and the WPEN bit in the status
25C01/02/04/08/16. Input data is latched on the rising             register is set to "1", all write operations to the status
edge of the serial clock for SPI modes (0, 0 & 1, 1).              register are inhibited. WP going low while CS is still low
                                                                   will interrupt a write to the status register. If the internal
SO: Serial Output                                                  write cycle has already been initiated, WP going low will
SO is the serial data output pin. This pin is used to              have no effect on any write operation to the status
transfer data out of the 25C01/02/04/08/16. During a               register. The WP pin function is blocked when the WPEN
read cycle, data is shifted out on the falling edge of the         bit is set to 0. Figure 10 illustrates the WP timing
serial clock for SPI modes (0,0 & 1,1).                            sequence during a write operation.

SCK: Serial Clock
SCK is the serial clock pin. This pin is used to synchro-
nize the communication between the microcontroller
and the 25C01/02/04/08/16. Opcodes, byte addresses,

INSTRUCTION SET         Opcode                                     Operation
Instruction             0000 0110                                  Enable Write Operations
WREN                    0000 0100                                  Disable Write Operations
WRDI                    0000 0101                                  Read Status Register
RDSR                    0000 0001                                  Write Status Register
WRSR                    0000 X011(1)                               Read Data from Memory
READ                    0000 X010(1)                               Write Data to Memory
WRITE

Power-Up Timing(2)(3)

Symbol                  Parameter                                  Max.                                                Units
                                                                                                                        ms
tPUR                    Power-up to Read Operation                 1                                                    ms

tPUW                    Power-up to Write Operation                1

Note:
(1) X=0 for 25C01, 25C02, 25C08, 25C16. X=A8 for 25C04
(2) This parameter is tested initially and after a design or process change that affects the parameter.
(3) tPUR and tPUW are the delays required from the time VCC is stable until the specified operation can be initiated.

Doc. No. 25067-00 5/00                                          4
Advanced Information                                                            CAT25C01/02/04/08/16

HOLD: Hold                                                    STATUS REGISTER

HOLD is the HOLD pin. The HOLD pin is used to pause           The Status Register indicates the status of the device.
transmission to the CAT25C01/02/04/08/16 while in the         The RDY (Ready) bit indicates whether the CAT25C01/
middle of a serial sequence without having to re-transmit     02/04/08/16 is busy with a write operation. When set to
entire sequence at a later time. To pause, HOLD must be       1 a write cycle is in progress and when set to 0 the device
brought low while SCK is low. The SO pin is in a high         indicates it is ready. This bit is read onlyThe WEL (Write
impedance state during the time the part is paused, and       Enable) bit indicates the status of the write enable latch.
transitions on the SI pins will be ignored. To resume         When set to 1, the device is in a Write Enable state and
communication, HOLD is brought high, while SCK is low.        when set to 0 the device is in a Write Disable state. The
(HOLD should be held high any time this function is not       WEL bit can only be set by the WREN instruction and can
being used.) HOLD may be tied high directly to VCC or         be reset by the WRDI instruction.
tied to VCC through a resistor. Figure 9 illustrates hold
timing sequence.

STATUS REGISTER

7                6       5      4                             3    2            1    0

WPEN PR_MODE SPI_MODE           X                             BP1  BP0          WEL  RDY

BLOCK PROTECTION BITS

Status Register Bits              Array Address                                 Protection
                                                                               No Protection
BP1                 BP0              Protected                          Quarter Array Protection

0                     0                  None                             Half Array Protection

0                     1            25C01: 60-7F                           Full Array Protection
                                   25C02: C0-FF
1                     0          25C04: 180-1FF
                                25C08: 0300-03FF
1                     1         25C16: 0600-07FF

                                   25C01: 40-7F
                                   25C02: 80-FF
                                 25C04: 100-1FF
                                25C08: 0200-03FF
                                25C16: 0400-07FF

                                   25C01: 00-7F
                                   25C02: 00-FF
                                 25C04: 000-1FF
                                25C08: 0000-03FF
                                25C16: 0000-07FF

WRITE PROTECT ENABLE OPERATION

WPEN  WP                 WEL       Protected                       Unprotected        Status
   0    X                  0         Blocks                           Blocks         Register
   0    X                  1       Protected                         Protected       Protected
   1  Low                  0       Protected                          Writable       Writable
   1  Low                  1       Protected                         Protected       Protected
   X  High                 0       Protected                          Writable       Protected
   X  High                 1       Protected                         Protected       Protected
                                   Protected                          Writable       Writable

                                                           5                         Doc. No. 25067-00 5/00
CAT25C01/02/04/08/16                                                             Advanced Information

The BP0 and BP1 (Block Protect) bits indicate which        writes(reset the latch) to the device. Disabling writes
blocks are currently protected. These bits are set by the  will protect the device against inadvertent writes.
user issuing the WRSR instruction. The user is allowed
to protect quarter of the memory, half of the memory or    READ Sequence
the entire memory by setting these bits. Once protected    The part is selected by pulling CS low. The 8-bit read
the user may only read from the protected portion of the   instruction is transmitted to the CAT25C01/02/04/08/
array. These bits are non-volatile.                        16, followed by the 16-bit address for 25C08/16. (only
                                                           10-bit addresses are used for 25C08, 11-bit addresses
The WPEN (Write Protect Enable) is an enable bit for the   are used for 25C16. The rest of the bits are don't care
WP pin. The WP pin and WPEN bit in the status register     bits) and 8-bit address for 25C01/02/04 (for the 25C04,
control the programmable hardware write protect fea-       bit 3 of the read data instruction contains address A8).
ture. Hardware write protection is enabled when WP is
low and WPEN bit is set to high. The user cannot write     After the correct read instruction and address are sent,
to the status register, (including the block protect bits  the data stored in the memory at the selected address
and the WPEN bit) and the block protected sections in      is shifted out on the SO pin. The data stored in the
the memory array when the chip is hardware write           memory at the next address can be read sequentially by
protected. Only the sections of the memory array that      continuing to provide clock pulses. The internal ad-
are not block protected can be written. Hardware write     dress pointer is automatically incremented to the next
protection is disabled when either WP pin is high or the   higher address after each byte of data is shifted out.
WPEN bit is zero.                                          When the highest address is reached, the address
                                                           counter rolls over to 0000h allowing the read cycle to be
DEVICE OPERATION                                           continued indefinitely. The read operation is terminated
                                                           by pulling the CS high. To read the status register,
Write Enable and Disable                                   RDSR instruction should be sent. The contents of the
The CAT25C01/02/04/08/16 contains a write enable           status register are shifted out on the SO line. The status
latch. This latch must be set before any write operation.  register may be read at any time even during a write
The device powers up in a write disable state when Vcc     cycle. Read sequece is illustrated in Figure 4. Reading
is applied. WREN instruction will enable writes (set the   status register is illustrated in Figure 5.
latch) to the device. WRDI instruction will disable

Figure 2. WREN Instruction Timing

            CS

    SK

             SI                            0 0 0 0 0 1 10
                                                                 HIGH IMPEDANCE
           SO
Note: Dashed Line= mode (1, 1)

Figure 3. WRDI Instruction Timing

     CS

SK

      SI                                   0 0 0 0 0 1 00
                                                             HIGH IMPEDANCE
     SO
Note: Dashed Line= mode (1, 1)                           6

Doc. No. 25067-00 5/00
Advanced Information                                                                                  CAT25C01/02/04/08/16

WRITE Sequence                                                                       Byte Write
The CAT25C01/02/04/08/16 powers up in a Write Dis-                                   Once the device is in a Write Enable state, the user may
able state. Prior to any write instructions, the WREN                                proceed with a write sequence by setting the CS low,
instruction must be sent to CAT25C01/02/04/08/16.                                    issuing a write instruction via the SI line, followed by the
The device goes into Write enable state by pulling the                               16-bit address for 25C08/16. (only 10-bit addresses are
CS low and then clocking the WREN instruction into                                   used for 25C08, 11-bit addresses are used for 25C16.
CAT25C01/02/04/08/16. The CS must be brought high                                    The rest of the bits are don't care bits) and 8-bit address
after the WREN instruction to enable writes to the                                   for 25C01/02/04 (for the 25C04, bit 3 of the read data
device. If the write operation is initiated immediately                              instruction contains address A8). Programming will start
after the WREN instruction without CS being brought                                  after the CS is brought high. Figure 6 illustrates byte
high, the data will not be written to the array because the                          write sequence.
write enable latch will not have been properly set. Also,
for a successful write operation the address of the
memory location(s) to be programmed must be outside
the protected address field location selected by the
block protection level.

Figure 4. Read Instruction Timing

CS

                 0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30
SK

                 OPCODE

SI   0000001 1                                               BYTE ADDRESS*

SO                       HIGH IMPEDANCE                                                                                 DATA OUT

                                                                                               7 6 5 432 1 0

                                                                                             MSB

     *Please check the instruction set table for address

Note: Dashed Line= mode (1, 1)

Figure 5. RDSR Instruction Timing

CS      0     1     2       3           4                 5  6  7                    8    9 10 11 12 13 14
SCK
SI              OPCODE
SO
     0     0     0       0       0                        1  0  1

                                                                                                   DATA OUT

                 HIGH IMPEDANCE                                                      7    6  5  4  3         2  10

                                                                                     MSB

Note: Dashed Line= mode (1, 1)                                                                         Doc. No. 25067-00 5/00
                                                                                  7
CAT25C01/02/04/08/16                                                                     Advanced Information

During an internal write cycle, all commands will be                remain constant.The only restriction is that the X (X=16
ignored except the RDSR (Read Status Register) in-                  for 25C01/02/04 and X=32 for 25C08/16) bytes must
struction.                                                          reside on the same page. If the address counter
                                                                    reaches the end of the page and clock continues, the
The Status Register can be read to determine if the write           counter will "roll over" to the first address of the page and
cycle is still in progress. If Bit 0 of the Status Register is      overwrite any data that may have been written. The
set at 1, write cycle is in progress. If Bit 0 is set at 0, the     CAT25C01/02/04/08/16 is automatically returned to the
device is ready for the next instruction                            write disable state at the completion of the write cycle.
                                                                    Figure 8 illustrates the page write sequence.
Page Write
The CAT25C01/02/04/08/16 features page write capa-                  To write to the status register, the WRSR instruction
bility. After the initial byte, the host may continue to write      should be sent. Only Bit 2, Bit 3 and Bit 7 of the status
up to 16 bytes of data to the CAT25C01/02/04 and 32                 register can be written using the WRSR instruction.
bytes of data for 25C08/16. After each byte of data                 Figure 7 illustrates the sequence of writing to status
received, lower order address bits are internally                   register.
incremented by one; the high order bits of address will

Figure 6. Write Instruction Timing

    CS

           012345678                                             21 22 23 24 25 26 27 28 29 30 31

    SK

                                    OPCODE                                                          DATA IN

    SI     00 00 00 10                                     ADDRESS     D7 D6 D5 D4 D3 D2 D1 D0

SO                            HIGH IMPEDANCE

Note: Dashed Line= mode (1, 1)

Figure 7. WRSR Timing

CS         0               1     2     3      4   5     6  7        8  9 10 11 12 13 14 15
SCK

                                          OPCODE                                DATA IN

SI      0               0     0     0         00     0     1        7  6  5  4  32       10

                                                                 MSB

SO                            HIGH IMPEDANCE

Note: Dashed Line= mode (1, 1)

Doc. No. 25067-00 5/00                                           8
Advanced Information                                                                                                                                   CAT25C01/02/04/08/16

DESIGN CONSIDERATIONS                                                                after the proper number of clock cycles to start an
                                                                                     internal write cycle. Access to the array during an
The CAT25C01/02/04/08/16 powers up in a write                                        internal write cycle is ignored and programming is
disable state and in a low power standby mode. A                                     continued. On power up, SO is in a high impedance. If
WREN instruction must be issued to perform any writes                                an invalid op code is received, no data will be shifted
to the device after power up. Also,on power up CS                                    into the CAT25C01/02/04/08/16, and the serial output
should be brought low to enter a ready state and                                     pin (SO) will remain in a high impedance state until the
receive an instruction. After a successful byte/page                                 falling edge of CS is detected again.
write or status register write, the CAT25C01/02/04/08/
16 goes into a write disable mode. CS must be set high

Figure 8. Page Write Instruction Timing

     CS

         012345678                                                       21 22 23 24-31 32-39 24+(N-1)x8-1..24+(N-1)x8 24+Nx8-1

SK

                      OPCODE                                                                                                               DATA IN

     SI  00 00 00 10                                                     ADDRESS                                          Data Data Data               Data Byte N
                                                                                                                          Byte 1 Byte 2 Byte 3
                                                                                                                                                       7..1  0

                                                                                                    HIGH IMPEDANCE

SO

Note: Dashed Line= mode (1, 1)

Figure 9. HOLD Timing

     CS

                                          tCD                                                                             tCD

SCK

                      tHD

HOLD                                                                                                                tHD

                                                                    tHZ                                             HIGH IMPEDANCE
       SO
                                                                                                                                                  tLZ
Note: Dashed Line= mode (1, 1)
                                                                         tWPS                                       tWPH
Figure 10. WP Timing

CS                                                                                                                        tCSH
SCK

WP

   WP                                                                                                                                                               Doc. No. 25067-00 5/00
Note: Dashed Line= mode (1, 1)

                                                                                  9
CAT25C01/02/04/08/16                                                      Advanced Information

ORDERING INFORMATION

Prefix Device #                     Suffix

CAT                     25C16       S                   I                 -1.8 TE13

Optional                Product        Temperature Range                  Tape & Reel
Company ID              Number         Blank = Commercial (0C to +70C)  TE13: 2000/Reel
                                       I = Industrial (-40C to +85C)
                        25C16: 16K     A = Automotive (-40C to +105C)2
                        25C08: 8K
                        25C04: 4K   Package
                        25C02: 2K   P = 8-pin PDIP
                        25C01: 1K   R = 8-pin MSOP3
                                    S = 8-pin SOIC
                                    U = 8-pin TSSOP        Operating Voltage
                                    U14 = 14-pin TSSOP
                                                           Blank (Vcc=2.5 to 6.0V)
                                                           1.8 (Vcc=1.8 to 6.0V)

Notes:
(1) The device used in the above example is a 25C16SI-1.8TE13 (SOIC, Industrial Temperature, 1.8 Volt to 6 Volt Operating Voltage,

     Tape & Reel)
(2) -40C to 125C is available upon request
(3) CAT25C01, CAT25C02 only

Doc. No. 25067-00 5/00                      10
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