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25AA080

器件型号:25AA080
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厂商名称:MICROCHIP [Microchip Technology]
厂商官网:http://www.microchip.com/
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25AA080器件文档内容

                                  25AA080/160

                    8K/16K 1.8V SPITM Bus Serial EEPROM

FEATURES                                                   PACKAGE TYPES

3 MHz Clock Rate                                            PDIP
                                                                          CS 1
SPI Modes 0,0 and 1,1.                                                  SO 2
                                                                         WP 3
Single supply with programming operation down                          Vss 4                      8 Vcc
                                                                                                    7 HOLD
to 1.8V                                                                                25AA080/160  6 SCK
                                                                                                    5 SI
Low Power CMOS Technology

- Max Write Current: 5 mA

- Read Current: 1.0 mA

- Standby Current: 1 A typical

Organization

- 1024 x 8 for 25AA080

- 2048 x 8 for 25AA160

16 Byte Page

Self-timed ERASE and WRITE Cycles

Sequential Read                                             SOIC
                                                                       CS 1
Block Write Protection                                               SO 2                         8     Vcc
                                                                      WP 3
- Protect none, 1/4, 1/2, or all of Array                             Vss 4            25AA080/160

Built-in Write Protection                                BLOCK DIAGRAM                            7     HOLD

- Power On/Off Data Protection Circuitry                                      Status
                                                                             Register
- Write Latch                                                                                       6

- Write Protect Pin                                                                                       SCK

High Reliability                                                                                  5

- Endurance: 10M cycles (guaranteed)                                                                      SI

- Data Retention: >200 years

- ESD protection: >4000 V

8-pin PDIP/SOIC Packages

Temperature ranges supported

- Commercial (C): 0C to +70C

- Industrial (I):    -40C to +85C                                                                       HV Generator

DESCRIPTION

The Microchip Technology Inc. 25AA080/160 are 8K                    I/O Control        Memory          X      EEPROM
and 16K bit Serial Electrically Erasable PROMs. The                    Logic                                    Array
memory is accessed via a simple Serial Peripheral                                      Control
Interface (SPI) compatible serial bus. The bus signals
required are a clock input (SCK) plus separate data in                                 Logic        Dec
(SI) and data out (SO) lines. Access to the device is
controlled through a chip select (CS) input, allowing any                                                 Page Latches
number of devices to share the same bus.
                                                              WP                                          Y Decoder
There are two other inputs that provide the end user            SI
with additional flexibility. Communication to the device       SO                                         Sense Amp.
can be paused via the hold pin (HOLD). While the               CS                                         R/W Control
device is paused, transitions on its inputs will be
ignored, with the exception of chip select, allowing the     SCK
host to service higher priority interrupts. Also write     HOLD
operations to the Status Register can be disabled via
the write protect pin (WP).                                                      Vcc
                                                                                 Vss

SPI is a trademark of Motorola.

1996 Microchip Technology Inc.                 Preliminary                                              DS21146D-page 1

                                  This document was created with FrameMaker 4 0 4
25AA080/160

1.0 ELECTRICAL                                                                    FIGURE 1-1: AC TEST CIRCUIT
         CHARACTERISTICS                                                                                       Vcc

1.1 Maximum Ratings*                                                                                          2.25 K

VCC ....................................................................... 7.0V                      SO
All inputs and outputs w.r.t. ......VSS-0.6V to VCC +1.0V
Storage temperature .............................-65C to 150C                                               1.8 K     100 pF
Ambient temperature under bias...........-65C to 125C
Soldering temperature of leads (10 seconds) ...+300C                             1.2 AC Test Conditions
ESD protection on all pins...................................... 4kV
                                                                                  AC Waveform:                (Note 1)
*Notice: Stresses above those listed under `Maximum ratings'                           VLO = 0.2V             (Note 2)
may cause permanent damage to the device. This is a stress                             VHI = Vcc - 0.2V
rating only and functional operation of the device at those or                         VHI = 4.0V
any other conditions above those indicated in the operational
listings of this specification is not implied. Exposure to maxi-
mum rating conditions for extended period of time may affect
device reliability.

TABLE 1-1: PIN FUNCTION TABLE

Name                     Function                                                 Timing Measurement Reference Level

  CS  Chip Select Input                                                                    Input              0.5 VCC
  SO  Serial Data Output
  SI  Serial Data Input                                                                    Output             0.5 VCC
SCK  Serial Clock Input
WP   Write Protect Pin                                                              Note 1: For VCC  4.0V
VSS  Ground
VCC  Supply Voltage                                                                       2: For VCC > 4.0V
HOLD  Hold Input

TABLE 1-2: DC CHARACTERISTICS

Applicable over recommended operating ranges shown below unless otherwise noted.
VCC = +1.8V to 5.5V
Commercial (C): Tamb = 0C to +70C
Industrial (I): Tamb = -40C to +85C

Parameter                  Symbol     Min                                         Max      Units              Test Conditions

High level input voltage   VIH1       2.0                                         VCC+1           V   VCC  2.7V
                                                                                                      VCC< 2.7V
                           VIH2       0.7 VCC                                     VCC+1           V   VCC  2.7V
                                                                                                      VCC< 2.7V
Low level input voltage    VIL1       -0.3                                        0.8             V   IOL=2.1 mA
                                                                                                      IOH=-400 A
                           VIL2       -0.3                                        0.3 VCC         V   CS=VIH, VIN=VSS to VCC
                                                                                                      CS=VIH, VOUT=VSS to VCC
Low level output voltage   VOL        --                                          0.4             V   Tamb=25C, FCLK=3.0 MHz,
                                                                                                      VCC=5.5V (Note)
High level output voltage  VOH        VCC-0.5                                     --              V   VCC=5.5V
                                                                                                      VCC=2.5V
Input leakage current      ILI        -10                                         10              A  VCC=5.5V; 3 MHz
Output leakage current                                                                                VCC=2.5V; 2 MHz
                           ILO        -10                                         10              A  CS=VCC=5.5V; Vin=0V or VCC
                                                                                                      CS=VCC=2.5V; Vin=0V or VCC
Internal Capacitance       CINT       --                                          7               pF

(all inputs and outputs)

Operating Current          ICC WRITE  --                                          5               mA

                                      --                                          3               mA

                           ICC READ   --                                          1               mA

                                      --                                          500             A

Standby Current            ICCS       --                                          5               A

                                      --                                          2               A

Note: This parameter is periodically sampled and not 100% tested.

DS21146D-page 2                       Preliminary                                                          1996 Microchip Technology Inc.
                                                                                        25AA080/160

FIGURE 1-2: SERIAL INPUT TIMING

     CS                                                                                        tCSD
                                                                                        tCSH
                   tCSS                          tR               tF                                           tCLD

SCK

         tSU                      tHD

     SI            MSB in                                                               LSB in

                                              high impedance
     SO

FIGURE 1-3: SERIAL OUTPUT TIMING
   CS

              tHI                      tLO                                                      tCSH

SCK                                                                                                  tDIS
                                                                                                  LSB out
                   tV
                                                             tHO

SO                 MSB out

SI                                             don't care

FIGURE 1-4: HOLD TIMING

CS

                                  tHS       tHH                       tHS       tHH

SCK

                                            tHZ                            tHV

SO       n+2                      n+1            n   high impedance                     n                 n-1
                                                                                                     n-1
                                                     don't care                      tSU

     SI       n+2           n+1             n                                        n

HOLD

1996 Microchip Technology Inc.                     Preliminary                                           DS21146D-page 3
25AA080/160

TABLE 1-3: AC CHARACTERISTICS

Applicable over recommended operating ranges shown below unless otherwise noted.

VCC = +1.8V to 5.5V

Commercial (C): Tamb = 0C to +70C

Industrial (I):  Tamb = -40C to +85C

Symbol                      Parameter   Min  Max          Units                         Test Conditions

fSCK Clock Frequency                    --   3            MHz VCC=4.5V to 5.5V

                                        --   2            MHz VCC=2.5V to 4.5V

                                        --   1            MHz VCC=1.8V to 2.5V

tCSS CS Setup Time                      100  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        250  --           ns VCC=1.8V to 2.5V

                                        500  --

tCSH CS Hold Time                       100  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        250  --           ns VCC=1.8V to 2.5V

                                        500  --

tCSD CS Disable Time                    250  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        500  --           ns VCC=1.8V to 2.5V

                                        500  --

tSU Data Setup Time                     30   --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        50   --           ns VCC=1.8V to 2.5V

                                        50   --

tHD Data Hold Time                      50   --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        100  --           ns VCC=1.8V to 2.5V

                                        100  --

tR               CLK Rise Time          --   2            s (Note 1)

tF               CLK Fall Time          --   2            s (Note 1)

tHI Clock High Time                     150  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        250  --           ns VCC=1.8V to 2.5V

                                        475  --

tLO Clock Low Time                      150  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        250  --           ns VCC=1.8V to 2.5V

                                        475  --

tCLD Clock Delay Time                   50   --           ns

tV               Output Valid from      --   150          ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                 Clock Low              --   250          ns VCC=1.8V to 2.5V

                                        --   475

tHO Output Hold Time                    0    --           ns

tDIS Output Disable Time                --   200          ns VCC=4.5V to 5.5V (Note 1)
                                                          ns VCC=2.5V to 4.5V (Note 1)
                                        --   250          ns VCC=1.8V to 2.5V (Note 1)

                                        --   500

tHS HOLD Setup Time                     100  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        100  --           ns VCC=1.8V to 2.5V

                                        200  --

tHH HOLD Hold Time                      100  --           ns VCC=4.5V to 5.5V
                                                          ns VCC=2.5V to 4.5V
                                        100  --           ns VCC=1.8V to 2.5V

                                        200  --

tHZ HOLD Low to Output High-Z           100  --           ns VCC=4.5V to 5.5V (Note 1)
                                                          ns VCC=2.5V to 4.5V (Note 1)
                                        150  --           ns VCC=1.8V to 2.5V (Note 1)

                                        200  --

tHV HOLD High to Output Valid           100  --           ns VCC=4.5V to 5.5V (Note 1)
                                                          ns VCC=2.5V to 4.5V (Note 1)
                                        150  --           ns VCC=1.8V to 2.5V (Note 1)

                                        200  --

tWC Internal Write Cycle Time           --   5            ms (Note 2)

--               Endurance              10M  --           E/W 25C, Vcc = 5.0V, Block Mode (Note 3)

                                                  Cycles

Note 1: This parameter is periodically sampled and not 100% tested.
       2: twc begins on the rising edge of CS after a valid write sequence and ends when the internal self-timed write cycle is com-

         plete.
    3: This parameter is not tested but guaranteed by characterization. For endurance estimates in a specific application, please

         consult the Total Endurance Model which can be obtained on our BBS or website.

DS21146D-page 4                              Preliminary                                 1996 Microchip Technology Inc.

                                       This document was created with FrameMaker 4 0 4
                                                              25AA080/160

2.0 PRINCIPLES OF OPERATION                                   2.2 Read Status Register (RDSR)

The 25AA080/160 is an 1024/2048 byte EEPROM                   The RDSR instruction provides access to the status
designed to interface directly with the Serial Peripheral     register. The status register may be read at any time,
Interface (SPI) port of many of today's popular micro-        even during a write cycle. The status register is format-
controller families, including Microchip's midrange           ted as follows:
PIC16CXX microcontrollers. It may also interface with
microcontrollers that do not have a built-in SPI port by      7 654 3  2  1                    0
using discrete I/O lines programmed properly with soft-
ware.                                                         WPEN X X X BP1 BP0 WEL WIP

The 25AA080/160 contains an 8-bit instruction register.       The Write-In-Process (WIP) bit indicates whether the
The part is accessed via the SI pin, with data being          25AA080/160 is busy with a write operation. When set
clocked in on the rising edge of SCK. If the WPEN bit in      to a `1' a write is in progress, when set to a `0' no write
the status register is set, the WP pin must be held high      is in progress. This bit is read only.
to allow writing to the non-volatile bits in the status reg-
ister.                                                        The Write Enable Latch (WEL) bit indicates the status
                                                              of the write enable latch. When set to a `1' the latch
Table 2-1 contains a list of the possible instruction bytes   allows writes to the array and status register, when set
and format for device operation. All instructions,            to a `0' the latch prohibits writes to the array and status
addresses and data are transferred MSB first, LSB last.       register. The state of this bit can always be updated via
                                                              the WREN or WRDI commands regardless of the state
Data is sampled on the first rising edge of SCK after CS      of write protection on the status register. This bit is read
goes low. If the clock line is shared with other peripheral   only.
devices on the SPI bus, the user can assert the HOLD
input and place the 25AA080/160 in `HOLD' mode.               The Block Protection (BP0 and BP1) bits indicate
After releasing the HOLD pin, operation will resume           which blocks are currently write protected. These bits
from the point when the HOLD was asserted.                    are set by the user issuing the WRSR instruction.
                                                              These bits are non-volatile.
2.1 Write Enable (WREN) and Write
          Disable (WRDI)                                      The Write Protect Enable (WPEN) bit is a non-volatile
                                                              bit that is available as an enable bit for the WP pin. The
The 25AA080/160 contains a write enable latch. This           Write Protect (WP) pin and the Write Protect Enable
latch must be set before any write operation will be          (WPEN) bit in the status register control the program-
completed internally. The WREN instruction will set the       mable hardware write protect feature. Hardware write
latch, and the WRDI will reset the latch. The following is    protection is enabled when WP pin is low and the
a list of conditions under which the write enable latch       WPEN bit is high. Hardware write protection is disabled
will be reset:                                                when either the WP pin is high or the WPEN bit is low.
                                                              When the chip is hardware write protected, only writes
Power-up                                                    to non-volatile bits in the status register are disabled.
WRDI instruction successfully executed                      See Table 2-2 for matrix of functionality on the WPEN
WRSR instruction successfully executed                      bit and Figure 2-1 for a flowchart of Table 2-2.
WRITE instruction successfully executed
                                                              See Figure 3-5 for RDSR timing sequence.

1996 Microchip Technology Inc.  Preliminary                             DS21146D-page 5
25AA080/160

TABLE 2-1: INSTRUCTION SET

Instruction Name Instruction Format                                Description

WREN                   0000 0110             Set the write enable latch (enable write operations)
WRDI                   0000 0100             Reset the write enable latch (disable write operations)
RDSR                   0000 0101             Read status register
WRSR                   0000 0001             Write status register (write protect enable and block write protection bits)
READ                   0000 0011             Read data from memory array beginning at selected address
WRITE                  0000 0010             Write data to memory array beginning at selected address

TABLE 2-2: WRITE PROTECT FUNCTIONALITY MATRIX

    WPEN         WP    WEL                   Protected Blocks Unprotected Blocks    Status Register
        0
        0        X     0                     Protected             Protected            Protected
        1                                    Protected             Writable              Writable
        1        X     1                     Protected             Protected            Protected
        X                                    Protected             Writable             Protected
        X        Low   0                     Protected             Protected            Protected
                                             Protected             Writable              Writable
FIGURE 2-1:      Low   1

                 High  0

                 High  1

                 WRITE TO STATUS REGISTER AND/OR ARRAY FLOWCHART

                       CS Returns High

                       Write                 No         Write      No               To other
                                                                                    Commands
                       to Status                        to array?

                       Reg?

                                  Yes                   Yes

                                          No                            No
                       WEL = 1?                        WEL = 1?

                               Yes                            Yes

                       No                            Write to the
                              WP is low?         Unprotected Block
                                        Yes

                No                                                 Do not write to
                       WPEN = 1?                                         Array

                                 Yes
     Write to
Status Register

                       Do not write to
                       Status Register

                                                                                    From other
                                                                                    Commands

                       Continue

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2.3 Write Status Register (WRSR)                                         25AA080/160

The WRSR instruction allows the user to select one of         transmitted, the CS must be brought high to set the
four protection options for the array by writing to the       write enable latch. If the write operation is initiated
appropriate bits in the status register. The array is         immediately after the WREN instruction without CS
divided up into four segments. The user has the ability       being brought high, the data will not be written to the
to write protect none, one, two, or all four of the seg-      array because the write enable latch will not have been
ments of the array. The partitioning is controlled as illus-  properly set.
trated in table below.
                                                              Once the write enable latch is set, the user may pro-
See Figure 3-6 for WRSR timing sequence.                      ceed by setting the CS low, issuing a write instruction,
                                                              followed by the 16-bit address, with the five (25AA080)
TABLE 2-3: ARRAY PROTECTION                                   or six (25AA080) MSBs of the address being don't care
                                                              bits, and then the data to be written. Up to 16 bytes of
BP1  BP0                          Array Addresses             data can be sent to the 25AA080/160 before a write
                                  Write Protected             cycle is necessary. The only restriction is that all of the
                                                              bytes must reside in the same page. A page address
0    0                            none                        begins with XXXX XXXX XXXX 0000 and ends with
                                                              XXXX XXXX XXXX 1111. If the internal address
0    1                            upper 1/4                   counter reaches XXXX XXXX XXXX 1111 and the
                                                              clock continues, the counter will roll back to the first
          300h-3FFh for 25AA080                               address of the page and overwrite any data in the page
                                                              that may have been written.
          600h-7FFh for 25AA160
                                                              For the data to be actually written to the array, the CS
1    0                            upper 1/2                   must be brought high after the least significant bit (D0)
                                                              of the nth data byte has been clocked in. If CS is brought
          200h-3FFh for 25AA080                               high at any other time, the write operation will not be
                                                              completed. See Figure 3-3 and Figure 3-4 for more
          400h-7FFh for 25AA160                               detailed illustrations on the byte write sequence and the
                                                              page write sequence, respectively.
1    1                            all
                                                              While the write is in progress, the status register may
          000h-3FFh for 25AA080                               be read to check the status of the WPEN, WIP, WEL,
                                                              BP1, and BP0 bits. A read attempt of a memory array
          000h-7FFh for 25AA160                               location will not be possible during a write cycle. When
                                                              a write cycle is completed, the write enable latch is
3.0 DEVICE OPERATION                                          reset.

3.1 Clock and Data Timing                                     3.4 Data Protection

Data input on the SI pin is latched on the rising edge of     The following protection has been implemented to pre-
SCK. Data is output on the SO pin after the falling edge      vent inadvertent writes to the array:
of SCK.
                                                               The write enable latch is reset on power-up.
3.2 Read Sequence                                              A write enable instruction must be issued to set

The part is selected by pulling CS low. The 8-bit read           the write enable latch.
instruction is transmitted to the 25AA080/160 followed         After a successful byte write, page write, or status
by the 16-bit address, with the five (25AA160) or six
(25AA080) MSBs of the address being don't care bits.             register write, the write enable latch is reset.
After the correct read instruction and address are sent,       CS must be set high after the proper number of
the data stored in the memory at the selected address
is shifted out on the SO pin. The data stored in the             clock cycles to start an internal write cycle.
memory at the next address can be read sequentially            Access to the array during an internal write cycle
by continuing to provide clock pulses. The internal
address pointer is automatically incremented to the              is ignored and programming is continued.
next higher address after each byte of data is shifted
out. When the highest address is reached ($3FF for            3.5 Power On State
25AA080, $7FF for 25AA160) the address counter rolls
over to address $000 allowing the read cycle to be con-       The 25AA080/160 powers on in the following state:
tinued indefinitely. The read operation is terminated by
setting CS high (see Figure 3-1).                              The device is in low power standby mode (CS=1).
                                                               The write enable latch is reset.
3.3 Write Sequence                                             SO is in high impedance state.
                                                               A low level on CS is required to enter active state.
Prior to any attempt to write data to the 25AA080/160,
the write enable latch must be set by issuing the WREN
instruction (see Figure 3-2). This is done by setting CS
low and then clocking the proper instruction into the
25AA080/160. After all eight bits of the instruction are

1996 Microchip Technology Inc.                   Preliminary  DS21146D-page 7
25AA080/160

FIGURE 3-1: READ SEQUENCE
   CS

      0 1 2 3 4 5 6 7 8 9 10 11                                  21 22 23 24 25 26 27 28 29 30 31

SCK              instruction                     16 bit address
  SI
SO   0 0 0 0 0 0 1 1 15 14 13 12                                210

                              high impedance                                        data out
                                                                      76543210

FIGURE 3-2: WRITE ENABLE SEQUENCE

                               CS                01234567
                              SCK

                              SI                 0 0 0 0 0 1 10

                                             SO  high impedance
FIGURE 3-3: WRITE SEQUENCE

CS   0 1 2 3 4 5 6 7 8 9 10 11                                                                                             Twc
SCK                                                              21 22 23 24 25 26 27 28 29 30 31

  SI             instruction                     16 bit address       data byte
SO
      0 0 0 0 0 0 1 0 15 14 13 12                                2 1 07 6 5 4 3 2 1 0

                              high impedance

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                                                               25AA080/160

FIGURE 3-4: PAGE WRITE SEQUENCE
        CS

      0 1 2 3 4 5 6 7 8 9 10 11                                21 22 23 24 25 26 27 28 29 30 31

SCK          instruction                       16 bit address                           data byte 1
  SI
      0 0 0 0 0 0 1 0 15 14 13 12                              210765432 10

CS          32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
SCK
             data byte 2                       data byte 3          data byte n (16 max)
  SI                                                           76543210
             7654321076543210

FIGURE 3-5: READ STATUS REGISTER SEQUENCE

      CS

      SCK    0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
         SI
                          instruction
             0 00 001 01

             high impedance                    data from status register

      SO                                       7 6 5 43 2 10

FIGURE 3-6: WRITE STATUS REGISTER SEQUENCE

       CS    0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
      SCK
                                  instruction                  data to status register
         SI
       SO    0 00 00 0 01 7 6 5 4 3 2 10

                                               high impedance

1996 Microchip Technology Inc.               Preliminary                                           DS21146D-page 9
25AA080/160                                                4.5 Write Protect (WP)

4.0 PIN DESCRIPTIONS                                       This pin is used in conjunction with the WPEN bit in the
                                                           status register to prohibit writes to the non-volatile bits
4.1 Chip Select (CS)                                       in the status register. When WP is low and WPEN is
                                                           high, writing to the non-volatile bits in the status register
A low level on this pin selects the device. A high level   is disabled. All other operations function normally.
deselects the device and forces it into standby mode.      When WP is high, all functions, including writes to the
However, a programming cycle which is already in           non-volatile bits in the status register operate normally.
progress will be completed, regardless of the CS input     If the WPEN bit is set WP low during a status register
signal. If CS is brought high during a program cycle, the  write sequence will disable writing to the status register.
device will go into standby mode as soon as the pro-       If an internal write cycle has already begun, WP going
gramming cycle is complete. As soon as the device is       low will have no effect on the write.
deselected, SO goes to the high impedance state,
allowing multiple parts to share the same SPI bus. A       The WP pin function is blocked when the WPEN bit in
low to high transition on CS after a valid write sequence  the status register is low. This allows the user to install
initiates an internal write cycle. After power-up, a low   the 25AA080/160 in a system with WP pin grounded
level on CS is required prior to any sequence being ini-   and still be able to write to the status register. The WP
tiated.                                                    pin functions will be enabled when the WPEN bit is set
                                                           high.
4.2 Serial Input (SI)
                                                           4.6 Hold (HOLD)
The SI pin is used to transfer data into the device. It
receives instructions, addresses, and data. Data is        The HOLD pin is used to suspend transmission to the
latched on the rising edge of the serial clock.            25AA080/160 while in the middle of a serial sequence
                                                           without having to re-transmit the entire sequence over
It is possible for the SI pin and the SO pin to be tied    at a later time. It should be held high any time this func-
together. With SI and SO tied together, two way com-       tion is not being used. Once the device is selected and
munication of data can occur using only one microcon-      a serial sequence is underway, the HOLD pin may be
troller I/O line.                                          pulled low to pause further serial communication with-
                                                           out resetting the serial sequence. The HOLD pin must
4.3 Serial Output (SO)                                     be brought low while SCK is low, otherwise the HOLD
                                                           function will not be invoked until the next SCK high to
The SO pin is used to transfer data out of the 25AA080/    low transition. The 25AA080/160 must remain selected
160. During a read cycle, data is shifted out on this pin  during this sequence. The SI, SCK, and SO pins are in
after the falling edge of the serial clock.                a high impedance state during the time the part is
                                                           paused and transitions on these pins will be ignored. To
It is possible for the SI pin and the SO pin to be tied    resume serial communication, HOLD must be brought
together. With SI and SO tied together, two way com-       high while the SCK pin is low, otherwise serial commu-
munication of data can occur using only one microcon-      nication will not resume.
troller I/O line.

4.4 Serial Clock (SCK)

The SCK is used to synchronize the communication
between a master and the 25AA080/160. Instructions,
addresses, or data present on the SI pin are latched on
the rising edge of the clock input, while data on the SO
pin is updated after the falling edge of the clock input.

DS21146D-page 10  Preliminary                               1996 Microchip Technology Inc.
                                                               25AA080/160

25AA080/160 Product Identification System

To order or to obtain information (e.g., on pricing or delivery), please use the listed part numbers, and refer to the factory or the listed
sales offices.

25AA080/160 -  /P

                                  Package:       P = Plastic DIP (300 mil body), 8 lead
                                               SN = Plastic SOIC (150 mil body), 8 lead

                                  Temperature  Blank = 0C to +70C
                                  Range:             I = -40C to +85C

                                  Device:         25AA080/160  SPI Bus Serial EEPROM
                                               25AA080T/160T   SPI BUS EEPROM (Tape and Reel)

Sales and Support

  Products supported by a preliminary Data Sheet may possibly have an errata sheet describing minor operational differences and
  recommended workarounds. To determine if an errata sheet exists for a particular device, please contact one of the following:

    1. Your local Microchip sales office (see next page)
    2. The Microchip Corporate Literature Center U.S. FAX: (602) 786-7277
    3. The Microchip's Bulletin Board, via your local CompuServe number (CompuServe membership NOT required).
  Please specify which device, revision of silicon and Data Sheet (include Literature #) you are using.
  For latest version information and upgrade kits for Microchip Development Tools, please call 1-800-755-2345 or 1-602-786-7302.

1996 Microchip Technology Inc.               Preliminary               DS21146D-page 11
WORLDWIDE SALES & SERVICE

AMERICAS                              ASIA/PACIFIC                              EUROPE

Corporate Office                      Hong Kong                                 United Kingdom
                                                                                Arizona Microchip Technology Ltd.
Microchip Technology Inc.             Microchip Technology                      Unit 6, The Courtyard
2355 West Chandler Blvd.              RM 3801B, Tower Two                       Meadow Bank, Furlong Road
Chandler, AZ 85224-6199               Metroplaza                                Bourne End, Buckinghamshire SL8 5AJ
Tel: 602 786-7200 Fax: 602 786-7277   223 Hing Fong Road                        Tel: 44 1628 850303 Fax: 44 1628 850178
Technical Support: 602 786-7627       Kwai Fong, N.T. Hong Kong                 France
Web: http://www.microchip.com         Tel: 852 2 401 1200 Fax: 852 2 401 3431   Arizona Microchip Technology SARL
                                                                                Zone Industrielle de la Bonde
Atlanta                               India                                     2 Rue du Buisson aux Fraises
                                                                                91300 Massy - France
Microchip Technology Inc.             Microchip Technology                      Tel: 33 1 69 53 63 20 Fax: 33 1 69 30 90 79
500 Sugar Mill Road, Suite 200B       No. 6, Legacy, Convent Road               Germany
Atlanta, GA 30350                     Bangalore 560 025 India                   Arizona Microchip Technology GmbH
Tel: 770 640-0034 Fax: 770 640-0307   Tel: 91 80 526 3148 Fax: 91 80 559 9840   Gustav-Heinemann-Ring 125
                                                                                D-81739 Muenchen, Germany
Boston                                Korea                                     Tel: 49 89 627 144 0 Fax: 49 89 627 144 44
                                                                                Italy
Microchip Technology Inc.             Microchip Technology                      Arizona Microchip Technology SRL
5 Mount Royal Avenue                  168-1, Youngbo Bldg. 3 Floor              Centro Direzionale Colleone Pas Taurus 1
Marlborough, MA 01752                 Samsung-Dong, Kangnam-Ku,                 Viale Colleoni 1
Tel: 508 480-9990 Fax: 508 480-8575   Seoul, Korea                              20041 Agrate Brianza
                                      Tel: 82 2 554 7200 Fax: 82 2 558 5934     Milan Italy
Chicago                                                                         Tel: 39 39 6899939 Fax: 39 39 689 9883
                                      Shanghai
Microchip Technology Inc.                                                       JAPAN
333 Pierce Road, Suite 180            Microchip Technology
Itasca, IL 60143                      Unit 406 of Shanghai Golden Bridge Bldg.  Microchip Technology Intl. Inc.
Tel: 708 285-0071 Fax: 708 285-0075   2077 Yan'an Road West, Hongiao District   Benex S-1 6F
                                      Shanghai, Peoples Republic of China       3-18-20, Shin Yokohama
Dallas                                Tel: 86 21 6275 5700                      Kohoku-Ku, Yokohama
                                      Fax: 011 86 21 6275 5060                  Kanagawa 222 Japan
Microchip Technology Inc.                                                       Tel: 81 45 471 6166 Fax: 81 45 471 6122
14651 Dallas Parkway, Suite 816       Singapore
Dallas, TX 75240-8809                                                                                                    11/7/96
Tel: 972 991-7177 Fax: 972 991-8588   Microchip Technology
                                      200 Middle Road
Dayton                                #10-03 Prime Centre
                                      Singapore 188980
Microchip Technology Inc.             Tel: 65 334 8870 Fax: 65 334 8850
Suite 150
Two Prestige Place                    Taiwan, R.O.C
Miamisburg, OH 45342
Tel: 513 291-1654 Fax: 513 291-9175   Microchip Technology
                                      10F-1C 207
Los Angeles                           Tung Hua North Road
                                      Taipei, Taiwan, ROC
Microchip Technology Inc.             Tel: 886 2 717 7175 Fax: 886 2 545 0139
18201 Von Karman, Suite 1090
Irvine, CA 92612
Tel: 714 263-1888 Fax: 714 263-1338

New York

Microchip Technology Inc.
150 Motor Parkway, Suite 416
Hauppauge, NY 11788
Tel: 516 273-5305 Fax: 516 273-5335

San Jose

Microchip Technology Inc.
2107 North First Street, Suite 590
San Jose, CA 95131
Tel: 408 436-7950 Fax: 408 436-7955

Toronto

Microchip Technology Inc.
5925 Airport Road, Suite 200
Mississauga, Ontario L4V 1W1, Canada
Tel: 905 405-6279 Fax: 905 405-6253

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