1K/2K 2-Wire CMOS Serial EEPROM

Features                                           Partial page write allowed
                                                   8-byte Page write modes
Operating voltage: 2.4V~5.5V                     Write operation with built-in timer
Low power consumption                            Hardware controlled write protection
                                                   40-year data retention
      Operation: 5mA max.                         106 erase/write cycles per word
      Standby: 5A max.                           8-pin DIP/SOP package
Internal organization                            8-pin TSSOP (HT24LC02 only)
      1K (HT24LC01):1288                         Commerical temperature range
      2K (HT24LC02): 2568
2-wire serial interface                             (0C to +70C)
Write cycle time: 5ms max.
Automatic erase-before-write operation

General Description                               mercial applications where low power and low
                                                  voltage operation are essential. Up to eight
The HT24LC01/02 is a 1K/2K-bit serial             HT24LC01/02 devices may be connected to the
read/write non-volatile memory device using       same two-wire bus. The HT24LC01/02 is guar-
the CMOS floating gate process. Its 1024/2048     anteed for 1M erase/write cycles and 40-year
bits of memory are organized into 128/256         data retention.
words and each word is 8 bits. The device is
optimized for use in many industrial and com-

Block Diagram                                     Pin Assignment

                                               1                  6th May '99

Pin Description

Pin Name I/O                                Description

A0~A2   I        Address inputs
                 Serial data inputs/output
SDA     I/O      Serial clock data input
                 Write protect
SCL     I        Negative power supply
                 Positive power supply
WP      I

VSS     --

VCC     I

Absolute Maximum Ratings

Operating Temperature (Commercial) .................................................................................. 0C to 70C
Storage Temperature ........................................................................................................ 50C to 125C
Applied VCC Voltage with Respect to VSS ....................................................................... 0.3V to 6.0V
Applied Voltage on any Pin with Respect to VSS ................................................................... 0.3V to VCC+0.3V

Note: These are stress ratings only. Stresses exceeding the range specified under "Absolute Maxi-
        mum Ratings" may cause substantial damage to the device. Functional operation of this device
        at other conditions beyond those listed in the specification is not implied and prolonged
        exposure to extreme conditions may affect device reliability.

D.C. Characteristics                                                         Ta=0C to 70C

Symbol           Parameter         Test Conditions       Min. Typ. Max. Unit
                                VCC Conditions

VCC     Operating Voltage       --          --           2.4 --              5.5  V

ICC1    Operating Current       5V Read at 100kHz --                     --  2    mA

ICC2    Operating Current       5V Write at 100kHz --                    --  5    mA

VIL     Input Low Voltage       --          --                       1  -- 0.3VCC V

VIH     Input High Voltage      --          --           0.7VCC -- VCC+0.5 V

VOL     Output Low Voltage      2.4V IOL=2.1mA                       --  --  0.4  V

ILI     Input Leakage Current   5V VIN=0 or VCC                      --  --  1    A

ILO     Output Leakage Current  5V VOUT=0 or VCC                     --  --  1    A

ISTB1 Standby Current           5V VIN=0 or VCC                      --  --  5    A

ISTB2 Standby Current           2.4V VIN=0 or VCC                    --  --  4    A

CIN     Input Capacitance (See Note) -- f=1MHz 25C                  --  --  6    pF

COUT Output Capacitance (See Note) -- f=1MHz 25C                    --  --  8    pF

Note: These parameters are periodically sampled but not 100% tested

                                    2                                           6th May '99

A.C. Characteristics                                                            Ta=0C to 70C

Symbol   Parameter              Remark                 Standard Mode* VCC=5V10%

                                                         Min. Max. Min. Max.

fSK      Clock Frequency        Note                    --   100           --   400 kHz
tHIGH    Clock High Time                               4000   --          600    -- ns
tLOW     Clock Low Time         Note                   4700   --          1200   -- ns
tR       SDA and SCL Rise Time                               1000          --   300 ns
tF       SDA and SCL Fall Time  After this period       --   300           --   300 ns
                                the first clock pulse   --
tHD:STA  START Condition Hold   is generated                          --  600 -- ns
         Time                                          4000

tSU:STA  START Condition        Only relevant for      4000           --  600 -- ns
         Setup Time             repeated START

tHD:DAT Data Input Hold Time                             0            --  0     -- ns
tSU:DAT Data Input Setup Time                          4000           --  100 -- ns

tSU:STO  STOP Condition Setup                                         --  600 -- ns

tAA      Output Valid from                             --    3500 -- 900 ns

tBUF     Bus Free Time          Time in which the      4700           -- 1200 -- ns
                                bus must be free
                                before a new
                                transmission can

tSP      Input Filter Time      Noise suppression      --    100          --    50 ns
         Constant (SDA and SCL  time

tWR      Write Cycle Time                              --             5   --    5 ms

Notes: These parameters are periodically sampled but not 100% tested
          * The standard mode means VCC=2.4V to 5.5V
          For relative timing, refer to timing diagrams

                                3                                               6th May '99

Functional Description

Serial clock (SCL)                                   bus is not busy. During data transfer, the data
                                                       line must remain stable whenever the clock
  The SCL input is used for positive edge clock        line is high. Changes in data line while the
  data into each EEPROM device and negative            clock line is high will be interpreted as a
  edge clock data out of each device.                  START or STOP condition.
                                                      Start condition
Serial data (SDA)                                    A high-to-low transition of SDA with SCL high
                                                       is a start condition which must precede any
  The SDA pin is bidirectional for serial data         other command (refer to Start and Stop Defi-
  transfer. The pin is open-drain driven and           nition Timing diagram).
  may be wired-OR with any number of other            Stop condition
  open-drain or open collector devices.                A low-to-high transition of SDA with SCL high
                                                       is a stop condition. After a read sequence, the
A0, A1, A2                                           stop command will place the EEPROM in a
                                                       standby power mode (refer to Start and Stop
  The A2, A1 and A0 pins are device address            Definition Timing Diagram).
  inputs that are hard wired for the                  Acknowledge
  HT24LC01/02. As many as eight 1K/2K de-              All addresses and data words are serially
  vices may be addressed on a single bus system        transmitted to and from the EEPROM in 8-bit
  (the device addressing is discussed in detail        words. The EEPROM sends a zero to acknow-
  under the Device Addressing section).                ledge that it has received each word. This
                                                       happens during the ninth clock cycle.
Write protect (WP)
                                                     Device addressing
  The HT24LC01/02 has a write protect pin            The 1K and 2K EEPROM devices all require an
  that provides hardware data protection. The        8-bit device address word following a start con-
  write protect pin allows normal read/write         dition to enable the chip for a read or write
  operations when connected to the VSS. When         operation. The device address word consist of a
  the write protect pin is connected to Vcc, the     mandatory one, zero sequence for the first four
  write protection feature is enabled and oper-      most significant bits (refer to the diagram show-
  ates as shown in the following table.              ing the Device Address). This is common to all
                                                     the EEPROM device.
WP Pin  Protect Array                                The next three bits are the A2, A1 and A0 device
Status                                               address bits for the 1K/2K EEPROM. These
        HT24LC01        HT24LC02                     three bits must compare to their corresponding
                                                     hard-wired input pins.
At VCC  Full Array (1K) Full Array (2K)
At VSS  Normal Read/Write Operations

Memory organization

HT24LC01, 1K Serial EEPROM
  Internally organized with 128 8-bit words, the
  1K requires a 7-bit data word address for
  random word addressing.

HT24LC02, 2K Serial EEPROM
  Internally organized with 256 8-bit words, the
  2K requires an 8-bit data word address for
  random word addressing.

Device operations

Clock and data transition
  Data transfer may be initiated only when the

                                                  4  6th May '99

The 8th bit of device address is the read/write          Page write
operation select bit. A read operation is initi-
ated if this bit is high and a write operation is         The 1K/2K EEPROM is capable of an 8-byte
initiated if this bit is low.                             page write.
If the comparison of the device address succeed the
EEPROM will output a zero at ACK bit. If not, the         A page write is initiated the same as byte
chip will return to a standby state.                      write, but the microcontroller does not send a
                                                          stop condition after the first data word is
Write operations                                          clocked in. Instead, after the EEPROM ac-
                                                          knowledges the receipt of the first data word,
Byte write                                              the microcontroller can transmit up to seven
  A write operation requires an 8-bit data word           more data words. The EEPROM will respond
  address following the device address word               with a zero after each data word received. The
  and acknowledgment. Upon receipt of this ad-            microcontroller must terminate the page
  dress, the EEPROM will again respond with a             write sequence with a stop condition.
  zero and then clock in the first 8-bit data
  word. After receiving the 8-bit data word, the          The data word address lower three (1K/2K)
  EEPROM will output a zero and the address-              bits are internally incremented following the
  ing device, such as a microcontroller, must             receipt of each data word. The higher data
  terminate the write sequence with a stop con-           word address bits are not incremented, re-
  dition. At this time the EEPROM enters an               taining the memory page row location (refer
  internally-timed write cycle to the non-vola-           to Page write timing).
  tile memory. All inputs are disabled during
  this write cycle and EEPROM will not re-               Acknowledge polling
  spond until the write is completed (refer to
  Byte write timing).                                     Since the device will not acknowledge during
                                                          a write cycle, this can be used to determine
                                                          when the cycle is complete (this feature can be
                                                          used to maximize bus throughput). Once the
                                                          stop condition for a write command has been
                                                          issued from the master, the device initiates
                                                          the internally timed write cycle. ACK polling
                                                          can be initiated immediately. This involves
                                                          the master sending a start condition followed
                                                          by the control byte for a write command
                                                          (R/W=0). If the device is still busy with the

                                                     5  6th May '99

  write cycle, then no ACK will be returned. If                      Acknowledge polling flow
  the cycle is completed, then the device will
  return the ACK and the master can then pro-          Random read
  ceed with the next read or write command.             A random read requires a dummy byte write
                                                        sequence to load in the data word address
Write protect                                         which is then clocked in and acknowledged by
                                                        the EEPROM. The microcontroller must then
  The HT24LC01/02 can be used as a serial               generate another start condition. The micro-
  ROM when the WP pin is connected to VCC.              controller now initiates a current address
  Programming will be inhibited and the entire          read by sending a device address with the
  memory will be write-protected.                       read/write select bit high. The EEPROM ac-
                                                        knowledges the device address and serially
Read operations                                       clocks out the data word. The microcontroller
                                                        does not respond with a zero but does gener-
  Read operations are initiated the same way as         ates a following stop condition (refer to Ran-
  write operations with the exception that the          dom read timing).
  read/write select bit in the device address
  word is set to one. There are three read opera-
  tions: current address read, random address
  read and sequential read.

Current address read

  The internal data word address counter main-
  tains the last address accessed during the last
  read or write operation, incremented by one.
  This address stays valid between operations
  as long as the chip power is maintained. The
  address roll over during read from the last
  byte of the last memory page to the first byte
  of the first page. The address roll over during
  write from the last byte of the current page to
  the first byte of the same page. Once the de-
  vice address with the read/write select bit set
  to one is clocked in and acknowledged by the
  EEPROM, the current address data word is
  serially clocked out. The microcontroller does
  not respond with an input zero but generates
  a following stop condition (refer to Current
  read timing).

                                                   6  6th May '99
Sequential read                                                                 HT24LC01/02

  Sequential reads are initiated by either a cur-     words. When the memory address limit is
  rent address read or a random address read.         reached, the data word address will roll over
  After the microcontroller receives a data word,     and the sequential read continues. The se-
  it responds with an acknowledgment. As long as      quential read operation is terminated when
  the EEPROM receives an acknowledgment, it           the microcontroller does not respond with a
  will continue to increment the data word ad-        zero but generates a following stop condition.
  dress and serially clock out sequential data

Timing Diagrams

Note: The write cycle time tWR is the time from a valid stop condition of a write sequence to the end
          of the valid start condition of sequential command.

                                                   7  6th May '99

Holtek Semiconductor Inc. (Headquarters)
No.3 Creation Rd. II, Science-based Industrial Park, Hsinchu, Taiwan, R.O.C.
Tel: 886-3-563-1999
Fax: 886-3-563-1189

Holtek Semiconductor Inc. (Taipei Office)
5F, No.576, Sec.7 Chung Hsiao E. Rd., Taipei, Taiwan, R.O.C.
Tel: 886-2-2782-9635
Fax: 886-2-2782-9636
Fax: 886-2-2782-7128 (International sales hotline)

Holtek Microelectronics Enterprises Ltd.
RM.711, Tower 2, Cheung Sha Wan Plaza, 833 Cheung Sha Wan Rd., Kowloon, Hong Kong
Tel: 852-2-745-8288
Fax: 852-2-742-8657


The information appearing in this Data Sheet is believed to be accurate at the time of publication. However, Holtek
assumes no responsibility arising from the use of the specifications described. The applications mentioned herein are
used solely for the purpose of illustration and Holtek makes no warranty or representation that such applications
will be suitable without further modification, nor recommends the use of its products for application that may present
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8  6th May '99
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