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24C32

器件型号:24C32
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厂商名称:MICROCHIP [Microchip Technology]
厂商官网:http://www.microchip.com/
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24C32器件文档内容

                                          24C32

                   32K 5.0V I2CTM Smart Serial EEPROM

FEATURES                                                 PACKAGE TYPES

Voltage operating range: 4.5V to 5.5V                         PDIP
                                                                            A0 1
- Peak write current 3 mA at 5.5V                                           A1 2                   8 VCC
                                                                            A2 3                   7 NC
- Maximum read current 150 A at 5.5V                                                              6 SCL
                                                                           VSS 4                   5 SDA
- Standby current 1 A typical

Industry standard two-wire bus protocol, I2CTM                                            24C32

compatible

- Including 100 kHz and 400 kHz modes

Self-timed write cycle (including auto-erase)

Power on/off data protection circuitry

Endurance:

- 10,000,000 Erase/Write cycles

guaranteed for High Endurance Block

- 1,000,000 E/W cycles guaranteed for

Standard Endurance Block                                      SOIC

8 byte page, or byte modes available

1 page x 8 line input cache (64 bytes) for fast write                              1             8

loads                                                                    A0                           VCC

Schmitt trigger, filtered inputs for noise suppres-                                2             7 NC

sion                                                                     A1                 24C32

Output slope control to eliminate ground bounce                                    3             6 SCL

2 ms typical write cycle time, byte or page                            A2

Up to 8 chips may be connected to the same bus

for up to 256K bits total memory                                         VSS         4             5 SDA

Electrostatic discharge protection > 4000V

Data retention > 200 years

8-pin PDIP/SOIC packages                               BLOCK DIAGRAM

Temperature ranges                                                                A0..A2

- Commercial (C):     0C to +70C

- Industrial (I):     -40C to +85C                                                               HV GENERATOR

DESCRIPTION                                                    I/O            MEMORY
                                                          CONTROL             CONTROL
The Microchip Technology Inc. 24C32 is a 4K x 8 (32K                                        XDEC   EEPROM ARRAY
bit) Serial Electrically Erasable PROM. This device has      LOGIC              LOGIC              PAGE LATCHES
been developed for advanced, low power applications
such as personal communications or data acquisition.     I/O                                              Cache
The 24C32 features an input cache for fast write loads              SCL                                    YDEC
with a capacity of eight 8-byte pages, or 64 bytes. It
also features a fixed 4K-bit block of ultra-high endur-  SDA
ance memory for data that changes frequently. The
24C32 is capable of both random and sequential reads     VCC
up to the 32K boundary. Functional address lines allow
up to 8 - 24C32 devices on the same bus, for up to 256K  VSS                                           SENSE AMP
bits address space. Advanced CMOS technology                                                          R/W CONTROL
makes this device ideal for low-power non-volatile code
and data applications. The 24C32 is available in the
standard 8-pin plastic DIP and 8-pin surface mount
SOIC package

I2C is a trademark of Philips Corporation.                                                         DS21061F-page 1
1996 Microchip Technology Inc.

                                    This document was created with FrameMaker 4 0 4
24C32                                                                                                TABLE 1-1:       PIN FUNCTION TABLE

1.0 ELECTRICAL CHARACTERISTICS                                                                               Name                      Function
                                                                                                            A0..A2     User Configurable Chip Selects
1.1 Maximum Ratings*                                                                                                   Ground
                                                                                                              VSS      Serial Address/Data I/O
VCC ..................................................................................7.0V                    SDA      Serial Clock
All inputs and outputs w.r.t. VSS............... -0.6V to VCC +1.0V                                           SCL      +4.5V to 5.5V Power Supply
Storage temperature ..................................... -65C to +150C                                     VCC      No Internal Connection
Ambient temp. with power applied ................ -65C to +125C                                             NC
Soldering temperature of leads (10 seconds) ............. +300C
ESD protection on all pins .................................................. 4 kV
*Notice: Stresses above those listed under "Maximum Ratings"
may cause permanent damage to the device. This is a stress rat-
ing only and functional operation of the device at those or any
other conditions above those indicated in the operational listings
of this specification is not implied. Exposure to maximum rating
conditions for extended periods may affect device reliability.

TABLE 1-2: DC CHARACTERISTICS

                                                                                                     VCC = +4.5V to +5.5V

                                                                                                     Commercial (C): Tamb = 0C to +70C

                                                                                                     Industrial (I):  Tamb = -40C to +85C

     Parameter                 Symbol                                                       Min      Max Units                 Conditions

A0, A1, A2, SCL and SDA pins:

High level input voltage                VIH                                                 .7 Vcc     --            V
                                                                                               --    .3 Vcc          V
Low level input voltage                 VIL                                                                          V (Note)
                                                                                            .05 Vcc    --
Hysteresis of Schmitt Trigger inputs VHYS                                                      --      .40           V IOL = 3.0 mA
                                                                                              -10      10           A VIN = .1V TO VCC
Low level output voltage                VOL                                                   -10      10           A VOUT = .1V to VCC
                                                                                               --      10           pF VCC = 5.0V (Note 1)
Input leakage current                   ILI
                                                                                               --       3                   Tamb = 25C, Fclk = 1 MHz
Output leakage current                  ILO                                                    --     150
                                                                                               --                   mA VCC = 5.5V, SCL = 400 kHz
Pin capacitance                CIN, COUT                                                                5           A VCC = 5.5V, SCL = 400 kHz
(all inputs/outputs)                                                                                                A VCC = 5.5V, SCL = SDA = VCC

Operating current              ICC WRITE                                                                                    (Note)
                               ICC Read

Standby current                         ICCS

Note: This parameter is periodically sampled and not 100% tested.

FIGURE 1-1: BUS TIMING START/STOP

                                                                                                     VHYS

SCL  TSU:STA                   THD:STA                                                                                TSU:STO
SDA

                        START                                                                                                  STOP

DS21061F-page 2                                                                                                             1996 Microchip Technology Inc.
                                                                                                         24C32

TABLE 1-3: AC CHARACTERISTICS

     Parameter                Symbol    STD. MODE   FAST MODE               Units                        Remarks
                                        Min Max     Min Max

Clock frequency                   FCLK  --    100                  --  400  kHz

Clock high time                   THIGH 4000  --    600                --   ns

Clock low time                    TLOW 4700   --    1300               --   ns

SDA and SCL rise time             TR    --    1000                 --  300  ns (Note 1)

SDA and SCL fall time             TF    --    300                  --  300  ns (Note 1)

START condition hold time THD:STA 4000        --    600                --   ns After this period the first clock
                                                                                     pulse is generated

START condition setup time TSU:STA 4700       --    600                --   ns Only relevant for repeated
                                                                                     START condition

Data input hold time          THD:DAT   0     --                   0   --   ns

Data input setup time         TSU:DAT 250     --    100                --   ns

STOP condition setup time TSU:STO 4000        --    600                --   ns

Output valid from clock           TAA   --    3500                 --  900  ns (Note 2)

Bus free time                     TBUF 4700   --    1300               --   ns Time the bus must be free
                                                                                     before a new transmission can
                                                                                     start

Output fall time from VIH min TOF       --    250 20 + 0.1 250              ns (Note 1), CB  100 pF

to VIL max                                          CB

Input filter spike suppres-       TSP   --    50                   --  50   ns (Note 3)

sion (SDA and SCL pins)

Write cycle time                  TWR   --    5                    --  5 ms/page (Note 4)

Endurance

     High Endurance Block --            10M   --    10M                --   cycles 25C, Vcc = 5.0V, Block Mode

     Rest of Array                --    1M    --    1M                 --          (Note 5)

Note 1: Not 100 percent tested. CB = total capacitance of one bus line in pF.
       2: As a transmitter, the device must provide an internal minimum delay time to bridge the undefined region

     (minimum 300 ns) of the falling edge of SCL to avoid unintended generation of START or STOP conditions.

     3: The combined TSP and VHYS specifications are due to new Schmitt trigger inputs which provide improved
         noise and spike suppression. This eliminates the need for a TI specification for standard operation.

     4: The times shown are for a single page of 8 bytes. Multiply by the number of pages loaded into the write
         cache for total time.

     5: This parameter is not tested but guaranteed by characterization. For endurance estimates in a specific appli-

     cation, please consult the Total Endurance Model which can be obtained on our BBS or website.

FIGURE 1-2: BUS TIMING DATA

                              TF                                                                     TR
                                                                       TSU:DAT TSU:STO
SCL                               TLOW      THIGH
      TSU:STA                 THD:STA       THD:DAT

SDA               TSP                                         TAA                                        TBUF
IN                       TAA

SDA
OUT

1996 Microchip Technology Inc.                                                                         DS21061F-page 3
24C32                                                     3.4 Data Valid (D)

2.0 FUNCTIONAL DESCRIPTION                                The state of the data line represents valid data when,
                                                          after a START condition, the data line is stable for the
The 24C32 supports a bidirectional two-wire bus and       duration of the HIGH period of the clock signal.
data transmission protocol. A device that sends data
onto the bus is defined as transmitter, and a device      The data on the line must be changed during the LOW
receiving data as receiver. The bus must be controlled    period of the clock signal. There is one clock pulse per
by a master device which generates the serial clock       bit of data.
(SCL), controls the bus access, and generates the
START and STOP conditions, while the 24C32 works          Each data transfer is initiated with a START condition
as slave. Both master and slave can operate as trans-     and terminated with a STOP condition. The number of
mitter or receiver but the master device determines       the data bytes transferred between the START and
which mode is activated.                                  STOP conditions is determined by the master device.

3.0 BUS CHARACTERISTICS                                   3.5 Acknowledge

The following bus protocol has been defined:              Each receiving device, when addressed, is obliged to
Data transfer may be initiated only when the bus is     generate an acknowledge signal after the reception of
                                                          each byte. The master device must generate an extra
   not busy.                                              clock pulse which is associated with this acknowledge
During data transfer, the data line must remain         bit.

   stable whenever the clock line is HIGH. Changes        Note:      The 24C32 does not generate any
   in the data line while the clock line is HIGH will be             acknowledge bits if an internal program-
   interpreted as a START or STOP condition.                         ming cycle is in progress.
Accordingly, the following bus conditions have been
defined (Figure 3-1).                                     A device that acknowledges must pull down the SDA
                                                          line during the acknowledge clock pulse in such a way
3.1 Bus not Busy (A)                                      that the SDA line is stable LOW during the HIGH period
                                                          of the acknowledge related clock pulse. Of course,
Both data and clock lines remain HIGH.                    setup and hold times must be taken into account. Dur-
                                                          ing reads, a master must signal an end of data to the
3.2 Start Data Transfer (B)                               slave by NOT generating an acknowledge bit on the last
                                                          byte that has been clocked out of the slave. In this
A HIGH to LOW transition of the SDA line while the        case, the slave (24C32) will leave the data line HIGH to
clock (SCL) is HIGH determines a START condition. All     enable the master to generate the STOP condition.
commands must be preceded by a START condition.

3.3 Stop Data Transfer (C)

A LOW to HIGH transition of the SDA line while the
clock (SCL) is HIGH determines a STOP condition. All
operations must be ended with a STOP condition.

FIGURE 3-1: DATA TRANSFER SEQUENCE ON THE SERIAL BUS

     (A) (B)            (D)                                          (D)      (C) (A)

SCL

SDA                     ADDRESS DATA ALLOWED                                      STOP
       START CONDITION                                                        CONDITION

                        OR                                TO CHANGE

                        ACKNOWLEDGE

                        VALID

DS21061F-page 4                                                            1996 Microchip Technology Inc.
                                                                                                 24C32

3.6 Device Addressing                                           acknowledge signal on the SDA line. Depending on the
                                                                state of the R/W bit, the 24C32 will select a read or write
A control byte is the first byte received following the         operation.
start condition from the master device. The control byte
consists of a four bit control code; for the 24C32 this is             Operation  Control     Device Select           R/W
set as 1010 binary for read and write operations. The                              Code
next three bits of the control byte are the device select
bits (A2, A1, A0). They are used by the master device                  Read          1010 Device Address 1
to select which of the eight devices are to be accessed.               Write         1010 Device Address 0
These bits are in effect the three most significant bits of
the word address. The last bit of the control byte (R/W)        FIGURE 3-2:       CONTROL BYTE
defines the operation to be performed. When set to a                              ALLOCATION
one a read operation is selected, and when set to a                       START
zero a write operation is selected. The next two bytes                                                 READ/WRITE
received define the address of the first data byte
(Figure 3-3). Because only A11..A0 are used, the upper                            SLAVE ADDRESS      R/W A
four address bits must be zeros. The most significant bit
of the most significant byte of the address is transferred             1      0   1     0     A2 A1 A0
first. Following the start condition, the 24C32 monitors
the SDA bus checking the device type identifier being
transmitted. Upon receiving a 1010 code and appropri-
ate device select bits, the slave device outputs an

FIGURE 3-3: ADDRESS SEQUENCE BIT ASSIGNMENTS

      CONTROL BYTE                           ADDRESS BYTE 1                          ADDRESS BYTE 0

1  0  1  0  A  A                  A  R/W  0  0  0            0  AA     A  A       A                          A
            2  1                  0                             11 10  9  8       7                                0

  SLAVE     DEVICE
ADDRESS     SELECT

              BUS

1996 Microchip Technology Inc.                                                                 DS21061F-page 5
24C32

4.0 WRITE OPERATION                                         4.3 Page Write

4.1 Split Endurance                                         The write control byte, word address and the first data
                                                            byte are transmitted to the 24C32 in the same way as
The 24C32 is organized as a continuous 32K block of         in a byte write. But instead of generating a stop condi-
memory. However, the first 4K, starting at address 000,     tion, the master transmits up to eight pages of eight
is rated at 10,000,000 E/W cycles guaranteed. The           data bytes each (64 bytes total) which are temporarily
remainder of the array, 28K bits, is rated at 100K E/W      stored in the on-chip page cache of the 24C32. They
cycles guaranteed. This feature is helpful in applica-      will be written from cache into the EEPROM array after
tions in which some data change frequently, while a         the master has transmitted a stop condition. After the
majority of the data change infrequently. One example       receipt of each word, the six lower order address
would be a cellular telephone in which last-number          pointer bits are internally incremented by one. The
redial and microcontroller scratch pad require a high-      higher order seven bits of the word address remain con-
endurance block, while speed dials and lookup tables        stant. If the master should transmit more than eight
change infrequently and so require only a standard          bytes prior to generating the stop condition (writing
endurance rating.                                           across a page boundary), the address counter (lower
                                                            three bits) will roll over and the pointer will be incre-
4.2 Byte Write                                              mented to point to the next line in the cache. This can
                                                            continue to occur up to eight times or until the cache is
Following the start condition from the master, the con-     full, at which time a stop condition should be generated
trol code (four bits), the device select (three bits), and  by the master. If a stop condition is not received, the
the R/W bit which is a logic low are clocked onto the bus   cache pointer will roll over to the first line (byte 0) of the
by the master transmitter. This indicates to the            cache, and any further data received will overwrite pre-
addressed slave receiver that a byte with a word            viously captured data. The stop condition can be sent
address will follow after it has generated an acknowl-      at any time during the transfer. As with the byte write
edge bit during the ninth clock cycle. Therefore the next   operation, once a stop condition is received, an internal
byte transmitted by the master is the high-order byte of    write cycle will begin. The 64-byte cache will continue
the word address and will be written into the address       to capture data until a stop condition occurs or the oper-
pointer of the 24C32. The next byte is the least signifi-   ation is aborted (Figure 4-2).
cant address byte. After receiving another acknowl-
edge signal from the 24C32 the master device will
transmit the data word to be written into the addressed
memory location. The 24C32 acknowledges again and
the master generates a stop condition. This initiates the
internal write cycle, and during this time the 24C32 will
not generate acknowledge signals (Figure 4-1).

FIGURE 4-1: BYTE WRITE

                        S

                        t                                                                         S

          Bus Activity: a  Control             Word                          Word                 t
                            Byte           Address (1)                   Address (0)
          Master        r                                                                Data     o

                        t                                                                         p

          SDA Line                      0000

          Bus Activity               A                      A                         A        A

                                     C                      C                         C        C

                                     K                      K                         K        K

FIGURE 4-2:      PAGE WRITE (FOR CACHE WRITE, SEE FIGURE 6-3)

          S

BUS       T      CONTROL          WORD                          WORD                                          S
                    BYTE      ADDRESS (1)                   ADDRESS (0)
          A                                                                 DATA n             DATA n + 7     T
ACTIVITY R                                                                                                    O
MASTER T
                                                                                                              P

SDA LINE                      000 0

BUS                        A               A                             A               A                 A
ACTIVITY
                           C               C                             C               C                 C

                           K               K                             K               K                 K

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5.0 ACKNOWLEDGE POLLING                                    6.0 READ OPERATION

Since the device will not acknowledge during a write       Read operations are initiated in the same way as write
cycle, this can be used to determine when the cycle is     operations with the exception that the R/W bit of the
complete (this feature can be used to maximize bus         slave address is set to one. There are three basic types
throughput). Once the stop condition for a write com-      of read operations: current address read, random read,
mand has been issued from the master, the device ini-      and sequential read.
tiates the internally timed write cycle. ACK polling can
be initiated immediately. This involves the master send-   6.1 Current Address Read
ing a start condition followed by the control byte for a
write command (R/W = 0). If the device is still busy with  The 24C32 contains an address counter that maintains
the write cycle, then no ACK will be returned. If the      the address of the last word accessed, internally incre-
cycle is complete, then the device will return the ACK     mented by one. Therefore, if the previous access (either
and the master can then proceed with the next read or      a read or write operation) was to address n (n is any
write command. See Figure 5-1 for flow diagram             legal address), the next current address read operation
                                                           would access data from address n + 1. Upon receipt of
FIGURE 5-1: ACKNOWLEDGE POLLING                            the slave address with R/W bit set to one, the 24C32
                     FLOW                                  issues an acknowledge and transmits the eight bit data
                                                           word. The master will not acknowledge the transfer but
                            Send                           does generate a stop condition and the 24C32 discon-
                    Write Command                          tinues transmission (Figure 6-1).

                        Send Stop                          6.2 Random Read
                       Condition to
                  Initiate Write Cycle                     Random read operations allow the master to access
                                                           any memory location in a random manner. To perform
                        Send Start                         this type of read operation, first the word address must
                                                           be set. This is done by sending the word address to the
Send Control Byte                                          24C32 as part of a write operation (R/W bit set to 0).
   with R/W = 0                                            After the word address is sent, the master generates a
                                                           start condition following the acknowledge. This termi-
              Did Device          NO                       nates the write operation, but not before the internal
             Acknowledge                                   address pointer is set. Then the master issues the con-
                                                           trol byte again but with the R/W bit set to a one. The
                                                           24C32 will then issue an acknowledge and transmit the
                                                           eight bit data word. The master will not acknowledge
                                                           the transfer but does generate a stop condition which
                                                           causes the 24C32 to discontinue transmission
                                                           (Figure 6-2).

             (ACK = 0)?

             YES

                Next
             Operation

FIGURE 6-1:  CURRENT ADDRESS READ

                                      S

                                      T                                                     S
             BUS ACTIVITY A
             MASTER                      CONTROL                                            T
                                            BYTE
                                      R                       DATA n                        O

                                      T                                                     P

             SDA LINE                                      A          N
             BUS ACTIVITY
                                                           C          O

                                                           K
                                                                                         A

                                                                      C

                                                                      K

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24C32

6.3 Contiguous Addressing Across                                To provide sequential reads the 24C32 contains an
          Multiple Devices                                      internal address pointer which is incremented by one at
                                                                the completion of each operation. This address pointer
The device select bits A2, A1, A0 can be used to                allows the entire memory contents to be serially read
expand the contiguous address space for up to 256K              during one operation. The address pointer, however,
bits by adding up to eight 24C32's on the same bus. In          will not roll over from address 07FF to address 0000. It
this case, software can use A0 of the control byte as           will roll from 07FF to unused memory space.
address bit A12, A1 as address bit A13, and A2 as
address bit A14.                                                6.5 Noise Protection

6.4 Sequential Read                                             The SCL and SDA inputs have filter circuits which sup-
                                                                press noise spikes to ensure proper device operation
Sequential reads are initiated in the same way as a ran-        even on a noisy bus. All I/O lines incorporate Schmitt
dom read except that after the 24C32 transmits the first        triggers for 400 kHz (Fast Mode) compatibility.
data byte, the master issues an acknowledge as
opposed to the stop condition used in a random read.
This acknowledge directs the 24C32 to transmit the
next sequentially addressed 8 bit word. (Figure 6-3).
Following the final byte transmitted to the master, the
master will NOT generate an acknowledge but will gen-
erate a stop condition.

FIGURE 6-2: RANDOM READ

           S                                                              S

           T                                                              T                                                 S

           A  CONTROL                WORD                     WORD        A  CONTROL                                        T
                                 ADDRESS (1)              ADDRESS (0)                                                       O
          R      BYTE                                                     R  BYTE        DATA n

           T                                                              T                                                 P

SDA LINE                         0000

   BUS                 A                         A                     A              A                   N
ACTIVITY:
                       C                         C                     C              C                   O

                       K                         K                     K              K
                                                                                                                         A

                                                                                                          C

                                                                                                          K

FIGURE 6-3: SEQUENTIAL READ

                                                                                                     S

                                                                                                     T

BUS ACTIVITY     CONTROL         DATA n             DATA n + 1         DATA n + 2        DATA n + X  O
MASTER              BYTE
SDA LINE                                                                                             P
                              A
BUS ACTIVITY                  C               A                 A                  A                   P
                              K
                                              C                 C                  C                 N
                                                                                                     O
                                              K                 K                  K
                                                                                                     A
                                                                                                     C
                                                                                                     K

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7.0 PAGE CACHE AND ARRAY                                                            24C32
         MAPPING
                                                                will'roll over' and be loaded into the first two bytes of
The cache is a 64 byte (8 pages x 8 bytes) FIFO buffer.         page 0 (of the cache). When the stop bit is sent, page
The cache allows the loading of up to 64 bytes of data          0 of the cache is written to page 3 of the array. The
before the write cycle is actually begun, effectively pro-      remaining pages in the cache are then loaded sequen-
viding a 64-byte burst write at the maximum bus rate.           tially to the array. A write cycle is executed after each
Whenever a write command is initiated, the cache                page is written. If a partially loaded page in the cache
starts loading and will continue to load until a stop bit is    remains when the STOP bit is sent, only the bytes that
received to start the internal write cycle. The total length    have been loaded will be written to the array.
of the write cycle will depend on how many pages are
loaded into the cache before the stop bit is given. Max-        7.3 Power Management
imum cycle time for each page is 5 ms. Even if a page
is only partially loaded, it will still require the same cycle  This design incorporates a power standby mode when
time as a full page. If more than 64 bytes of data are          the device is not in use and automatically powers off
loaded before the stop bit is given, the address pointer        after the normal termination of any operation when a
will'wrap around' to the beginning of cache page 0 and          stop bit is received and all internal functions are com-
existing bytes in the cache will be overwritten. The            plete. This includes any error conditions, ie. not receiv-
device will not respond to any commands while the               ing an acknowledge or stop condition per the two-wire
write cycle is in progress.                                     bus specification. The device also incorporates VDD
                                                                monitor circuitry to prevent inadvertent writes (data cor-
7.1 Cache Write Starting at a Page                              ruption) during low-voltage conditions. The VDD moni-
          Boundary                                              tor circuitry is powered off when the device is in standby
                                                                mode in order to further reduce power consumption.
If a write command begins at a page boundary
(address bits A2, A1 and A0 are zero), then all data            8.0 PIN DESCRIPTIONS
loaded into the cache will be written to the array in
sequential addresses. This includes writing across a 4K         8.1 A0, A1, A2 Chip Address Inputs
block boundary. In the example shown below,
(Figure 8-1) a write command is initiated starting at           The A0..A2 inputs are used by the 24C32 for multiple
byte 0 of page 3 with a fully loaded cache (64 bytes).          device operation and conform to the two-wire bus stan-
The first byte in the cache is written to byte 0 of page 3      dard. The levels applied to these pins define the
(of the array), with the remaining pages in the cache           address block occupied by the device in the address
written to sequential pages in the array. A write cycle is      map. A particular device is selected by transmitting the
executed after each page is written. Since the write            corresponding bits (A2, A1, A0) in the control byte
begins at page 3 and 8 pages are loaded into the                (Figure 3-3).
cache, the last 3 pages of the cache are written to the
next row in the array.                                          8.2 SDA Serial Address/Data Input/Output

7.2 Cache Write Starting at a Non-Page                          This is a bidirectional pin used to transfer addresses
          Boundary                                              and data into and data out of the device. It is an open
                                                                drain terminal, therefore the SDA bus requires a pullup
When a write command is initiated that does not begin           resistor to VCC (typical 10K for 100 kHz, 1K for 400
at a page boundary (i.e., address bits A2, A1 and A0            kHz).
are not all zero), it is important to note how the data is      For normal data transfer SDA is allowed to change only
loaded into the cache, and how the data in the cache is         during SCL low. Changes during SCL high are
written to the array. When a write command begins, the          reserved for indicating the START and STOP condi-
first byte loaded into the cache is always loaded into          tions.
page 0. The byte within page 0 of the cache where the
load begins is determined by the three least significant        8.3 SCL Serial Clock
address bits (A2, A1, A0) that were sent as part of the
write command. If the write command does not start at           This input is used to synchronize the data transfer from
byte 0 of a page and the cache is fully loaded, then the        and to the device.
last byte(s) loaded into the cache will roll around to
page 0 of the cache and fill the remaining empty bytes.                                                                 DS21061F-page 9
If more than 64 bytes of data are loaded into the cache,
data already loaded will be overwritten. In the example
shown in Figure 8-2, a write command has been initi-
ated starting at byte 2 of page 3 in the array with a fully
loaded cache of 64 bytes. Since the cache started load-
ing at byte 2, the last two bytes loaded into the cache

1996 Microchip Technology Inc.
24C32

FIGURE 8-1: CACHE WRITE TO THE ARRAY STARTING AT A PAGE BOUNDARY

1 Write command initiated at byte 0 of page 3 in the array;    2 64 bytes of data are loaded into cache.
    First data byte is loaded into the cache byte 0.

                          cache page 0

                  cache cache         cache cache page 1 cache page 2                               cache page 7
                  byte 0 byte 1          byte 7 bytes 8-15 bytes 16-23                                     bytes 56-63

3 Write from cache into array initiated by STOP bit.           4 Remaining pages in cache are written
    Page 0 of cache written to page 3 of array.                    to sequential pages in array.
    Write cycle is executed after every page is written.

page 0 page 1 page 2 byte 0 byte 1 byte 7 page 4 page 7 array row n

page 0 page 1 page 2                                   page 3          page 4 page 7 array row n + 1

                                         5 Last page in cache written to page 2 in next row.

FIGURE 8-2: CACHE WRITE TO THE ARRAY STARTING AT A PAGE BOUNDARY

                          1 Write command initiated; 64 bytes of data      2 Last 2 bytes loaded 'roll over'

                  3       loaded into cache starting at byte 2 of page 0.             to beginning.

Last 2 bytes      cache   cache cache      cache cache page 1 cache page 2                     cache page 7
loaded into       byte 0  byte 1 byte 2       byte 7 bytes 8-15 bytes 16-23                           bytes 56-63
page 0 of cache.

                                 4 Write from cache into array initiated by STOP bit.

                                         Page 0 of cache written to page 3 of array.   5 Remaining bytes in cache are

                                         Write cycle is executed after every page is written. written sequentially to array.

page 0 page 1 page 2 byte 0 byte 1 byte 2 byte 3 byte 4                 byte 7 page 4               page 7   array
                                                                                      page 4                    row n
                                                                                                                   array
page 0 page 1 page 2                                   page 3                                             page 7   row

                                                                                                                   n+1

6 Last 3 pages in cache written to next row in array.

DS21061F-page 10                                                                        1996 Microchip Technology Inc.
24C32

24C32 Product Identification System

To order or to obtain information, e.g., on pricing or delivery, please use the listed part numbers, and refer to the factory or the listed
sales offices.

24C32 -  /P

                                  Package:       P = Plastic DIP (300 mil Body), 8-lead
                                               SM = Plastic SOIC (207 mil Body, EIAJ standard)

                                  Temperature  Blank = 0C to +70C
                                  Range:             I = -40C to +85C

                                  Device:       24C32 32K I2C Serial EEPROM (100 kHz/400 kHz)
                                               24C32T 32K I2C Serial EEPROM (Tape and Reel)

1996 Microchip Technology Inc.                                         DS21061F-page 11
WORLDWIDE SALES & SERVICE

AMERICAS                              ASIA/PACIFIC                              EUROPE

Corporate Office                      China                                     United Kingdom
                                                                                Arizona Microchip Technology Ltd.
Microchip Technology Inc.             Microchip Technology                      Unit 6, The Courtyard
2355 West Chandler Blvd.              Unit 406 of Shanghai Golden Bridge Bldg.  Meadow Bank, Furlong Road
Chandler, AZ 85224-6199               2077 Yan'an Road West, Hongiao District   Bourne End, Buckinghamshire SL8 5AJ
Tel: 602 786-7200 Fax: 602 786-7277   Shanghai, Peoples Republic of China       Tel: 44 1628 850303 Fax: 44 1628 850178
Technical Support: 602 786-7627       Tel: 86 21 6275 5700                      France
Web: http://www.microchip.com         Fax: 011 86 21 6275 5060                  Arizona Microchip Technology SARL
                                                                                Zone Industrielle de la Bonde
Atlanta                               Hong Kong                                 2 Rue du Buisson aux Fraises
                                                                                91300 Massy - France
Microchip Technology Inc.             Microchip Technology                      Tel: 33 1 69 53 63 20 Fax: 33 1 69 30 90 79
500 Sugar Mill Road, Suite 200B       RM 3801B, Tower Two                       Germany
Atlanta, GA 30350                     Metroplaza                                Arizona Microchip Technology GmbH
Tel: 770 640-0034 Fax: 770 640-0307   223 Hing Fong Road                        Gustav-Heinemann-Ring 125
                                      Kwai Fong, N.T. Hong Kong                 D-81739 Muenchen, Germany
Boston                                Tel: 852 2 401 1200 Fax: 852 2 401 3431   Tel: 49 89 627 144 0 Fax: 49 89 627 144 44
                                                                                Italy
Microchip Technology Inc.             India                                     Arizona Microchip Technology SRL
5 Mount Royal Avenue                                                            Centro Direzionale Colleone Pas Taurus 1
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333 Pierce Road, Suite 180
Itasca, IL 60143                      Microchip Technology                      Microchip Technology Intl. Inc.
Tel: 708 285-0071 Fax: 708 285-0075   168-1, Youngbo Bldg. 3 Floor              Benex S-1 6F
                                      Samsung-Dong, Kangnam-Ku,                 3-18-20, Shin Yokohama
Dallas                                Seoul, Korea                              Kohoku-Ku, Yokohama
                                      Tel: 82 2 554 7200 Fax: 82 2 558 5934     Kanagawa 222 Japan
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14651 Dallas Parkway, Suite 816       Singapore
Dallas, TX 75240-8809                                                                                                      9/3/96
Tel: 972 991-7177 Fax: 972 991-8588   Microchip Technology
                                      200 Middle Road
Dayton                                #10-03 Prime Centre
                                      Singapore 188980
Microchip Technology Inc.             Tel: 65 334 8870 Fax: 65 334 8850
Suite 150
Two Prestige Place                    Taiwan, R.O.C
Miamisburg, OH 45342
Tel: 513 291-1654 Fax: 513 291-9175   Microchip Technology
                                      10F-1C 207
Los Angeles                           Tung Hua North Road
                                      Taipei, Taiwan, ROC
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New York

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San Jose

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San Jose, CA 95131
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Toronto

Microchip Technology Inc.
5925 Airport Road, Suite 200
Mississauga, Ontario L4V 1W1, Canada
Tel: 905 405-6279 Fax: 905 405-6253

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DS21061F-page 12                                                                1996 Microchip Technology Inc.
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