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24C01A

器件型号:24C01A
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厂商名称:MICROCHIP [Microchip Technology]
厂商官网:http://www.microchip.com/
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24C01A器件文档内容

                             24C01A/02A/04A

                     1K/2K/4K 5.0V I2CTM Serial EEPROMs

FEATURES                                                    PACKAGE TYPES

Low power CMOS technology                                 DIP      A0 1                            8 VCC
                                                                                                     7 WP*
Hardware write protect                                                                             6 SCL
                                                                                                     5 SDA
Two wire serial interface bus, I2CTM compatible                    A1 2                    24C01A
                                                                                         24C02A
5.0V only operation                                                                 24C04A

Self-timed write cycle (including auto-erase)                      A2 3

Page-write buffer

1ms write cycle time for single byte                               VSS 4

1,000,000 Erase/Write cycles guaranteed

Data retention >200 years                                 8-lead

8-pin DIP/SOIC packages                                   SOIC A0                1                     8         VCC

Available for extended temperature ranges                                        2         24C01A      7
                                                                                         24C02A
- Commercial (C):           0C to +70C                             A1               24C04A                       WP*
- Industrial (I):         -40C to +85C
- Automotive (E):         -40C to +125C                            A2            3                     6         SCL

DESCRIPTION                                                          VSS           4                     5         SDA

The Microchip Technology Inc. 24C01A/02A/04A is a           14-lead                1                 14            NC
1K/2K/4K bit Electrically Erasable PROM. The device
is organized as shown, with a standard two wire serial      SOIC     NC
interface. Advanced CMOS technology allows a signif-
icant reduction in power over NMOS serial devices. A                 A0            2                 13            VCC
special feature in the 24C02A and 24C04A provides
hardware write protection for the upper half of the block.           A1            3         24C01A  12            WP
The 24C01A and 24C02A have a page write capability                                       24C02A
of two bytes and the 24C04A has a page length of eight               NC            4  24C04A         11            NC
bytes. Up to eight 24C01A or 24C02A devices and up
to four 24C04A devices may be connected to the same                  A2            5                 10            SCL
two wire bus.
                                                                     VSS           6                 9             SDA
This device offers fast (1ms) byte write and
extended (-40C to 125C) temperature operation. It                  NC            7                 8             NC
is recommended that all other applications use
Microchip's 24LCXXB.                                        * "TEST" pin in 24C01A

                                                            BLOCK DIAGRAM

               24C01A        24C02A          24C04A            Vcc      Data                         Vpp           R/W Amp
                                                               Vss      Buffer
Organization   128 x 8       258 x 8        2 x 256 x 8                 (FIFO)                       AP
Write Protect   None         080-0FF         100-1FF        SDA      Data Reg.
Page Write     2 Bytes       2 Bytes          8 Bytes                                                do
Buffer                                                                Slave Addr.
                                                                                                     di                Memory
                                                                                                                        Array
                                                                                                     rn     A0 to
                                                                                                     et     A7
                                                                                                     se

                                                                                                     sr

                                                            SCL           Control                    Increment          A8

                                                                          Logic

                                                                     A0 A1 A2 WP

I2C is a trademark of Philips Corporation.

1996 Microchip Technology Inc.                                                                            DS11183D-page 1

                                  This document was created with FrameMaker 4 0 4
24C01A/02A/04A                                                                                    TABLE 1-1: PIN FUNCTION TABLE

1.0 ELECTRICAL CHARACTERISTICS                                                                      Name      Function
                                                                                                       A0
1.1 Maximum Ratings*                                                                                          No Function for 24C04A only, Must
                                                                                                  A0, A1, A2  be connected to VCC or VSS
VCC...................................................................................7.0V            VSS     Chip Address Inputs
All inputs and outputs w.r.t. VSS ............... -0.6V to VCC +1.0V                                 SDA      Ground
Storage temperature ..................................... -65C to +150C                             SCL     Serial Address/Data I/O
Ambient temp. with power applied ................ -65C to +125C                                    TEST     Serial Clock
Soldering temperature of leads (10 seconds) ............. +300C                                      WP      (24C01A only) VCC or VSS
ESD protection on all pins................................................4 kV                        VCC     Write Protect Input
*Notice: Stresses above those listed under "Maximum ratings"                                                  +5V Power Supply
may cause permanent damage to the device. This is a stress rat-
ing only and functional operation of the device at those or any
other conditions above those indicated in the operational listings
of this specification is not implied. Exposure to maximum rating
conditions for extended periods may affect device reliability.

TABLE 1-2: DC CHARACTERISTICS

VCC = +5V (10%)                     Commercial (C): Tamb = 0C to +70C
                                     Industrial (I): Tamb = -40C to +85C
                                     Automotive (E): Tamb = -40C to +125C

     Parameter           Symbol Min.                                                        Max. Units                 Conditions

VCC detector threshold         VTH            2.8                                           4.5   V

SCL and SDA pins:

High level input voltage VIH VCC x 0.7 VCC + 1                                                    V

Low level input voltage        VIL            -0.3 VCC x 0.3 V

Low level output voltage VOL                                                                0.4   V     IOL = 3.2 mA (SDA only)

A1 & A2 pins:                                                                                           VIN = 0V to VCC
                                                                                                        VOUT = 0V to VCC
High level input voltage VIH VCC - 0.5 VCC + 0.5 V                                                      VIN/VOUT = 0V (Note)
                                                                                                        Tamb = +25C, f = 1 MHz
Low level input voltage        VIL            -0.3                                          0.5   V     FCLK = 100 kHz, program cycle time = 1 ms,
                                                                                                        Vcc = 5V, Tamb = 0C to +70C
Input leakage current          ILI            --                                            10    A    FCLK = 100 kHz, program cycle time = 1 ms,
                                                                                                        Vcc = 5V, Tamb = (I) and (E)
Output leakage current         ILO            --                                            10    A    VCC = 5V, Tamb= (C), (I) and (E)

Pin capacitance                CIN,           --                                            7.0   pF    SDA=SCL=VCC=5V (no PROGRAM active)
(all inputs/outputs)
                         COUT

Operating current        ICC Write --                                                       3.5   mA

                         ICC Write --                                                       4.25  mA

                               ICC            --                                            750   A

                         Read

Standby current                ICCS           --                                            100   A

Note: This parameter is periodically sampled and not 100% tested

FIGURE 1-1: BUS TIMING START/STOP

                                                                                                  VHYS

SCL  TSU:STA                         THD:STA
SDA
                                                                                                              TSU:STO

                        START                                                                                          STOP

DS11183D-page 2                                                                                                1996 Microchip Technology Inc.
                                                                       24C01A/02A/04A

TABLE 1-3: AC CHARACTERISTICS

     Parameter                      Symbol Min.              Typ Max.      Units               Remarks

Clock frequency                     FCLK            --       -- 100        kHz

Clock high time                     THIGH           4000     --   --       ns

Clock low time                      TLOW            4700     --   --       ns

SDA and SCL rise time               TR              --       -- 1000       ns

SDA and SCL fall time               TF              --       -- 300        ns

START condition hold time           THD:STA 4000             --   --       ns       After this period the first

                                                                                    clock pulse is generated

START condition setup time TSU:STA 4700                      --   --       ns       Only relevant for repeated

                                                                                    START condition

Data input hold time                THD:DAT         0        --   --       ns

Data input setup time               TSU:DAT         250      --   --       ns

Data output delay time              TAA             300      -- 3500                (Note 1)

STOP condition setup time           TSU:STO 4700             --   --       ns

Bus free time                       TBUF            4700     --   --       ns       Time the bus must be free

                                                                                    before a new transmission

                                                                                    can start

Input filter time constant          TI              --       -- 100        ns
(SDA and SCL pins)

Program cycle time                  TWC             --       .4   1        ms       Byte mode

                                                             .4N N         ms       Page mode, N=# of bytes

Endurance                           --              1M       --   --       cycles 25C, Vcc = 5.0V, Block

                                                                                    Mode (Note 2)

Note 1: As transmitter the device must provide this internal minimum delay time to bridge the undefined region (min-
            imum 300 ns) of the falling edge of SCL to avoid unintended generation of START or STOP conditions.

       2: This parameter is not tested but guaranteed by characterization. For endurance estimates in a specific appli-
            cation, please consult the Total Endurance Model which can be obtained on our BBS or website.

FIGURE 1-2: BUS TIMING DATA

                                TF                                                  TR

                                                    THIGH

                                    TLOW

SCL                                                 THD:DAT       TSU:DAT  TSU:STO
          TSU:STA

                                  THD:STA

SDA                TSP                     THD:STA           TAA                               TBUF
IN                        TAA

SDA
OUT

1996 Microchip Technology Inc.                                                               DS11183D-page 3
24C01A/02A/04A                                            3.3 Stop Data Transfer (C)

2.0 FUNCTIONAL DESCRIPTION                                A LOW to HIGH transition of the SDA line while the
                                                          clock (SCL) is HIGH determines a STOP condition. All
The 24C01A/02A/04A supports a bidirectional two wire      operations must be ended with a STOP condition.
bus and data transmission protocol. A device that
sends data onto the bus is defined as transmitter, and    3.4 Data Valid (D)
a device receiving data as receiver. The bus has to be
controlled by a master device which generates the         The state of the data line represents valid data when,
serial clock (SCL), controls the bus access, and gener-   after a START condition, the data line is stable for the
ates the START and STOP conditions, while the             duration of the HIGH period of the clock signal.
24C01A/02A/04A works as slave. Both master and
slave can operate as transmitter or receiver but the      The data on the line must be changed during the LOW
master device determines which mode is activated.         period of the clock signal. There is one clock pulse per
                                                          bit of data.
Up to eight 24C01/24c02s can be connected to the bus,
selected by the A0, A1 and A2 chip address inputs. Up     Each data transfer is initiated with a START condition
to four 24C04As can be connected to the bus, selected     and terminated with a STOP condition. The number of
by A1 and A2 chip address inputs. A0 must be tied to      the data bytes transferred between the START and
VCC or VSS for the 24C04A. Other devices can be con-      STOP conditions is determined by the master device
nected to the bus but require different device codes      and is theoretically unlimited.
than the 24C01A/02A/04A (refer to section Slave
Address).                                                 3.5 Acknowledge

3.0 BUS CHARACTERISTICS                                   Each receiving device, when addressed, is obliged to
                                                          generate an acknowledge after the reception of each
The following bus protocol has been defined:              byte. The master device must generate an extra clock
                                                          pulse which is associated with this acknowledge bit.
Data transfer may be initiated only when the bus is
   not busy.                                                    Note:  The 24C01A/02A/04A does not generate
                                                                       any acknowledge bits if an internal pro-
During data transfer, the data line must remain                      gramming cycle is in progress.
   stable whenever the clock line is HIGH. Changes
   in the data line while the clock line is HIGH will be  The device that acknowledges has to pull down the
   interpreted as a START or STOP condition.              SDA line during the acknowledge clock pulse in such a
                                                          way that the SDA line is stable LOW during the HIGH
Accordingly, the following bus conditions have been       period of the acknowledge related clock pulse. Of
defined (Figure 3-1).                                     course, setup and hold times must be taken into
                                                          account. A master must signal an end of data to the
3.1 Bus not Busy (A)                                      slave by not generating an acknowledge bit on the last
                                                          byte that has been clocked out of the slave. In this
Both data and clock lines remain HIGH.                    case, the slave must leave the data line HIGH to enable
                                                          the master to generate the STOP condition.
3.2 Start Data Transfer (B)

A HIGH to LOW transition of the SDA line while the
clock (SCL) is HIGH determines a START condition. All
commands must be preceded by a START condition.

FIGURE 3-1: DATA TRANSFER SEQUENCE ON THE SERIAL BUS

SCL  (A) (B)             (D)                                           (D)                 (C) (A)

SDA                      ADDRESS OR                       DATA                            STOP
                                                                                      CONDITION
                  START  ACKNOWLEDGE ALLOWED
              CONDITION

                         VALID                            TO CHANGE

DS11183D-page 4                                                             1996 Microchip Technology Inc.
4.0 SLAVE ADDRESS                                               24C01A/02A/04A

The chip address inputs A0, A1 and A2 of each 24C01A/      6.0 PAGE PROGRAM MODE
02A/04A must be externally connected to either VCC or
ground (VSS), assigning to each 24C01A/02A/04A a           To program the 24C01A/02A/04A, the master sends
unique address. A0 is not used on the 24C04A and           addresses and data to the 24C01A/02A/04A which is
must be connected to either VCC or VSS. Up to eight        the slave (Figure 6-1 and Figure 6-2). This is done by
24C01A or 24C02A devices and up to four 24C04A             supplying a START condition followed by the 4-bit
devices may be connected to the bus. Chip selection is     device code, the 3-bit slave address, and the R/W bit
then accomplished through software by setting the bits     which is defined as a logic LOW for a write. This indi-
A0, A1 and A2 of the slave address to the corresponding    cates to the addressed slave that a word address will
hard-wired logic levels of the selected 24C01A/02A/04A.    follow so the slave outputs the acknowledge pulse to
After generating a START condition, the bus master         the master during the ninth clock pulse. When the word
transmits the slave address consisting of a 4-bit device   address is received by the 24C01A/02A/04A, it places
code (1010) for the 24C01A/02A/04A, followed by the        it in the lower 8 bits of the address pointer defining
chip address bits A0, A1 and A2. In the 24C04A, the        which memory location is to be written. (The A0 bit
seventh bit of that byte (A0) is used to select the upper  transmitted with the slave address is the ninth bit of the
block (addresses 100--1FF) or the lower block              address pointer for the 24C04A). The 24C01A/02A/04A
(addresses 000--0FF) of the array.                         will generate an acknowledge after every 8-bits
                                                           received and store them consecutively in a RAM buffer
The eighth bit of slave address determines if the master   until a STOP condition is detected. This STOP condi-
device wants to read or write to the 24C01A/02A/04A        tion initiates the internal programming cycle. The RAM
(Figure 4-1).                                              buffer is 2 bytes for the 24C01A/02A and 8 bytes for the
                                                           24C04A. If more than 2 bytes are transmitted by the
The 24C01A/02A/04A monitors the bus for its corre-         master to the 24C01A/02A, the device will not acknowl-
sponding slave address all the time. It generates an       edge the data transfer and the sequence will be
acknowledge bit if the slave address was true and it is    aborted. If more than 8 bytes are transmitted by the
not in a programming mode.                                 master to the 24C04A, it will roll over and overwrite the
                                                           data beginning with the first received byte. This does
FIGURE 4-1: SLAVE ADDRESS                                  not affect erase/write cycles of the EEPROM array and
                     ALLOCATION                            is accomplished as a result of only allowing the address
                                                           registers bottom 3 bits to increment while the upper 5
   START                          READ/WRITE               bits remain unchanged.

          SLAVE ADDRESS           R/W A                    If the master generates a STOP condition after trans-
                                                           mitting the first data word (Point `P' on Figure 6-1), byte
1  0      1  0                    A2 A1 A0                 programming mode is entered.

5.0 BYTE PROGRAM MODE                                      The internal, completely self-timed PROGRAM cycle
                                                           starts after the STOP condition has been generated by
In this mode, the master sends addresses and one data      the master and all received data bytes in the page
byte to the 24C01A/02A/04A.                                buffer will be written in a serial manner.

Following the START signal from the master, the device     The PROGRAM cycle takes N milliseconds, whereby N
code (4-bits), the slave address (3-bits), and the R/W     is the number of received data bytes (N max = 8 for
bit, which is logic LOW, are placed onto the bus by the    24C04A, 2 for 24C01A/02A).
master. This indicates to the addressed 24C01A/02A/
04A that a byte with a word address will follow after it
has generated an acknowledge bit. Therefore the next
byte transmitted by the master is the word address and
will be written into the address pointer of the 24C01A/
02A/04A. After receiving the acknowledge of the
24C01A/02A/04A, the master device transmits the data
word to be written into the addressed memory location.
The 24C01A/02A/04A acknowledges again and the
master generates a STOP condition. This initiates the
internal programming cycle of the 24C01A/02A/04A
(Figure 6-1).

1996 Microchip Technology Inc.                           DS11183D-page 5
24C01A/02A/04A

FIGURE 6-1: BYTE WRITE

                 S                                                                                     S
                                                                                                       T
BUS ACTIVITY     T     CONTROL                               WORD                       DATA           O
MASTER           A        BYTE                             ADDRESS                                     P
                 R
                                                                                                     P
                 T
                                                                                                  A
SDA LINE         S                                                                                C
                                                                                                  K
                                   A                                     A

BUS ACTIVITY                       C                                     C

                                   K                                     K

FIGURE 6-2: PAGE WRITE

                    S

                    T                                                                                        S

BUS ACTIVITY        A                                                                                        T
MASTER
                    R CONTROL          WORD                   DATA n        DATA n + 1        DATA n + 7     O
SDA LINE                           ADDRESS (n)                                                               P
BUS ACTIVITY        T  BYTE

                    S                                                                                        P

                                A                          A          A                 A                 A

                                C                          C          C                 C                 C

                                K                          K          K                 K                 K

7.0 ACKNOWLEDGE POLLING                                       FIGURE 7-1: ACKNOWLEDGE POLLING
                                                                                   FLOW
Since the device will not acknowledge during a write
cycle, this can be used to determine when the cycle is                                   Send
complete (this feature can be used to maximize bus                               Write Command
throughput). Once the stop condition for a write com-
mand has been issued from the master, the device ini-                                Send Stop
tiates the internally timed write cycle. ACK polling can                            Condition to
be initiated immediately. This involves the master send-                       Initiate Write Cycle
ing a start condition followed by the control byte for a
write command (R/W = 0). If the device is still busy with                            Send Start
the write cycle, then no ACK will be returned. If the
cycle is complete, then the device will return the ACK
and the master can then proceed with the next read or
write command. See Figure 7-1 for flow diagram.

                                                                      Send Control Byte
                                                                         with R/W = 0

                                                                          Did Device          NO
                                                                         Acknowledge

                                                                            (ACK = 0)?

                                                                            YES

                                                                               Next
                                                                            Operation

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                                                                    24C01A/02A/04A

8.0 WRITE PROTECTION                                       The master now generates another START condition
                                                           and transmits the slave address again, except this time
Programming of the upper half of the memory will not       the read/write bit is set into the read mode. After the
take place if the WP pin of the 24C02A or 24C04A is        slave generates the acknowledge bit, it then outputs
connected to VCC (+5.0V). The device will accept slave     the data from the addressed location on to the SDA pin,
and word addresses but if the memory accessed is           increments the address pointer and, if it receives an
write protected by the WP pin, the 24C02A/04A will not     acknowledge from the master, will transmit the next
generate an acknowledge after the first byte of data has   consecutive byte. This auto-increment sequence is
been received, and thus the program cycle will not be      only aborted when the master sends a STOP condition
started when the STOP condition is asserted. Polarity      instead of an acknowledge.
of the WP pin has no effect on the 24C01A.
                                                              Note 1: If the master knows where the address
9.0 READ MODE                                                             pointer is, it can begin the read sequence
                                                                          at the current address (Figure 9-1) and
This mode illustrates master device reading data from                     save time transmitting the slave and word
the 24C01A/02A/04A.                                                       addresses.

As can be seen from Figure 9-2 and Figure 9-3, the            Note 2: In all modes, the address pointer will not
master first sets up the slave and word addresses by                      increment through a block (256 byte)
doing a write. (Note: Although this is a read mode, the                   boundary, but will rotate back to the first
address pointer must be written to). During this period                   location in that block.
the 24C01A/02A/04A generates the necessary
acknowledge bits as defined in the appropriate section.

FIGURE 9-1: CURRENT ADDRESS READ

                                  S

BUS ACTIVITY                      T           CONTROL                     DATA n       S
MASTER                            A              BYTE                                  T
                                  R                                                    O
                                                                                       P
                                  T
                                                                                      P
SDA LINE                          S
                                                                                  N
                                                                 A                O

BUS ACTIVITY                                                     C                A
                                                                                  C
                                                                 K                K

FIGURE 9-2: RANDOM READ

              S                                               S

BUS ACTIVITY  T                   CONTROL         WORD        T                                          S
MASTER        A                      BYTE     ADDRESS (n)     A CONTROL
              R                                                     BYTE          DATA (n)               T

                                                              R                                          O

              T                                               T                                          P

              S                                               S                                          P

SDA LINE                                   A               A              A                 N

                                           C               C              C                 O

BUS ACTIVITY                               K               K              K
                                                                                                      A

                                                                                            C

                                                                                            K

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24C01A/02A/04A

FIGURE 9-3: SEQUENTIAL READ

                                                                                        S

                                                                                        T

BUS ACTIVITY     CONTROL         DATA n     DATA n + 1       DATA n + 2     DATA n + X  O
MASTER              BYTE
SDA LINE                                                                                P
                              A
BUS ACTIVITY                  C          A                A              A                P
                              K
                                         C                C              C              N
                                                                                        O
                                         K                K              K
                                                                                        A
                                                                                        C
                                                                                        K

10.0 PIN DESCRIPTION                                      This feature allows the user to assign the upper half of
                                                          the memory as ROM which can be protected against
10.1 A0, A1, A2 Chip Address Inputs                       accidental programming. When write is disabled, slave
                                                          address and word address will be acknowledged but
The levels on these inputs are compared with the cor-     data will not be acknowledged.
responding bits in the slave address. The chip is
selected if the compare is true. For 24C04 A0 is no           Note 1: A "page" is defined as the maximum num-
function.                                                                 ber of bytes that can be programmed in a
Up to eight 24C01A/02A's or up to four 24C04A's can                       single write cycle. The 24C04A page is 8
be connected to the bus.                                                  bytes long; the 24C01A/02A page is 2
These inputs must be connected to either VSS or VCC.                      bytes long.

10.2 SDA Serial Address/Data Input/Output                     Note 2: A "block" is defined as a continuous area
                                                                          of memory with distinct boundaries. The
This is a bidirectional pin used to transfer addresses                    address pointer can not cross the bound-
and data into and data out of the device. It is an open                   ary from one block to another. It will how-
drain terminal, therefore the SDA bus requires a pull-up                  ever, wrap around from the end of a block
resistor to VCC (typical 10K).                                            to the first location in the same block. The
For normal data transfer, SDA is allowed to change only                   24C04A has two blocks, 256 bytes each.
during SCL LOW. Changes during SCL HIGH are                               The 24C01A and 24C02A each have only
reserved for indicating the START and STOP condi-                         one block.
tions.

10.3 SCL Serial Clock

This input is used to synchronize the data transfer from
and to the device.

10.4 WP Write Protection

This pin must be connected to either VCC or VSS for
24C02A or 24C04A. It has no effect on 24C01A.
If tied to VCC, PROGRAM operations onto the upper
memory block will not be executed. Read operations
are possible.
If tied to VSS, normal memory operation is enabled
(read/write the entire memory).

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                                  24C01A/02A/04A

NOTES:

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24C01A/02A/04A

NOTES:

DS11183D-page 10   1996 Microchip Technology Inc.
24C01A/02A/04A

24C01A/02A/04A Product Identification System

To order or to obtain information, e.g., on pricing or delivery, please use the listed part numbers, and refer to the factory or the listed
sales offices.

24C01A/02A/04A -  /P

                                  Package:       P = Plastic DIP
                                               SN = Plastic SOIC (150 mil Body), 8-lead
                                               SM = Plastic SOIC (207 mil Body), 8-lead
                                               SL = Plastic SOIC (150 mil Body), 14-lead, 24C04A only

                                  Temperature  Blank = 0C to +70C
                                  Range:             I = -40C to +85C
                                                    E = -40C to +125C

                                  Device:       24C01A  1K I2C Serial EEPROM
                                               24C01AT  1K I2C Serial EEPROM (Tape and Reel)
                                                        2K I2C Serial EEPROM
                                                24C02A  2K I2C Serial EEPROM (Tape and Reel)
                                               24C02AT  4K I2C Serial EEPROM
                                                        4K I2C Serial EEPROM (Tape and Reel)
                                                24C04A
                                               24C04AT

1996 Microchip Technology Inc.                                         DS11183D-page 11
WORLDWIDE SALES & SERVICE

AMERICAS                              ASIA/PACIFIC                              EUROPE

Corporate Office                      China                                     United Kingdom
                                                                                Arizona Microchip Technology Ltd.
Microchip Technology Inc.             Microchip Technology                      Unit 6, The Courtyard
2355 West Chandler Blvd.              Unit 406 of Shanghai Golden Bridge Bldg.  Meadow Bank, Furlong Road
Chandler, AZ 85224-6199               2077 Yan'an Road West, Hongiao District   Bourne End, Buckinghamshire SL8 5AJ
Tel: 602 786-7200 Fax: 602 786-7277   Shanghai, Peoples Republic of China       Tel: 44 1628 850303 Fax: 44 1628 850178
Technical Support: 602 786-7627       Tel: 86 21 6275 5700                      France
Web: http://www.microchip.com         Fax: 011 86 21 6275 5060                  Arizona Microchip Technology SARL
                                                                                Zone Industrielle de la Bonde
Atlanta                               Hong Kong                                 2 Rue du Buisson aux Fraises
                                                                                91300 Massy - France
Microchip Technology Inc.             Microchip Technology                      Tel: 33 1 69 53 63 20 Fax: 33 1 69 30 90 79
500 Sugar Mill Road, Suite 200B       RM 3801B, Tower Two                       Germany
Atlanta, GA 30350                     Metroplaza                                Arizona Microchip Technology GmbH
Tel: 770 640-0034 Fax: 770 640-0307   223 Hing Fong Road                        Gustav-Heinemann-Ring 125
                                      Kwai Fong, N.T. Hong Kong                 D-81739 Muenchen, Germany
Boston                                Tel: 852 2 401 1200 Fax: 852 2 401 3431   Tel: 49 89 627 144 0 Fax: 49 89 627 144 44
                                                                                Italy
Microchip Technology Inc.             India                                     Arizona Microchip Technology SRL
5 Mount Royal Avenue                                                            Centro Direzionale Colleone Pas Taurus 1
Marlborough, MA 01752                 Microchip Technology                      Viale Colleoni 1
Tel: 508 480-9990 Fax: 508 480-8575   No. 6, Legacy, Convent Road               20041 Agrate Brianza
                                      Bangalore 560 025 India                   Milan Italy
Chicago                               Tel: 91 80 526 3148 Fax: 91 80 559 9840   Tel: 39 39 6899939 Fax: 39 39 689 9883

Microchip Technology Inc.             Korea                                     JAPAN
333 Pierce Road, Suite 180
Itasca, IL 60143                      Microchip Technology                      Microchip Technology Intl. Inc.
Tel: 708 285-0071 Fax: 708 285-0075   168-1, Youngbo Bldg. 3 Floor              Benex S-1 6F
                                      Samsung-Dong, Kangnam-Ku,                 3-18-20, Shin Yokohama
Dallas                                Seoul, Korea                              Kohoku-Ku, Yokohama
                                      Tel: 82 2 554 7200 Fax: 82 2 558 5934     Kanagawa 222 Japan
Microchip Technology Inc.                                                       Tel: 81 45 471 6166 Fax: 81 45 471 6122
14651 Dallas Parkway, Suite 816       Singapore
Dallas, TX 75240-8809                                                                                                      9/3/96
Tel: 972 991-7177 Fax: 972 991-8588   Microchip Technology
                                      200 Middle Road
Dayton                                #10-03 Prime Centre
                                      Singapore 188980
Microchip Technology Inc.             Tel: 65 334 8870 Fax: 65 334 8850
Suite 150
Two Prestige Place                    Taiwan, R.O.C
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                                      10F-1C 207
Los Angeles                           Tung Hua North Road
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Microchip Technology Inc.             Tel: 886 2 717 7175 Fax: 886 2 545 0139
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Irvine, CA 92612
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New York

Microchip Technmgy Inc.
150 Motor Parkway, Suite 416
Hauppauge, NY 11788
Tel: 516 273-5305 Fax: 516 273-5335

San Jose

Microchip Technology Inc.
2107 North First Street, Suite 590
San Jose, CA 95131
Tel: 408 436-7950 Fax: 408 436-7955

Toronto

Microchip Technology Inc.
5925 Airport Road, Suite 200
Mississauga, Ontario L4V 1W1, Canada
Tel: 905 405-6279 Fax: 905 405-6253

                                            All rights reserved. 1996, Microchip Technology Incorporated, USA. 9/96

                                                                                        Printed on recycled paper.

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of patents or other intellectual property rights arising from such use or otherwise. Use of Microchip's products as critical components in life support systems is not autho-
rized except with express written approval by Microchip. No licenses are conveyed, implicitly or otherwise, under any intellectual property rights. The Microchip logo and
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