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1M7806-40DLG4

器件型号:1M7806-40DLG4
器件类别:半导体    存储器IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

FIFO 256x18 asynch FIFO memory

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
FIFO
RoHS:YES
Data Bus Width:18 bit
Bus Direction:Unidirectional
Memory Size:4.5 kbit
Timing Type:Asynchronous
Organization:256 k x 18
Number of Circuits:2
Access Time:20 ns
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
4.5 V
Supply Current - Max:0.4 mA
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
封装 / 箱体:
Package / Case:
SSOP-56
封装:
Packaging:
Tube
高度:
Height:
2.59 mm
系列:
Series:
SN74ACT7806
宽度:
Width:
7.49 mm
商标:
Brand:
Texas Instruments
安装风格:
Mounting Style:
SMD/SMT
工作电源电压:
Operating Supply Voltage:
5 V
产品类型:
Product Type:
FIFO
工厂包装数量:
Factory Pack Quantity:
20
子类别:
Subcategory:
Memory & Data Storage
单位重量:
Unit Weight:
0.024508 oz

文档预览

1M7806-40DLG4器件文档内容

                                                                                                       SN74ACT7806
                                                                                                              256 18

                                                                       STROBED FIRST-IN, FIRST-OUT MEMORY

                                                                                                    SCAS438C APRIL 1992 REVISED APRIL 1998

  D Member of the Texas Instruments                                    DL PACKAGE
                                                                        (TOP VIEW)
        WidebusTM Family
                                                                       RESET 1      56 OE
  D Load Clock and Unload Clock Can Be                                     D17 2    55 Q17
                                                                           D16 3    54 Q16
        Asynchronous or Coincident                                         D15 4    53 Q15
                                                                           D14 5    52 GND
  D 256 Words by 18 Bits                                                   D13 6    51 Q14
  D Low-Power Advanced CMOS Technology                                     D12 7    50 VCC
  D Full, Empty, and Half-Full Flags                                       D11 8    49 Q13
  D Programmable Almost-Full/Almost-Empty                                  D10 9    48 Q12
                                                                           VCC 10   47 Q11
        Flag                                                                 D9 11  46 Q10
                                                                             D8 12  45 Q9
  D Fast Access Times of 15 ns With a 50-pF                               GND 13    44 GND
                                                                             D7 14  43 Q8
        Load and All Data Outputs Switching                                  D6 15  42 Q7
        Simultaneously                                                       D5 16  41 Q6
                                                                             D4 17  40 Q5
  D Data Rates up to 50 MHz                                                  D3 18  39 VCC
  D 3-State Outputs                                                          D2 19  38 Q4
  D Pin-to-Pin Compatible With SN74ACT7804                                   D1 20  37 Q3
                                                                             D0 21  36 Q2
        and SN74ACT7814                                                      HF 22  35 GND
                                                                          PEN 23    34 Q1
  D Packaged in Shrink Small-Outline 300-mil                                        33 Q0
                                                                        AF/AE 24    32 UNCK
        Package Using 25-mil Center-to-Center                            LDCK 25    31 NC
        Spacing                                                                     30 NC
                                                                            NC 26   29 EMPTY
description                                                                 NC 27
                                                                         FULL 28
       A FIFO memory is a storage device that allows
       data to be written into and read from its array at              NC No internal connection
       independent data rates. The SN74ACT7806 is a
       256-word by 18-bit FIFO for high speed and fast
       access times. It processes data at rates up to
       50 MHz and access times of 15 ns in a bit-parallel
       format.

       Data is written into memory on a low-to-high
       transition at the load clock (LDCK) input and is
       read out on a low-to-high transition at the unload
       clock (UNCK) input. The memory is full when the
       number of words clocked in exceeds the number
       of words clocked out by 256. When the memory is
       full, LDCK signals have no effect on the data
       residing in memory. When the memory is empty,
       UNCK signals have no effect.

Status of the FIFO memory is monitored by the full (FULL), empty (EMPTY), half-full (HF), and
almost-full/almost-empty (AF/AE) flags. The FULL output is low when the memory is full and high when the
memory is not full. The EMPTY output is low when the memory is empty and high when it is not empty. The HF
output is high when the FIFO contains 128 or more words. The AF/AE status flag is a programmable flag. The
first one or two low-to-high transitions of LDCK after reset are used to program the almost-empty offset value
(X) and the almost-full offset value (Y) if program enable (PEN) is low. The AF/AE flag is high when the FIFO
contains X or fewer words or (256 Y) or more words. The AF/AE flag is low when the FIFO contains between
(X + 1) and (255 Y) words.

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

Widebus is a trademark of Texas Instruments Incorporated.              Copyright 1998, Texas Instruments Incorporated

PRODUCTION DATA information is current as of publication date.
Products conform to specifications per the terms of Texas Instruments
standard warranty. Production processing does not necessarily include
testing of all parameters.

POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                                              1
SN74ACT7806
256 18
STROBED FIRST-IN, FIRST-OUT MEMORY

SCAS438C APRIL 1992 REVISED APRIL 1998

description (continued)

       A low level on the reset (RESET) input resets the internal stack pointers and sets FULL high, HF low, and
       EMPTY low. The Q outputs are not reset to any specific logic level. The FIFO must be reset upon power up.The
       first word loaded into empty memory causes EMPTY to go high and the data to appear on the Q outputs. It is
       important to note that the first word does not have to be unloaded. The data outputs are noninverting with respect
       to the data inputs and are in the high-impedance state when the output-enable (OE) input is high.

       The SN74ACT7806 is characterized for operation from 0C to 70C.

logic symbol

                                       
                              FIFO 256 18
                              SN74ACT7806

                 1   RESET                                                                28
   RESET                                                                                          FULL
                        LDCK                 FULL
                 25                                                                       22
    LDCK                UNCK         HALF-FULL                                                   HF

                 32               ALMOST FULL/EMPTY                                       24
    UNCK                                                                                         AF/AE
                     EN1
                 56                                           EMPTY                       29
        OE                                                                                        EMPTY
                     PROGRAM ENABLE
                 23                                                                       33
      PEN            0                                                                0          Q0

                 21         Data     Data 1                                               34
         D0                                                                                      Q1
                     17                                                               17
                 20                                                                       36
         D1                                                                                      Q2

                 19                                                                       37
         D2                                                                                      Q3

                 18                                                                       38
         D3                                                                                      Q4

                 17                                                                       40
         D4                                                                                      Q5

                 16                                                                       41
         D5                                                                                      Q6

                 15                                                                       42
         D6                                                                                      Q7

                 14                                                                       43
         D7                                                                                      Q8

                 12                                                                       45
         D8                                                                                      Q9

                 11                                                                       46
         D9                                                                                      Q10

                 9                                                                        47
       D10                                                                                       Q11

                 8                                                                        48
       D11                                                                                       Q12

                 7                                                                        49
       D12                                                                                       Q13

                 6                                                                        51
       D13                                                                                       Q14

                 5                                                                        53
       D14                                                                                       Q15

                 4                                                                        54
       D15                                                                                       Q16

                 3                                                                        55
       D16                                                                                       Q17

                 2
       D17

This symbol is in accordance with ANSI/IEEE Std 91-1984 and IEC Publication 617-12.

2                     POST OFFICE BOX 655303 DALLAS, TEXAS 75265
functional block diagram                                      SN74ACT7806
                                                                     256 18
                OE
         D0D17               STROBED FIRST-IN, FIRST-OUT MEMORY

       UNCK           Read                                 SCAS438C APRIL 1992 REVISED APRIL 1998
                     Pointer
                                                 Location 1
       LDCK           Write                      Location 2
                     Pointer
                                              256 18 SRAM

                                               Location 255
                                               Location 256

      RESET          Reset    Status-                                       Q0 Q17
         PEN         Logic      Flag
                               Logic                                        EMPTY
                                                                            FULL
                                                                            HF
                                                                            AF/AE

      TERMINAL       I/O                      Terminal Functions

NAME          NO.                                                                     DESCRIPTION

AF/AE         24     O       Almost-full/almost-empty flag. Depth-offset values can be programmed for AF/AE, or the default value
                             of 32 can be used for both the almost-empty offset (X) and the almost-full offset (Y). AF/AE is high when
D0D17  29, 1112,  I       memory contains X or fewer words or (256 Y) or more words. AF/AE is high after reset.
           1214
                             18-bit data input port
EMPTY         29     O
                             Empty flag. EMPTY is high when the FIFO memory is not empty; EMPTY is low when the FIFO memory
FULL          28     O       is empty or upon assertion of RESET.
                             Full flag. FULL is high when the FIFO memory is not full or upon assertion of RESET; FULL is low when
HF            22     O       the FIFO memory is full.
LDCK                         Half-full flag. HF is high when the FIFO memory contains 128 or more words. HF is low after reset.
OE            25     I       Load clock. Data is written to the FIFO on the rising edge of LDCK when FULL is high.
                             Output enable. When OE is high, the data outputs are in the high-impedance state.
              56     I       Program enable. After reset and before the first word is written to the FIFO, the binary value on D0D6
                             is latched as an AF/AE offset value when PEN is low and WRTCLK is high.
PEN           23     I
                             18-bit data output port
              3334, 3638,
Q0Q17 4043, 4549, O       Reset. A low level on this input resets the FIFO and drives FULL high and HF and EMPTY low.
                             Unload clock. Data is read from the FIFO on the rising edge of UNCK when EMPTY is high.
                 51, 5355

RESET         1      I

UNCK          32     I

                               POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                              3
SN74ACT7806
256 18
STROBED FIRST-IN, FIRST-OUT MEMORY

SCAS438C APRIL 1992 REVISED APRIL 1998

offset values for AF/AE

       The AF/AE flag has two programmable limits, the almost-empty offset value (X) and the almost-full offset
       value (Y). They can be programmed after the FIFO is reset and before the first word is written to memory. The
       AF/AE flag is high when the FIFO contains X or fewer words or (256 Y) or more words.

       To program the offset values, PEN can be brought low after reset only when LDCK is low. On the following
       low-to-high transition of LDCK, the binary value on D0D6 is stored as the almost-empty offset value (X) and
       the almost-full offset value (Y). Holding PEN low for another low-to-high transition of LDCK reprograms Y to the
       binary value on D0D6 at the time of the second LDCK low-to-high transition. Writes to the FIFO memory are
       disabled while the offsets are programmed. A maximum value of 127 can be programmed for either X or Y (see
       Figure 1). To use the default values of X = Y = 32, PEN must be held high.

               RESET

   LDCK

   PEN                              Don'tCare

    D0D6           Y
         Don't Care        X and Y

   EMPTY

                     Figure 1. Programming X and Y Separately

4                     POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                              RESET

                                              PEN                                                                                                                          1

                                                                                                                                                                           0

                                              LDCK

                                              D0D17       W              W
                                                UNCK                   W1  W2  (X+1)      W128  (256Y)  W256                                         Don't Care

POST OFFICE BOX 655303 DALLAS, TEXAS 75265         OE                                                                                                                    1
                                              Q0Q17                                                                                                                       0
                                               EMPTY
                                                                                      W1                       W2    W      W    W129  W130     W        W     W255  W256
                                                AF/AE                                                              (Y+1)  (Y+2)              (256X)  (257X)
                                                     HF
                                                                                                                                                                            SN74ACT7806
                                              FULL                                                                                                                                     256 18

                                              Define the AF/AE Flag Using                                                                                                           STROBED FIRST-IN, FIRST-OUT MEMORY
                                              the Default Value of X and Y
                                                                                                                                                                                   SCAS438C APRIL 1992 REVISED APRIL 1998
                                                                                      Figure 2. Write, Read, and Flag Timing Reference

5
SN74ACT7806
256 18
STROBED FIRST-IN, FIRST-OUT MEMORY

SCAS438C APRIL 1992 REVISED APRIL 1998

absolute maximum ratings over operating free-air temperature range (unless otherwise noted)

       Supply voltage range, VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to 7 V
       Input voltage range, VI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to 7 V
       Voltage range applied to a disabled 3-state output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to 5.5 V
       Package thermal impedance, JA (see Note 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74C/W
       Storage temperature range, Tstg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65C to 150C

Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings only, and
  functional operation of the device at these or any other conditions beyond those indicated under "recommended operating conditions" is not
  implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

NOTE 1: The package thermal impedance is calculated in accordance with JESD 51.

recommended operating conditions

                                                                        'ACT7806-20         'ACT7806-25                 'ACT7806-40  UNIT

                                                                        MIN MAX             MIN MAX                     MIN MAX        V
                                                                                                                                       V
   VCC   Supply voltage                                                 4.5 5.5             4.5 5.5                     4.5 5.5        V
   VIH   High-level input voltage                                                                                                     mA
   VIL   Low-level input voltage                                        2                   2                           2
   IOH   High-level output current                                                                                                    mA
                                                                                       0.8     0.8                         0.8
   IOL   Low-level output current                                                                                                     C
                                                      Q outputs, flags                 8      8                          8
   TA    Operating free-air temperature               Q outputs
                                                      Flags                            16      16                          16

                                                                                       8       8                           8

                                                                        0              70   0  70                       0  70

electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted)

        PARAMETER                        TEST CONDITIONS                                       MIN TYP MAX UNIT

   VOH              VCC = 4.5 V,         IOH = 8 mA                                           2.4                                   V

   VOL   Flags      VCC = 4.5 V,         IOL = 8 mA                                                                        0.5
         Q outputs  VCC = 4.5 V,         IOL = 16 mA                                                                                  V

                                                                                                                           0.5

   II               VCC = 5.5 V,         VI = VCC or 0                                                                     5 A

   IOZ              VCC = 5.5 V,         VO = VCC or 0                                                                     5 A

   ICC              VCC = 5.5 V,         VI = VCC 0.2 V or 0                                                             400 A
   ICC             VCC = 5.5 V,         One input at 3.4 V,
                                                                Other inputs at VCC or GND                                 1 mA

   Ci               VI = 0,              f = 1 MHz                                                                      4            pF

   Co               VO = 0,              f = 1 MHz                                                                      8            pF

All typical values are at VCC = 5 V, TA = 25C.
This is the supply current for each input that is at one of the specified TTL voltage levels rather than 0 V or VCC.

6                                        POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                           SN74ACT7806
                                                                                                  256 18

                                                           STROBED FIRST-IN, FIRST-OUT MEMORY

                                                                                        SCAS438C APRIL 1992 REVISED APRIL 1998

timing requirements over recommended operating conditions (see Figures 1 through 3)

fclock Clock frequency                                                 'ACT7806-20        'ACT7806-25        'ACT7806-40        UNIT
                                                                         MIN MAX            MIN MAX            MIN MAX          MHz
tw   Pulse duration                   LDCK high or low                                50                 40                 25   ns
                                      UNCK high or low                      7                  8                 12
tsu  Setup time                       PEN low                               7                  8                 12              ns
                                      RESET low                             7                  8                 12
th   Hold time                        D0D17 before LDCK                   10                 10                 12              ns
                                      PEN before LDCK                       5                  5                  5
                                      LDCK inactive before RESET high       5                  5                  5
                                      D0D17 after LDCK                     5                  6                  6
                                      LDCK inactive after RESET high        0                  0                  0
                                      PEN low after LDCK                    5                  6                  6
                                      PEN high after LDCK                   3                  3                  3
                                                                            0                  0                  0

switching characteristics over recommended ranges of supply voltage and operating free-air
temperature, CL = 50 pF (unless otherwise noted) (see Figures 5 and 6)

    PARAMETER            FROM                    TO        'ACT7806-20                    'ACT7806-25 'ACT7806-40
                        (INPUT)             (OUTPUT)                                                                              UNIT
                                                           MIN TYP MAX                    MIN MAX            MIN MAX

     fmax               LDCK or UNCK                       50                             40                 25                 MHz
     tpd                     LDCK
     tpd                     UNCK           Any Q          9                        20    9   22             9   24             ns
     tPLH                    UNCK           Any Q
                             LDCK           EMPTY          6 11.5                   15    6   18             6   20
     tPHL                    UNCK           EMPTY
                                             FULL                      10.5                                                     ns
                          RESET low
                             LDCK                          6                        15    6   17             6   19 ns

                                                           6                        15    6   17             6   19

                                                           4                        16    4   18             4   20 ns

                                                           6                        15    6   17             6   19

     tPLH                 UNCK                             6                        15    6   17             6   19             ns
                        RESET low
                                            FULL           4                        18    4   20             4   22

     tpd                LDCK                AF/AE          7                        18    7   20             7   22             ns

                        UNCK                               7                        18    7   20             7   22

     tPLH               RESET low           AF/AE          2                        10    2   12             2   14             ns
                          LDCK                HF
                                                           5                        18    5   20             5   22

     tPHL               UNCK                HF             7                        18    7   20             7   22             ns

                        RESET low                          3                        12    3   14             3   16

     ten                OE                  Any Q          2                        9     2   10             2   11 ns

     tdis               OE                  Any Q          2                        10    2   11             2   12 ns

All typical values are at VCC = 5 V, TA = 25C.
This parameter is measured at CL = 30 pF (see Figure 4).

operating characteristics, VCC = 5 V, TA = 25CFigure 2

                                 PARAMETER                                             TEST CONDITIONS           TYP UNIT
                                                                                    CL = 50 pF, f = 5 MHz          53 pF
Cpd Power dissipation capacitance per FIFO channel         Outputs enabled

                                       POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                      7
SN74ACT7806
256 18
STROBED FIRST-IN, FIRST-OUT MEMORY

SCAS438C APRIL 1992 REVISED APRIL 1998

                                   PARAMETER MEASUREMENT INFORMATION

                               7V

                                                                                     PARAMETER                S1
                                                                                                            Open
                        S1                                                           ten      tPZH         Closed
                                 500                                                          tPZL          Open
                                                                                                           Closed
   From Output                                  Test                                 tdis     tPHZ          Open
     Under Test                                 Point                                         tPLZ          Open

            CL = 50 pF                                                               tpd      tPLH
          (see Note A)                                                                        tPHL
                                       500

                        LOAD CIRCUIT                                                                      tw                  3V
                                                                                                                   1.5 V
   Timing                                                       3V   Input 1.5 V
     Input                         1.5 V                                                                                      0V
                                                                                     VOLTAGE WAVEFORMS
      Data                                                       0V                      PULSE DURATION
     Input
                        tsu        th

                        1.5 V                               3V       Output                                                    3V
                                                1.5 V                Control                               1.5 V
                                                                                              1.5 V
                                                             0V

                  VOLTAGE WAVEFORMS                                                                                0V
                 SETUP AND HOLD TIMES
                                                                                     tPZL            tPLZ

     Input       1.5 V                                      3V              Output            1.5 V                            3.5 V
           tPLH                        1.5 V                         Waveform 1                 tPHZ          VOL + 0.3 V

   Output                                                   0V           S1 at 7 V             1.5 V                          VOL

                                                tPHL                                    tPZH                                  VOH
                                                                            Output                            VOH 0.3 V
                                1.5 V           1.5 V  VOH           Waveform 2
                                                       VOL            S1 at Open                                              0 V
                     VOLTAGE WAVEFORMS
                 PROPAGATION DELAY TIMES                                                 VOLTAGE WAVEFORMS
                                                                                     ENABLE AND DISABLE TIMES

NOTE A: CL includes probe and jig capacitance.

                                   Figure 3. Load Circuit and Voltage Waveforms

8                                       POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                SN74ACT7806
                                                                                       256 18

                                               STROBED FIRST-IN, FIRST-OUT MEMORY

                                                                                                   SCAS438C APRIL 1992 REVISED APRIL 1998

                          TYPICAL CHARACTERISTICS

                     PROPAGATION DELAY TIME                                                                                                            SUPPLY CURRENT
                                        vs                                                                                                                         vs

                          LOAD CAPACITANCE                                                                                                            CLOCK FREQUENCY

typ + 8     VCC = 5 V                                                                                                            200                  VCC = 5.5 V
typ + 6     TA = 25C                                                                                                                      TA = 75C
            RL = 500
t pd Propagation Delay Time ns                                                                                               180 CL = 0 pF
                                                                                                  I CC(f) Supply Current mA
                                                                                                                                 160

                                                                                                                                 140                  VCC = 5 V

typ + 4                                                                                                                          120

                                                                                                                                 100

typ + 2                                                                                                                          80                              VCC = 4.5 V

                                                                                                                                 60

typ                                                                                                                              40
                                                                                                                                 20

typ 2     50  100 150 200 250 300                                                                                              0
         0                                                                                                                           0 10 20 30 40 50 60 70
                                                                                                                                                  fclock Clock Frequency MHz
                CL Load Capacitance pF
                                                                                                                                                      Figure 5
                Figure 4

                          APPLICATION INFORMATION

                                             SN74ACT7806

    LDCK                  LDCK               UNCK                                                                                                                      UNCK
     FULL                                                                                                                                                              EMPTY
D18D35                   FULL               EMPTY                                                                                                                     OE
                                                                                                                                                                       Q18Q35
D0D17                   D0D17                   OE
                                             Q0Q17                                                                                                                    Q0Q17

                                             SN74ACT7806

                          LDCK               UNCK

                          FULL               EMPTY

                          D0D17                  OE
                                             Q0Q17

                Figure 6. Word-Width Expansion: 256 36 Bits

                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                                                                            9
www.ti.com                                                    PACKAGE OPTION ADDENDUM

                                                                                                                              6-Dec-2006

PACKAGING INFORMATION

  Orderable Device  Status (1)  Package  Package  Pins Package Eco Plan (2) Lead/Ball Finish MSL Peak Temp (3)
   1M7806-40DLG4    ACTIVE        Type   Drawing             Qty
SN74ACT7806-20DL   ACTIVE
SN74ACT7806-20DLR   ACTIVE       SSOP        DL    56 20 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
SN74ACT7806-25DL   ACTIVE                                                no Sb/Br)
SN74ACT7806-25DLR   ACTIVE      SSOP     DL
SN74ACT7806-40DL   ACTIVE                         56 20 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
SN74ACT7806-40DLR   ACTIVE      SSOP     DL                               no Sb/Br)

                                SSOP     DL        56 1000 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
                                                                          no Sb/Br)
                                SSOP     DL
                                                   56 20 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
                                SSOP     DL                               no Sb/Br)

                                SSOP     DL        56 1000 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
                                                                          no Sb/Br)

                                                   56 20 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
                                                                          no Sb/Br)

                                                   56 1000 Green (RoHS & CU NIPDAU Level-1-260C-UNLIM
                                                                          no Sb/Br)

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in
a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check
http://www.ti.com/productcontent for the latest availability information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements
for all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered
at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and
package, or 2) lead-based die adhesive used between the die and leadframe. The component is otherwise considered Pb-Free (RoHS
compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame
retardants (Br or Sb do not exceed 0.1% by weight in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder
temperature.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is
provided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to the
accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to take
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to Customer on an annual basis.

                                             Addendum-Page 1
DL (R-PDSO-G**)                                                                                  MECHANICAL DATA

48 PINS SHOWN                                                                   MSSO001C JANUARY 1995 REVISED DECEMBER 2001
             0.025 (0,635)
             48                                                                     PLASTIC SMALL-OUTLINE PACKAGE

               1                                        0.0135 (0,343)      0.005 (0,13) M
                                              A         0.008 (0,203)
                                                                                                   0.010 (0,25)
                                                          25                                       0.005 (0,13)

                                                                   0.299 (7,59)                            Gage Plane
                                                                   0.291 (7,39)

                                                                                  0.420 (10,67)
                                                                                  0.395 (10,03)

                                                        24                                          08              0.010 (0,25)

                                                                                                                       0.040 (1,02)
                                                                                                                       0.020 (0,51)

0.110 (2,79) MAX                                 0.008 (0,20) MIN       Seating Plane
                                                                         0.004 (0,10)

                                                      PINS **      28   48  56

                                                 DIM

                                                 A MAX         0.380 0.630 0.730
                                                               (9,65) (16,00) (18,54)

                                                 A MIN         0.370 0.620 0.720
                                                               (9,40) (15,75) (18,29)

                                                                                                                       4040048 / E 12/01

NOTES: A. All linear dimensions are in inches (millimeters).
             B. This drawing is subject to change without notice.
             C. Body dimensions do not include mold flash or protrusion not to exceed 0.006 (0,15).
             D. Falls within JEDEC MO-118

                                                       POST OFFICE BOX 655303 DALLAS, TEXAS 75265
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Products          amplifier.ti.com        Applications        www.ti.com/audio
Amplifiers        dataconverter.ti.com    Audio               www.ti.com/automotive
Data Converters                           Automotive          www.ti.com/broadband
                                          Broadband           www.ti.com/digitalcontrol
DSP               dsp.ti.com              Digital Control     www.ti.com/military
                                          Military            www.ti.com/opticalnetwork
Interface         interface.ti.com        Optical Networking  www.ti.com/security
                                          Security            www.ti.com/telephony
Logic             logic.ti.com            Telephony           www.ti.com/video
                                          Video & Imaging     www.ti.com/wireless
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