器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Maxim Integrated



实时时钟, PDSO8


1340C-3功能数量 1
1340C-3端子数量 8
1340C-3最大工作温度 85 Cel
1340C-3最小工作温度 -40 Cel
1340C-3最大供电/工作电压 1.89 V
1340C-3最小供电/工作电压 1.71 V
1340C-3额定供电电压 1.8 V
1340C-3加工封装描述 0.150 INCH, SOP-8
1340C-3状态 ACTIVE
1340C-3工艺 CMOS
1340C-3表面贴装 Yes
1340C-3端子形式 GULL WING
1340C-3端子间距 1.27 mm
1340C-3端子涂层 TIN LEAD
1340C-3端子位置 DUAL
1340C-3温度等级 INDUSTRIAL
1340C-3最大FCLK时钟频率 0.0320 MHz
1340C-3信息存取方法 I2C
1340C-3微处理器类型 REAL TIME CLOCK



Rev 4; 3/06

                                                             I2C RTC with Trickle Charger

                        General Description                                                                Features                  DS1340

The DS1340 is a real-time clock (RTC)/calendar that is            Enhanced Second Source for the ST M41T00
pin compatible and functionally equivalent to the ST              Available in a Surface-Mount Package with an
M41T00, including the software clock calibration. The
device additionally provides trickle-charge capability              Integrated Crystal (DS1340C)
on the VBACKUP pin, a lower timekeeping voltage, and              Fast (400kHz) I2C Interface
an oscillator STOP flag. Block access of the register             Software Clock Calibration
map is identical to the ST device. Two additional regis-          RTC Counts Seconds, Minutes, Hours, Day, Date,
ters, which are accessed individually, are required for
the trickle charger and flag. The clock/calendar pro-               Month, and Year
vides seconds, minutes, hours, day, date, month, and              Automatic Power-Fail Detect and Switch Circuitry
year information. A built-in power-sense circuit detects          Trickle-Charge Capability
power failures and automatically switches to the back-            Low Timekeeping Voltage Down to 1.3V
up supply. Reads and writes are inhibited while the               Three Operating Voltage Ranges (1.8V, 3V, and 3.3V)
clock continues to run. The device is programmed seri-            Oscillator Stop Flag
ally through an I2C* bidirectional bus.                           Available in 8-Pin SOP or SO Packages
                                                                  Underwriters Laboratory (UL) Recognized
                                                                                       Ordering Information

Portable Instruments                                                  PART   TEMP RANGE  PIN-PACKAGE              TOP
Point-of-Sale Equipment                                                                                           MARK
Medical Equipment                                                DS1340Z-18
Telecommunications                                               DS1340Z-3   -40C to +85C 8 SO (0.150in) D1340-18

                                                                             -40C to +85C 8 SO (0.150in) DS1340-3

                                                                 DS1340Z-33 -40C to +85C 8 SO (0.150in) D1340-33

             Typical Operating Circuit                           DS1340U-18 -40C to +85C 8 SOP                 1340A1-18

                                                                 DS1340U-3 -40C to +85C 8 SOP                  1340A1-3

                                                                 DS1340U-33 -40C to +85C 8 SOP                 1340A1-33

                  VCC                      VCC                   DS1340C-18 -40C to +85C 16 SO                  1340C-18

                               CRYSTAL                           DS1340C-3 -40C to +85C 16 SO                   1340C-3

VCC RPU      RPU                                             C1  DS1340C-33 -40C to +85C 16 SO                  1340C-33

                            1           2  8                     DS1340Z-18+ -40C to +85C 8 SO (0.150in) D1340-18

                                X1 X2      VCC                   DS1340Z-3+ -40C to +85C 8 SO (0.150in) DS1340-3
                            6 SCL                    7
                                                                 DS1340Z-33+ -40C to +85C 8 SO (0.150in) D1340-33

CPU                                                              DS1340U-18+ -40C to +85C 8 SOP                1340A1-18

                            5 SDA  DS1340                        DS1340U-3+ -40C to +85C 8 SOP                 1340A1-3

                                                          3      DS1340U-33+ -40C to +85C 8 SOP                1340A1-33
             RPU = tR / CB             GND                       DS1340C-18# -40C to +85C 16 SO                 1340C-18

                                                                 DS1340C-3# -40C to +85C 16 SO                  1340C-3

                                                                 DS1340C-33# -40C to +85C 16 SO                 1340C-33

                                                                 + Denotes a lead-free/RoHS-compliant device.

*Purchase of I2C components from Maxim Integrated Products,      # Denotes a RoHS-compliant device that may include lead that
                                                                 is exempt under RoHS requirements. The lead finish is JESD97
Inc., or one of its sublicensed Associated Companies, conveys    category e3, and is compatible with both lead-based and lead-
a license under the Philips I2C Patent Rights to use these com-  free soldering processes.
ponents in an I2C system, provided that the system conforms to
the I2C Standard Specification as defined by Philips.             A "+" anywhere on the top mark denotes a lead-free device.
                                                                  A "#" denotes a RoHS-compliant device.

                                                                 Pin Configurations appear at end of data sheet.

                                                         ______________________________________________ Maxim Integrated Products 1

For pricing, delivery, and ordering information, please contact Maxim/Dallas Direct! at
1-888-629-4642, or visit Maxim's website at
        I2C RTC with Trickle Charger

DS1340  ABSOLUTE MAXIMUM RATINGS                                                      Storage Temperature Range .............................-55C to +125C
                                                                                      Soldering Temperature Range............................See IPC/JEDEC
        Voltage Range on VCC Pin Relative to Ground .....-0.3V to +6.0V
        Voltage Range on SDA, SCL, and FT/OUT                                                                                              J-STD-020 Specification

           Relative to Ground..................................-0.3V to (VCC + 0.3V)
        Operating Temperature Range ...........................-40C to +85C

        Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. These are stress ratings only, and functional
        operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
        absolute maximum rating conditions for extended periods may affect device reliability.


        (VCC = VCC MIN to VCC MAX, TA = -40C to +85C, unless otherwise noted.) (Note 1, Figure 1)

                     PARAMETER             SYMBOL                        CONDITIONS                   MIN TYP           MAX  UNITS
        SCL Clock Frequency                   fSCL   Standard mode                                      0               100   kHz
                                              tBUF   Fast mode                                                          400
        Bus Free Time Between STOP                   Standard mode                                    100                      s
        and START Conditions                tHD:STA  Fast mode                                        4.7
        Hold Time (Repeated) START            tLOW   Standard mode                                    1.3                    s
        Condition (Note 2)                   tHIGH   Fast mode                                        4.0
                                                     Standard mode                                    0.6                    s
        Low Period of SCL Clock             tHD:DAT  Fast mode                                        4.7
                                            tSU:DAT  Standard mode                                    1.3                            s
        High Period of SCL Clock            tSU:STA  Fast mode                                        4.0               0.9
                                                     Standard mode                                    0.6
        Data Hold Time (Notes 3, 4)             tR   Fast mode                                          0                            s
                                                tF   Standard mode                                      0               0.9
        Data Setup Time (Note 5)            tSU:STO  Fast mode                                        250
                                               CB    Standard mode                                    100                            ns
        START Setup Time                      CI/O   Fast mode                                        4.7
                                               tSP   Standard mode                                    0.6                              s
        Rise Time of SDA and SCL              tOSF   Fast mode                                       20 + 0.1CB         1000
        Signals (Note 6)                             Standard mode                                   20 + 0.1CB
        Fall Time of SDA and SCL Signals             Fast mode                                       20 + 0.1CB                        ns
        (Note 6)                                     Standard mode                                   20 + 0.1CB         300
                                                     Fast mode                                        4.7               300
        Setup Time for STOP Condition                                                                 0.6
                                                     (Note 6)                                                                          ns
        Capacitive Load for Each Bus                                                                                10  300
        Line                                         Fast mode
        I/O Capacitance (SCL, SDA)                                                                                  30                 s
        Pulse Width of Spikes that Must              (Note 7)
        be Suppressed by the Input Filter                                                                          100  400  pF
        Oscillator Stop Flag (OSF) Delay



        2 _____________________________________________________________________
                                           I2C RTC with Trickle Charger

RECOMMENDED DC OPERATING CONDITIONS                                                                                            DS1340

(VCC = VCC MIN to VCC MAX, TA = -40C to +85C, unless otherwise noted. Typical values are at VCC = 3.3V, TA = +25C, unless
otherwise noted.) (Note 1)

             PARAMETER           SYMBOL                      CONDITIONS            MIN TYP MAX                 UNITS
Supply Voltage (Note 8)                                                                                           V
Input Logic 1 (SDA, SCL)            VCC    DS1340-18                               1.71       1.8   1.89
Input Logic 0 (SDA, SCL)                   DS1340-3                                                               V
Supply Voltage, Pullup               VIH   DS1340-33                               2.7        3.0   3.3           V
(FT/OUT, SDA, SCL), VCC = 0V         VIL   (Note 8)
Backup Supply Voltage (Note 8)             (Note 8)                                2.97       3.3   5.5

Trickle-Charge Current-Limiting                                                    0.7 x VCC        VCC + 0.3
Resistors                                                                            -0.3          +0.3 x VCC

Power-Fail Voltage (Note 8)      VPU       (Note 8)                                                 5.5        V
Input Leakage (SCL, CLK)
I/O Leakage (SDA, FT/OUT)                  DS1340-18                               1.3              3.7
SDA Logic 0 Output
                                 VBACKUP DS1340-3                                  1.3              3.7        V
FT/OUT Logic 0 Output                             DS1340-33
                                                                                   1.3              5.5
Active Supply Current (Note 13)
                                 R1        (Notes 9, 10)                                      250
Standby Current (Note 14)
VBACKUP Leakage Current          R2        (Note 11)                                          2000            

                                 R3        (Note 12)                                          4000

                                           DS1340-18                               1.51       1.6   1.71

                                 VPF       DS1340-3                                2.45       2.6   2.7        V

                                           DS1340-33                               2.70 2.88 2.97

                                 ILI                                               -1               +1         A

                                 ILO                                               -1               +1         A

                                 IOLSDA    VCC > 2V; VOL = 0.4V                                     3.0
                                           1.7V < VCC < 2V; VOL = 0.2 x VCC                                      mA
                                           VCC > 2V; VOL = 0.4V

                                 IOLSQW    1.7V < VCC < 2V; VOL = 0.2 x VCC                         3.0
                                           1.3V < VCC < 1.7V; VOL = 0.2x VCC                                     mA


                                                                                                    250        A

                                           DS1340-18                                          72    150

                                 ICCA      DS1340-3                                           108   200        A

                                           DS1340-33                                          192   300

                                           DS1340-18                                          60    100

                                 ICCS      DS1340-3                                           81    125        A

                                           DS1340-33                                          100   150

                                 IBACKUPLKG VBACKUP = 3.7V                                          100        nA


(VCC = 0V, VBACKUP = 3.7V, TA = -40C to +85C, unless otherwise noted.) (Note 1)

PARAMETER                        SYMBOL                      CONDITIONS            MIN TYP MAX UNITS
                                                                                                800 1150
                                 IBACKUP1 OSC ON, FT = 0 (Note 15)                              850 1250
VBACKUP Current                  IBACKUP2  OSC ON, FT = 1 (Note 15)                             800 1000
                                           OSC ON, FT = 0, VBACKUP = 3.0V,
                                           TA = +25C (Notes 15, 16)

VBACKUP Data-Retention Current IBACKUPDR OSC OFF                                              25.0 100         nA

                                 _____________________________________________________________________ 3
        I2C RTC with Trickle Charger


        (TA = -40C to +85C) (Figure 2)

                     PARAMETER                SYMBOL                     CONDITIONS                      MIN TYP MAX UNITS
        Recovery at Power-Up                     tREC (Note 17)
                                                                                                              2                           ms
        VCC Fall Time; VPF(MAX) to              tVCCF
        VPF(MIN)                                                                                         300                              s

        VCC Rise Time; VPF(MIN) to            tVCCR                                                      0                                s

        WARNING: Under no circumstances are negative undershoots, of any amplitude, allowed when device is in battery-backup mode.

        Note 1:   Limits at -40C are guaranteed by design and not production tested.
        Note 2:
        Note 3:   After this period, the first clock pulse is generated.

        Note 4:   A device must internally provide a hold time of at least 300ns for the SDA signal (referred to as the VIH(MIN) of the SCL
        Note 5:   signal) to bridge the undefined region of the falling edge of SCL.
                  The maximum tHD:DAT only has to be met if the device does not stretch the low period (tLOW) of the SCL signal.
        Note 6:   A fast-mode device can be used in a standard-mode system, but the requirement tSU:DAT  to 250ns must be met. This
        Note 7:   is automatically the case if the device does not stretch the low period of the SCL signal. If such a device does stretch the
                  low period of the SCL signal, it must output the next data bit to the SDA line tR MAX + tSU:DAT = 1000 + 250 = 1250ns
        Note 8:   before the SCL line is released.
        Note 9:   CB--total capacitance of one bus line in pF.
        Note 10:  The parameter tOSF is the period of time the oscillator must be stopped for the OSF flag to be set over the 0V  VCC
        Note 11:  VCCMAX and 1.3V  VBAT  3.7V range.
        Note 12:  All voltages are referenced to ground.
        Note 13:
        Note 14:  Measured at VCC = typ, VBACKUP = 0V, register 08h = A5h.
        Note 15:  The use of the 250 trickle-charge resistor is not allowed at VCC > 3.63V and should not be enabled.
        Note 16:  Measured at VCC = typ, VBACKUP = 0V, register 08h = A6h.
        Note 17:  Measured at VCC = typ, VBACKUP = 0V, register 08h = A7h.
                  ICCA--SCL clocking at max frequency = 400kHz.
                  Specified with I2C bus inactive.

                  Measured with a 32.768kHz crystal attached to the X1 and X2 pins.

                  Limits at +25C are guaranteed by design and not production tested.

                  This delay applies only if the oscillator is enabled and running. If the oscillator is disabled or stopped, no power-up delay


                        tBUF                                                         tHD:STA                  tSP
                                     tLOW            tR       tF


                                     tHD:STA                      tHIGH                         tSU:STA

                  STOP        START                                      tSU:DAT  REPEATED


        Figure 1. Data Transfer on I2C Serial Bus

        4 _____________________________________________________________________
                                                                                                   I2C RTC with Trickle Charger

                               VCC                                             VPF                                                                       VPF                                                                     DS1340
                          VPF(MAX)                                 tF
                          VPF(MIN)                                                                                                                                    tR

                          INPUTS                           RECOGNIZED                                              DON'T CARE                                                      RECOGNIZED


                          OUTPUTS                          VALID                                                                                                                   VALID

Figure 2. Power-Up/Power-Down Timing

                                                                                                                          Typical Operating Characteristics

(VCC = +3.3V, TA = +25C, unless otherwise noted.)

                                     ICCSA vs. VCC FT = 0         DS1340 toc01                                 ICCS vs. VCC FT = 0         DS1340 toc02                             IBACKUP1 (FT = 0) vs. VBACKUP  DS1340 toc03

                     250                                                 SUPPLY CURRENT (A)  150                                                  SUPPLY CURRENT (nA)   850


                     200                                                                      125                                   -3.3V

SUPPLY CURRENT (A)                                                                                                                                                      750

                                                                                              100                                                                        700

                     150                                                                                           -3.0V


                                                                                              75   -1.8V

                     100                                                                                                                                                 600

                                                                                              50                                                                         550

                     50                                                                                                                                                 500


                     0                                                                        0                                                                          400
                       1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5                                  1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5                                       1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5

                                                VCC (V)                                                                  VCC (V)                                                                    VBACKUP (V)

                                IBACKUP2 (FT = 1) vs. VBACKUP                                      IBACKUP3 vs. TEMPERATURE                                                               FT vs. VBACKUP

                     850                                          DS1340 toc04                                                             DS1340 toc05                  512.0000                                  DS1340 toc06
                     750                                                 SUPPLY CURRENT (nA)  850  VBACKUP = 3.0V
                     650                                                                                                                                                 511.9995
                     550                                                                      800                                                                        511.9990
SUPPLY CURRENT (nA)  450                                                                      750                                                        FREQUENCY (Hz)  511.9985
                                                                                              700                                                                        511.9980
                          1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5
                                                VBACKUP (V)                                   650                                                                        511.9975

                                                                                              600                                                                        511.9970

                                                                                              550                                                                        511.9965

                                                                                              500                                                                        511.9960
                                                                                                   -40 -20 0 20 40 60 80                                                            1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5

                                                                                                                     TEMPERATURE (C)                                                                     VBACKUP (V)

                                                                       _____________________________________________________________________ 5
        I2C RTC with Trickle Charger

DS1340                                                                                       Pin Description

          PIN  NAME                                                  FUNCTION
        8 16

        1--    X1       Connections for a Standard 32.768kHz Quartz Crystal. The internal oscillator circuitry is designed for
                        operation with a crystal having a specified load capacitance (CL) of 12.5pF. X1 is the input to the oscillator

               X2       and can optionally be connected to an external 32.768kHz oscillator. The output of the internal oscillator,
                        X2, is floated if an external oscillator is connected to X1.

                        Connection for a Secondary Power Supply. For the 1.8V and 3V devices, VBACKUP must be held between

                        1.3V and 3.7V for proper operation. Diodes placed in series between the supply and the input pin may

        3  14  VBACKUP  result in improper operation. VBACKUP can be as high as 5.5V on the 3.3V device.
                        This pin can be connected to a primary cell such as a lithium coin cell. Additionally, this pin can be

                        connected to a rechargeable cell or a super cap when used with the trickle-charge feature. UL recognized

                        to ensure against reverse charging when used with a lithium battery (

        4 15   GND      Ground
        5 16   SDA      Serial Data Input/Output. SDA is the data input/output for the I2C serial interface. The SDA pin is open drain
        61     SCL      and requires an external pullup resistor.
                        Serial Clock Input. SCL is the clock input for the I2C interface and is used to synchronize data movement on
                        the serial interface.

                        Frequency Test/Output. This pin is used to output either a 512Hz signal or the value of the OUT bit. When

        7  2   FT/OUT   the FT bit is logic 1, the FT/OUT pin toggles at a 512Hz rate. When the FT bit is logic 0, the FT/OUT pin
                        reflects the value of the OUT bit. This open-drain pin requires an external pullup resistor, and operates with

                        either VCC or VBACKUP applied.

        83                 Primary Power Supply. When voltage is applied within normal limits, the device is fully accessible and data

               VCC can be written and read. When a backup supply is connected to the device and VCC is below VTP, reads and
                           writes are inhibited. However, the timekeeping function continues unaffected by the lower input voltage.

        -- 413 N.C. No Connection. Must be connected to ground.

                               Detailed Description                  VCC drops below VPF. If VPF is greater than VBACKUP,
                                                                     the device power is switched from VCC to VBACKUP
        The DS1340 is a low-power clock/calendar with a trickle      when VCC drops below VBACKUP. The registers are
        charger. Address and data are transferred serially           maintained from the VBACKUP source until VCC is
        through a I2C bidirectional bus. The clock/calendar pro-     returned to nominal levels (Table 1). After VCC returns
        vides seconds, minutes, hours, day, date, month, and         above VPF, read and write access is allowed tREC.
        year information. The date at the end of the month is
        automatically adjusted for months with fewer than 31         Table 1. Power Control
        days, including corrections for leap year. The DS1340
        has a built-in power-sense circuit that detects power fail-  SUPPLY CONDITION  READ/WRITE  POWERED
        ures and automatically switches to the backup supply.                             ACCESS        BY
                                         Power Control                  VCC < VPF,           No
                                                                     VCC < VBACKUP                      VCC
        The power-control function is provided by a precise,
        temperature-compensated voltage reference and a              VCC < VPF,              No         VCC
        comparator circuit that monitors the VCC level. The
        device is fully accessible and data can be written and       VCC > VBACKUP                      VCC
        read when VCC is greater than VPF. However, when VCC
        falls below VPF, the internal clock registers are blocked       VCC > VPF,           Yes
        from any access. If VPF is less than VBACKUP, the            VCC < VBACKUP
        device power is switched from VCC to VBACKUP when
                                                                     VCC > VPF,              Yes

                                                                     VCC > VBACKUP

        6 _____________________________________________________________________
                                              I2C RTC with Trickle Charger

                             Oscillator Circuit                                                          Operation                                               DS1340

The DS1340 uses an external 32.768kHz crystal. The               The DS1340 operates as a slave device on the serial
oscillator circuit does not require any external resistors       bus. Access is obtained by implementing a START
or capacitors to operate. Table 2 specifies several crys-        condition and providing a device identification code fol-
tal parameters for the external crystal. Figure 3 shows a        lowed by data. Subsequent registers can be accessed
functional schematic of the oscillator circuit. If using a       sequentially until a STOP condition is executed. The
crystal with the specified characteristics, the startup          device is fully accessible and data can be written and
time is usually less than one second.                            read when VCC is greater than VPF. However, when
                                                                 VCC falls below VPF, the internal clock registers are
                               Clock Accuracy                    blocked from any access. If VPF is less than VBACKUP,
                                                                 the device power is switched from VCC to VBACKUP
The initial clock accuracy depends on the accuracy of            when VCC drops below VPF. If VPF is greater than
the crystal and the accuracy of the match between the            VBACKUP, the device power is switched from VCC to
capacitive load of the oscillator circuit and the capaci-        VBACKUP when VCC drops below VBACKUP. The regis-
tive load for which the crystal was trimmed. Additional          ters are maintained from the VBACKUP source until VCC
error is added by crystal frequency drift caused by              is returned to nominal levels. The functional diagram
temperature shifts. External circuit noise coupled into          (Figure 5) shows the main elements of the serial RTC.
the oscillator circuit can result in the clock running fast.
Figure 4 shows a typical PC board layout for isolating                    LOCAL GROUND PLANE (LAYER 2)
the crystal and oscillator from noise. Refer to
Application Note 58: Crystal Considerations with Dallas                                                                                 X1
Real-Time Clocks ( for
detailed information.                                                                       CRYSTAL

                                               DS1340C Only                                                                             X2
The DS1340C integrates a standard 32,768Hz crystal
into the package. Typical accuracy with nominal VCC
and +25C is approximately +15ppm. Refer to
Application Note 58 for information about crystal accu-
racy vs. temperature.

Table 2. Crystal Specifications*


Nominal             fO             32.768                   kHz                                                                        GND
                                                                 Figure 4. Layout Example
Series Resistance   ESR                    45,60** k

Load Capacitance    CL             12.5                     pF

*The crystal, traces, and crystal input pins should be isolated  X1                     32,768Hz        512Hz                                            FT/OUT
from RF generating signals. Refer to Application Note 58:             OSCILLATOR
Crystal Considerations for Dallas Real-Time Clocks for addi-                                                                                MUX/BUFFER
tional specifications.                                           X2
                                                                                        DIVIDER AND
**A crystal with up to 60k ESR can be used if the minimum                               CALIBRATION
operating voltages on both VCC and VBACKUP are at least 2.0V.
                    RTC                                          "C" VERSION ONLY

                                   COUNTDOWN                          VCC   POWER                       1Hz CLOCK AND
                                       CHAIN                     VBACKUP   CONTROL                             CALENDAR

                                                                                               CONTROL         REGISTERS
                                                                 SCL SERIAL BUS

           CL1                CL2     RTC                        SDA        INTERFACE                                                       USER BUFFER
                X1       X2        REGISTERS                               AND ADDRESS                                                        (7 BYTES)



                                      CRYSTAL                    Figure 5. Functional Diagram

Figure 3. Oscillator Circuit Showing Internal Bias Network

                                   _____________________________________________________________________ 7
        I2C RTC with Trickle Charger

DS1340                                     Address Map              enable oscillator (EOSC) bit. When this bit is set to 1, the
                                                                    oscillator is disabled. When cleared to 0, the oscillator is
        Table 3 shows the DS1340 address map. The RTC reg-          enabled. The initial power-up value of EOSC is 0.
        isters are located in address locations 00h to 06h, and
        the control register is located at 07h. The trickle-charge  Location 02h is the century/hours register. Bit 7 and bit
        and flag registers are located in address locations 08h     6 of the century/hours register are the century-enable
        to 09h. During a multibyte access of the timekeeping        bit (CEB) and the century bit (CB). Setting CEB to logic
        registers, when the address pointer reaches 07h--the        1 causes the CB bit to toggle, either from a logic 0 to a
        end of the clock and control register space--it wraps       logic 1, or from a logic 1 to a logic 0, when the years
        around to location 00h. Writing the address pointer to      register rolls over from 99 to 00. If CEB is set to logic 0,
        the corresponding location accesses address locations       CB does not toggle.
        08h and 09h. After accessing location 09h, the address
        pointer wraps around to location 00h. On a I2C START,       When reading or writing the time and date registers,
        STOP, or address pointer incrementing to location 00h,      secondary (user) buffers are used to prevent errors
        the current time is transferred to a second set of regis-   when the internal registers update. When reading the
        ters. The time information is read from these secondary     time and date registers, the user buffers are synchro-
        registers, while the clock may continue to run. This        nized to the internal registers on any START or STOP
        eliminates the need to reread the registers in case the     and when the register pointer rolls over to zero. The
        main registers update during a read.                        time information is read from these secondary registers
                                                                    while the clock continues to run. This eliminates the
                                 Clock and Calendar                 need to reread the registers in case the internal regis-
                                                                    ters update during a read.
        The time and calendar information is obtained by read-
        ing the appropriate register bytes. Table 3 shows the       The divider chain is reset whenever the seconds regis-
        RTC registers. The time and calendar data are set or        ter is written. Write transfers occur on the acknowledge
        initialized by writing the appropriate register bytes. The  from the DS1340. Once the divider chain is reset, to
        contents of the time and calendar registers are in the      avoid rollover issues, the remaining time and date reg-
        binary-coded decimal (BCD) format. The day-of-week          isters must be written within one second.
        register increments at midnight. Values that correspond
        to the day of week are user-defined but must be                          Special-Purpose Registers
        sequential (i.e., if 1 equals Sunday, then 2 equals
        Monday, and so on). Illogical time and date entries         The DS1340 has three additional registers (control,
        result in undefined operation. Bit 7 of register 0 is the   trickle charger, and flag) that control the RTC, trickle
                                                                    charger, and oscillator flag output.

        Table 3. Address Map

        ADDRESS  BIT 7  BIT 6 BIT 5       BIT 4   BIT 3             BIT 2         BIT 1   BIT 0                     FUNCTION        RANGE
            00H  EOSC                                                                                                 Seconds         0059
            01H               10 Seconds            X                  Seconds            CAL0                         Minutes        0059
            02H     X                                                                    ROUT0                                     01; 0023
            03H   CEB         10 Minutes          CAL3                   Minutes                                  Century/Hours       0107
            04H                                   DS1                                        0                           Day          0131
            05H     X   CB           10 Hours                              Hours                                         Date         0112
            06H     X                               0                                                                   Month         0099
            07H     X   X     X                X                                 Day                                     Year
            08H                                                                                                                         --
            09H  OUT    X            10 Date                               Date                                        Control          --
                 TCS3                                                                                             Trickle Charger       --
                  OSF   X     X      10 Month                              Month
                            10 Year                                        Year

                        FT    S           CAL4                      CAL2          CAL1

                        TCS2 TCS1         TCS0                      DS0          ROUT1

                        0     0                0                    0             0

        X = Read/Write bit
        Note: Unless otherwise specified, the state of the registers is not defined when power is first applied.

        8 _____________________________________________________________________
                                              I2C RTC with Trickle Charger

                                  Control Register (07h)      is disabled when power is first applied. The diode-         DS1340
Bit 7: Output Control (OUT). This bit controls the out-       select (DS) bits (bits 2, 3) select whether or not a diode
put level of the FT/OUT pin when the FT bit is set to 0. If   is connected between VCC and VBACKUP. If DS is 01,
FT = 0, the logic level on the FT/OUT pin is 1 if OUT = 1     no diode is selected; if DS is 10, a diode is selected.
and 0 if OUT = 0. The initial power-up OUT value is 1.        The ROUT bits (bits 0, 1) select the value of the resistor
                                                              connected between VCC and VBACKUP. Table 3 shows
Bit 6: Frequency Test (FT). When this bit is 1, the           the resistor selected by the resistor select (ROUT) bits
FT/OUT pin toggles at a 512Hz rate. When FT is written        and the diode selected by the diode select (DS) bits.
to 0, the OUT bit controls the state of the FT/OUT pin.
The initial power-up value of FT is 0.                        Warning: The ROUT value of 250 must not be select-
                                                              ed whenever VCC is greater than 3.63V.
Bit 5: Calibration Sign Bit (S). A logic 1 in this bit indi-
cates positive calibration for the RTC. A 0 indicates         The user determines diode and resistor selection
negative calibration for the clock. See the Clock             according to the maximum current desired for battery
Calibration section for a detailed description of the bit     or super cap charging (Table 4). The maximum charg-
operation. The initial power-up value of S is 0.              ing current can be calculated as illustrated in the fol-
                                                              lowing example.
Bits 4 to 0: Calibration Bits (CAL4 to CAL0). These
bits can be set to any value between 0 and 31 in binary       Assume that a 3.3V system power supply is applied to
form. See the Clock Calibration section for a detailed        VCC and a super cap is connected to VBACKUP. Also
description of the bit operation. The initial power-up        assume that the trickle charger has been enabled with
value of CAL0CAL4 is 0.                                      a diode and resistor R2 between VCC and VBACKUP.
                                                              The maximum current IMAX would therefore be calculat-
                    Trickle-Charger Register (08h)            ed as follows:
The simplified schematic in Figure 6 shows the basic
components of the trickle charger. The trickle-charge              IMAX = (3.3V - diode drop) / R2  (3.3V - 0.7V) /
select (TCS) bits (bits 47) control the selection of the                                 2k  1.3mA
trickle charger. To prevent accidental enabling, only a
pattern on 1010 enables the trickle charger. All other        As the super cap charges, the voltage drop between
patterns disable the trickle charger. The trickle charger     VCC and VBACKUP decreases and therefore the charge
                                                              current decreases.


       1 OF 16 SELECT                                         TCS0-3 = TRICKLE-CHARGER SELECT
     NOTE: ONLY 1010b                                         DS0-1 = DIODE SELECT
     ENABLES CHARGER                                          TOUT0-1 = RESISTOR SELECT

                                              1 OF 2  1 OF 3
                                              SELECT  SELECT

VCC                                                            R1                              VBACKUP



Figure 6. Trickle Charger Functional Diagram

                       _____________________________________________________________________ 9
        I2C RTC with Trickle Charger

DS1340  Table 4. Trickle-Charge Register

        TCS3  TCS2  TCS1  TCS0            DS1                        DS0  ROUT1 ROUT0            FUNCTION

        X     X     X     X               0                          0    X      X     Disabled

        X     X     X     X               1                          1    X      X     Disabled

        X     X     X     X               X                          X    0      0     Disabled

        1     0     1     0               0                          1    0      1     No diode, 250 resistor

        1     0     1     0               1                          0    0      1     One diode, 250 resistor

        1     0     1     0               0                          1    1      0     No diode, 2k resistor

        1     0     1     0               1                          0    1      0     One diode, 2k resistor

        1     0     1     0               0                          1    1      1     No diode, 4k resistor

        1     0     1     0               1                          0    1      1     One diode, 4k resistor

        0     0     0     0               0                          0    0      0     Power-on reset value

                                               Flag Register (09h)   ister. Adding counts speeds the clock up and subtract-
        Bit 7: Oscillator Stop Flag (OSF). A logic 1 in this bit     ing counts slows the clock down.
        indicates that the oscillator has stopped or was
        stopped for some time period and may be used to              The calibration bits can be set to any value between 0
        judge the validity of the clock and calendar data. This      and 31 in binary form. Bit 5 of the control register, S, is
        bit is edge triggered and is set to logic 1 when the         the sign bit. A value of 1 for the S bit indicates positive
        internal circuitry senses that the oscillator has transi-    calibration, while a value of 0 represents negative cali-
        tioned from a normal run state to a STOP condition. The      bration. Calibration occurs within a 64-minute cycle.
        following are examples of conditions that can cause the      The first 62 minutes in the cycle can, once per minute,
        OSF bit to be set:                                           have a one-second interval where the calibration is per-
                                                                     formed. Negative calibration blanks 128 cycles of the
              1) The first time power is applied.                    32,768Hz oscillator, slowing the clock down. Positive
                                                                     calibration inserts 256 cycles of the 32,768Hz oscillator,
              2) The voltages present on VCC and VBACKUP             speeding the clock up. If a binary 1 is loaded into the
                     are insufficient to support oscillation.        calibration bits, only the first two minutes in the 64-
                                                                     minute cycle are modified. If a binary 6 is loaded, the
              3) The EOSC bit is set to 1, disabling the             first 12 minutes are affected, and so on. Therefore,
                     oscillator.                                     each calibration step either adds 512 or subtracts 256
                                                                     oscillator cycles for every 125,829,120 actual 32,678Hz
              4) External influences on the crystal (e.g., noise,    oscillator cycles (64 minutes). This equates to
                     leakage).                                       +4.068ppm or -2.034ppm of adjustment per calibration
                                                                     step. If the oscillator runs at exactly 32,768Hz, each of
        The OSF bit remains at logic 1 until written to logic 0. It  the 31 increments of the calibration bits would repre-
        can only be written to logic 0. Attempting to write OSF      sent +10.7 or -5.35 seconds per month, corresponding
        to logic 1 leaves the value unchanged.                       to +5.5 or -2.75 minutes per month.

        Bits 6 to 0: All other bits in the flag register read as 0   For example, if using the FT function, a reading of
        and cannot be written.                                       512.01024Hz would indicate a +20ppm oscillator fre-
                                                                     quency error, requiring a -10(00 1010) value to be
                                    Clock Calibration                loaded in the S bit and the five calibration bits.

        The DS1340 provides a digital clock calibration feature      Note: Setting the calibration bits does not affect the fre-
        to allow compensation for crystal and temperature vari-      quency test output frequency. Also note that writing to
        ations. The calibration circuit adds or subtracts counts     the control register resets the divider chain.
        from the oscillator divider chain at the divide-by-256
        stage. The number of pulses blanked (subtracted for
        negative calibration) or inserted (added for positive cal-
        ibration) depends upon the value loaded into the five
        calibration bits (CAL4CAL0) located in the control reg-

        10 ____________________________________________________________________
                                             I2C RTC with Trickle Charger

                    I2C Serial Data Bus                                    STOP data transfer: A change in the data line's        DS1340
                                                                           state from low to high, while the clock line is high,
The DS1340 supports a bidirectional I2C bus and data                       defines a STOP condition.
transmission protocol. A device that sends data onto
the bus is defined as a transmitter and a device receiv-                   Data valid: The data line's state represents valid
ing data as a receiver. The device that controls the                       data when, after a START condition, the data line is
message is called a master. The devices that are con-                      stable for the duration of the high period of the
trolled by the master are slaves. A master device that                     clock signal. The data on the line must be changed
generates the serial clock (SCL), controls the bus                         during the low period of the clock signal. There is
access, and generates the START and STOP condi-                            one clock pulse per bit of data.
tions must control the bus. The DS1340 operates as a
slave on the I2C bus. Connections to the bus are made                      Each data transfer is initiated with a START condi-
through the open-drain I/O lines SDA and SCL. Within                       tion and terminated with a STOP condition. The
the bus specifications a standard mode (100kHz max                         number of data bytes transferred between the
clock rate) and a fast mode (400kHz max clock rate)                        START and STOP conditions is not limited, and is
are defined. The DS1340 works in both modes.                               determined by the master device. The information
                                                                           is transferred byte-wise and each receiver
The following bus protocol has been defined (Figure 7):                    acknowledges with a ninth bit.

   Data transfer can be initiated only when the bus is                    Acknowledge: Each receiving device, when
      not busy.                                                            addressed, is obliged to generate an acknowl-
                                                                           edge after the reception of each byte. The master
   During data transfer, the data line must remain                        device must generate an extra clock pulse that is
      stable whenever the clock line is high. Changes in                   associated with this acknowledge bit.
      the data line while the clock line is high are inter-
      preted as control signals.                                           A device that acknowledges must pull down the
                                                                           SDA line during the acknowledge clock pulse in
Accordingly, the following bus conditions have been                        such a way that the SDA line is stable low during
defined:                                                                   the high period of the acknowledge-related clock
                                                                           pulse. Setup and hold times must be taken into
      Bus not busy: Both data and clock lines remain                       account. A master must signal an end of data to
      high.                                                                the slave by not generating an acknowledge bit on
                                                                           the last byte that has been clocked out of the
      START data transfer: A change in the data line's                     slave. In this case, the slave must leave the data
      state from high to low, while the clock line is high,                line high to enable the master to generate the
      defines a START condition.                                           STOP condition.


                MSB     SLAVE ADDRESS           R/W                                    ACKNOWLEDGEMENT
                     1                       DIRECTION                                SIGNAL FROM RECEIVER


                                                     SIGNAL FROM RECEIVER

SCL                     2              6  7  8               9             1  2  37  8               9

       START                                                 ACK                                      ACK       STOP
     CONDITION                                                                                               CONDITION
                                                                                                            OR REPEATED
                                                                              REPEATED IF MORE BYTES
                                                                                  ARE TRANSFERED               START

Figure 7. I2C Data Transfer Overview

                                       ____________________________________________________________________ 11
                                                                                                                                                                     I2C RTC with Trickle Charger

DS1340                                                                                                                                                               Figures 8 and 9 detail how data transfer is accom-              and decoding the slave address byte, the DS1340
                                                                                                                                                                     plished on the I2C bus. Depending upon the state of             outputs an acknowledge on SDA. After the
                                                                                                                                                                 the R/W bit, two types of data transfer are possible:           DS1340 acknowledges the slave address + write
                                                                                                                                                                                                                                 bit, the master transmits a word address to the
                                                                                                                                                                           Data transfer from a master transmitter to a              DS1340. This sets the register pointer on the
                                                                                                                                                                           slave receiver. The first byte transmitted by the         DS1340, with the DS1340 acknowledging the
                                                                                                                                                                           master is the slave address. Next follows a num-          transfer. The master can then transmit zero or
                                                                                                                                                                           ber of data bytes. The slave returns an acknowl-          more bytes of data, with the DS1340 acknowledg-
                                                                                                                                                                           edge bit after each received byte.                        ing each byte received. The register pointer incre-
                                                                                                                                                                                                                                     ments after each data byte is transferred. The
                                                                                                                                                                           Data transfer from a slave transmitter to a mas-          master generates a STOP condition to terminate
                                                                                                                                                                           ter receiver. The master transmits the first byte (the    the data write.
                                                                                                                                                                           slave address). The slave then returns an acknowl-
                                                                                                                                                                           edge bit. Next follows a number of data bytes trans-      Slave Transmitter Mode (Read Mode): The first
                                                                                                                                                                           mitted by the slave to the master. The master             byte is received and handled as in the slave
                                                                                                                                                                           returns an acknowledge bit after all received bytes       receiver mode. However, in this mode, the direc-
                                                                                                                                                                           other than the last byte. At the end of the last          tion bit indicates that the transfer direction is
                                                                                                                                                                           received byte, a not acknowledge is returned.             reversed. The DS1340 transmits serial data on
                                                                                                                                                                                                                                     SDA while the serial clock is input on SCL. Start
                                                                                                                                                                           The master device generates all the serial clock          and STOP conditions are recognized as the begin-
                                                                                                                                                                           pulses and the START and STOP conditions. A               ning and end of a serial transfer. Hardware per-
                                                                                                                                                                           transfer is ended with a STOP condition or with a         forms address recognition after reception of the
                                                                                                                                                                           repeated START condition. Since a repeated                slave address and direction bit. The slave address
                                                                                                                                                                           START condition is also the beginning of the next         byte is the first byte received after the master gen-
                                                                                                                                                                           serial transfer, the bus is not released.                 erates the START condition. The slave address
                                                                                                                                                                                                                                     byte contains the 7-bit DS1340 address, which is
                                                                                                                                                                     The DS1340 can operate in the following two modes:              1101000, followed by the direction bit (R/W),
                                                                                                                                                                                                                                     which is 1 for a read. After receiving and decoding
                                                                                                                                                                           Slave Receiver Mode (Write Mode): Serial data             the slave address byte, the DS1340 outputs an
                                                                                                                                                                           and clock are received through SDA and SCL.               acknowledge on SDA. The DS1340 then begins to
                                                                                                                                                                           After each byte is received, an acknowledge bit is        transmit data starting with the register address
                                                                                                                                                                           transmitted. Start and STOP conditions are recog-         pointed to by the register pointer. If the register
                                                                                                                                                                           nized as the beginning and end of a serial trans-         pointer is not written to before the initiation of a
                                                                                                                                                                           fer. Hardware performs address recognition after          read mode, the first address that is read is the last
                                                                                                                                                                           reception of the slave address and direction bit.         one stored in the register pointer. The DS1340
                                                                                                                                                                           The slave address byte is the first byte received         must receive a not acknowledge to end a read.
                                                                                                                                                                           after the master generates the START condition.
                                                                                                                                                                           The slave address byte contains the 7-bit DS1340
                                                                                                                                                                           address, which is 1101000, followed by the direc-
                                                                                                                                                                           tion bit (R/W), which is 0 for a write. After receiving

                                                                                                                                                                     ADDRESS> ADDRESS (n)>
                                                                                                                                                                                                                                     S 1101000 1 A XXXXXXXX A XXXXXXXX A XXXXXXXX A XXXXXXXX A P
                                                                                                                                                                     S 1101000 0 A XXXXXXXX A XXXXXXXX A XXXXXXXX A XXXXXXXX A P

                                                                                                                                                                     S -- START              DATA TRANSFERRED                        S -- START                        DATA TRANSFERRED
                                                                                                                                                                     A -- ACKNOWLEDGE  (X + 1 BYTES + ACKNOWLEDGE)                   A -- ACKNOWLEDGE           (X + 1 BYTES + ACKNOWLEDGE)
                                                                                                                                                                     P -- STOP                                                       P -- STOP             NOTE: LAST DATA BYTE IS FOLLOWED BY
                                                                                                                                                                                                                                     A -- NOT ACKNOWLEDGE      A NOT ACKNOWLEDGE (A) SIGNAL
                                                                                                                                                                     R/W -- READ/WRITE OR DIRECTION BIT ADDRESS = D0H

                                                                                                                                                                                                                                     R/W -- READ/WRITE OR DIRECTION BIT ADDRESS = D0H

                                                                                                                                                                     Figure 8. Slave Receiver Mode (Write Mode)                      Figure 9. Slave Transmitter Mode (Read Mode

                                                                                                                                                                     12 ____________________________________________________________________
                                          I2C RTC with Trickle Charger

                         Handling, PC Board               The leaded 16-pin SO package may be reflowed as          DS1340
                                                          long as the peak temperature does not exceed 240C.
                     Layout, and Assembly                 Peak reflow temperature ( 230C) duration should not
                                                          exceed 10 seconds, and the total time above 200C
The DS1340C package contains a quartz tuning-fork         should not exceed 40 seconds (30 seconds nominal).
crystal. Pick-and-place equipment may be used, but        The RoHS and lead-free/RoHS packages may be
precautions should be taken to ensure that excessive      reflowed using a reflow profile that complies with
shocks are avoided. Exposure to reflow is limited to 2    JEDEC J-STD-020.
times maximum. Ultrasonic cleaning should be avoided
to prevent damage to the crystal.                         Moisture-sensitive packages are shipped from the facto-
                                                          ry dry-packed.Handling instructions listed on the pack-
Avoid running signal traces under the package, unless     age label must be followed to prevent damage during
a ground plane is placed between the package and the      reflow. Refer to the IPC/JEDEC J-STD-020 standard for
signal line. All N.C. (no connect) pins must be connect-  moisture-sensitive device (MSD) classifications.
ed to ground.

                                                                     Pin Configurations


                X1 1  DS1340    8 VCC                        SCL 1   DS1340C        16 SDA
                X2 2            7 FT/OUT                  FT/OUT 2                  15 GND
          VBACKUP 3             6 SCL                                               14 VBACKUP
              GND 4             5 SDA                        VCC 3                  13 N.C.
                                                             N.C. 4                 12 N.C.
                      SO, SOP                               N.C. 5                 11 N.C.
                                                             N.C. 6                 10 N.C.
                                                             N.C. 7                 9 N.C.
                                                             N.C. 8

                                                                     SO (300 mils)

                                ____________________________________________________________________ 13
        I2C RTC with Trickle Charger

DS1340                               Chip Information                        Package Information

        TRANSISTOR COUNT: 10,930                       For the latest package outline information, go to
        PROCESS: CMOS                        
                                                                   PACKAGE   DOCUMENT NUMBER
                              Thermal Information      8-pin SO (150 mils)       56-G2008-001
                                                       8-pin SOP                56-G2018-001
        Theta-JA: +170C/W (0.150in SO)                16-pin SO (300 mils)      56-G4009-001
        Theta-JC: +40C/W (0.150in SO)
        Theta-JA: +221C/W (SOP)
        Theta-JC: +39C/W (SOP)
        Theta-JA: +89.6C/W (0.300in SO)
        Theta-JC: +24.8C/W (0.300in SO)

        Maxim cannot assume responsibility for use of any circuitry other than circuitry entirely embodied in a Maxim product. No circuit patent licenses are
        implied. Maxim reserves the right to change the circuitry and specifications without notice at any time.

        14 ____________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600

         2006 Maxim Integrated Products               is a registered trademark of Maxim Integrated Products, Inc.

        is a registered trademark of Dallas Semiconductor Corporation.
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