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1.2-VLVCMOS

器件型号:1.2-VLVCMOS
器件类别:可编程逻辑器件   
厂商名称:Altera [Intel]
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器件描述

FPGA, 81264 CLBS, 472.5 MHz, PBGA484

现场可编程门阵列, 81264 CLBS, 472.5 MHz, PBGA484

参数

1.2-VLVCMOS功能数量 1
1.2-VLVCMOS端子数量 484
1.2-VLVCMOS最大工作温度 85 Cel
1.2-VLVCMOS最小工作温度 0.0 Cel
1.2-VLVCMOS最大供电/工作电压 1.25 V
1.2-VLVCMOS最小供电/工作电压 1.15 V
1.2-VLVCMOS额定供电电压 1.2 V
1.2-VLVCMOS加工封装描述 23 × 23 MM, 2.60 MM HEIGHT, 1 MM PITCH, 铅 FREE, FBGA-484
1.2-VLVCMOS无铅 Yes
1.2-VLVCMOS欧盟RoHS规范 Yes
1.2-VLVCMOS状态 ACTIVE
1.2-VLVCMOS包装形状 矩形的
1.2-VLVCMOS包装尺寸 GRID 阵列
1.2-VLVCMOS表面贴装 Yes
1.2-VLVCMOS端子形式 BALL
1.2-VLVCMOS端子间距 1 mm
1.2-VLVCMOS端子涂层 锡 银 铜
1.2-VLVCMOS端子位置 BOTTOM
1.2-VLVCMOS包装材料 塑料/环氧树脂
1.2-VLVCMOS温度等级 其他
1.2-VLVCMOS组织 81264 CLBS
1.2-VLVCMOS最大FCLK时钟频率 472 MHz
1.2-VLVCMOS可配置逻辑模块数量 81264
1.2-VLVCMOS可编程逻辑类型 FIELD PROGRAMMABLE GATE 阵列

1.2-VLVCMOS器件文档内容

                             1. Cyclone III Device Datasheet

July 2012
CIII52001-3.5

CIII52001-3.5

                           This chapter describes the electric characteristics, switching characteristics, and I/O
                           timing for Cyclone III devices. A glossary is also included for your reference.

Electrical Characteristics

                           The following sections provide information about the absolute maximum ratings,
                           recommended operating conditions, DC characteristics, and other specifications for
                           Cyclone III devices.

        Operating Conditions

                           When Cyclone III devices are implemented in a system, they are rated according to a
                           set of defined parameters. To maintain the highest possible performance and
                           reliability of Cyclone III devices, system designers must consider the operating
                           requirements in this document. Cyclone III devices are offered in commercial,
                           industrial, and automotive grades. Commercial devices are offered in 6 (fastest), 7,
                           and 8 speed grades. Industrial and automotive devices are offered only in 7 speed
                           grade.

                  1 In this chapter, a prefix associated with the operating temperature range is attached to
                           the speed grades; commercial with "C" prefix, industrial with "I" prefix, and
                           automotive with "A" prefix. Commercial devices are therefore indicated as C6, C7,
                           and C8 per respective speed grades. Industrial and automotive devices are indicated
                           as I7 and A7, respectively.

                      Absolute Maximum Ratings

                           Absolute maximum ratings define the maximum operating conditions for Cyclone III
                           devices. The values are based on experiments conducted with the device and
                           theoretical modeling of breakdown and damage mechanisms. The functional
                           operation of the device is not implied at these conditions. Table 11 lists the absolute
                           maximum ratings for Cyclone III devices.

2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos                                  ISO
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services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service
described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying
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Cyclone III Device Handbook
Volume 2
July 2012

                                                                                                                                                                        Subscribe
12                                                                                    Chapter 1: Cyclone III Device Datasheet

                                                                                             Electrical Characteristics

     1 Conditions beyond those listed in Table 11 cause permanent damage to the device.
              Additionally, device operation at the absolute maximum ratings for extended periods
              of time has adverse effects on the device.

     Table 11. Cyclone III Devices Absolute Maximum Ratings (1)

                             Symbol                     Parameter                      Min   Max    Unit

                             VCCINT   Supply voltage for internal logic                0.5  1.8    V

                             VCCIO    Supply voltage for output buffers                0.5  3.9    V

                             VCCA     Supply voltage (analog) for phase-locked loop    0.5  3.75   V
                                      (PLL) regulator

                             VCCD_PLL Supply voltage (digital) for PLL                 0.5  1.8    V

                             VI       DC input voltage                                 0.5  3.95   V

                             IOUT     DC output current, per pin                       25   40     mA

                             VESDHBM  Electrostatic discharge voltage using the human  --    2000  V
                                      body model

                             VESDCDM  Electrostatic discharge voltage using the        --    500   V
                                      charged device model

                             TSTG     Storage temperature                              65   150    C

                             TJ       Operating junction temperature                   40   125    C

                             Note to Table 11:

                             (1) Supply voltage specifications apply to voltage readings taken at the device pins with respect to ground, not at the
                                   power supply.

     Maximum Allowed Overshoot or Undershoot Voltage

     During transitions, input signals may overshoot to the voltage listed in Table 12 and
     undershoot to 2.0 V for a magnitude of currents less than 100 mA and for periods
     shorter than 20 ns. Table 12 lists the maximum allowed input overshoot voltage and
     the duration of the overshoot voltage as a percentage over the lifetime of the device.
     The maximum allowed overshoot duration is specified as percentage of high-time
     over the lifetime of the device.

Cyclone III Device Handbook                                                                  July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                            13

Electrical Characteristics

1 A DC signal is equivalent to 100% duty cycle. For example, a signal that overshoots to
         4.2 V can only be at 4.2 V for 10.74% over the lifetime of the device; for device lifetime
         of 10 years, this amounts to 10.74/10ths of a year.

                            Table 12. Cyclone III Devices Maximum Allowed Overshoot During Transitions over a 10-Year
                            Time Frame (1)

                              Symbol Parameter            Condition    Overshoot Duration as % of High Time Unit

                                                          VI = 3.95 V           100                %

                                                          VI = 4.0 V            95.67              %

                                                          VI = 4.05 V           55.24              %

                                                          VI = 4.10 V           31.97              %

                                                          VI = 4.15 V           18.52              %

                                                          VI = 4.20 V           10.74              %

                              Vi         AC Input         VI = 4.25 V           6.23               %
                                         Voltage          VI = 4.30 V
                                                                                3.62               %

                                                          VI = 4.35 V           2.1                %

                                                          VI = 4.40 V           1.22               %

                                                          VI = 4.45 V           0.71               %

                                                          VI = 4.50 V           0.41               %

                                                          VI = 4.60 V           0.14               %

                                                          VI = 4.70 V           0.047              %

                            Note to Table 12:

                            (1) Figure 11 shows the methodology to determine the overshoot duration. In the example in Figure 11, overshoot
                                  voltage is shown in red and is present on the input pin of the Cyclone III device at over 4.1 V but below 4.2 V. From
                                  Table 11, for an overshoot of 4.1 V, the percentage of high time for the overshoot can be as high as 31.97% over
                                  a 10-year period. Percentage of high time is calculated as ([delta T]/T) 100. This 10-year period assumes the
                                  device is always turned on with 100% I/O toggle rate and 50% duty cycle signal. For lower I/O toggle rates and
                                  situations in which the device is in an idle state, lifetimes are increased.

                            Figure 11 shows the methodology to determine the overshoot duration.

                            Figure 11. Cyclone III Devices Overshoot Duration

                                                   4.2 V
                                                   4.1 V
                                                   3.3 V

                                                          T
                                                                           T

July 2012 Altera Corporation                                                           Cyclone III Device Handbook
                                                                                                             Volume 2
14                                                                                Chapter 1: Cyclone III Device Datasheet

                                                                                              Electrical Characteristics

                Recommended Operating Conditions

                This section lists the functional operation limits for AC and DC parameters for
                Cyclone III devices. The steady-state voltage and current values expected from
                Cyclone III devices are provided in Table 13. All supplies must be strictly monotonic
                without plateaus.

Table 13. Cyclone III Devices Recommended Operating Conditions (1), (2)

     Symbol                  Parameter                    Conditions               Min Typ Max Unit

VCCINT (3)      Supply voltage for internal logic         --                       1.15 1.2 1.25     V

                Supply voltage for output buffers, 3.3-V  --                       3.135 3.3 3.465 V
                operation

                Supply voltage for output buffers, 3.0-V  --                       2.85   3   3.15   V
                operation

                Supply voltage for output buffers, 2.5-V  --                       2.375 2.5 2.625 V
                operation
VCCIO (3), (4)
                Supply voltage for output buffers, 1.8-V
                operation                                 --                       1.71 1.8 1.89     V

                Supply voltage for output buffers, 1.5-V  --                       1.425 1.5 1.575 V
                operation

                Supply voltage for output buffers, 1.2-V  --                       1.14 1.2 1.26     V
                operation

VCCA (3)        Supply (analog) voltage for PLL                     --             2.375 2.5 2.625 V
                regulator
VCCD_PLL (3)    Supply (digital) voltage for PLL                    --             1.15 1.2 1.25     V
VI              Input voltage                                       --
VO              Output voltage                                      --             0.5 --    3.6    V
                                                          For commercial use
                                                                                   0      --  VCCIO  V

                                                                                   0      --  85     C

TJ              Operating junction temperature            For industrial use       40    --  100    C

                                                          For extended temperature 40    --  125    C

                                                          For automotive use       40    --  125    C

tRAMP           Power supply ramp time                    Standard power-on reset  50 s  --  50 ms  --
                                                                   (POR) (5)

                                                          Fast POR (6)             50 s -- 3 ms --

IDiode          Magnitude of DC current across            --                       --     --  10     mA
                PCI-clamp diode when enabled

Notes to Table 13:

(1) VCCIO for all I/O banks must be powered up during device operation. All VCCA pins must be powered to 2.5 V (even when PLLs are not used), and
      must be powered up and powered down at the same time.

(2) VCCD_PLL must always be connected to VCCINT through a decoupling capacitor and ferrite bead.
(3) The VCC must rise monotonically.
(4) All input buffers are powered by the VCCIO supply.
(5) POR time for Standard POR ranges between 50200 ms. Each individual power supply should reach the recommended operating range within

      50 ms.

(6) POR time for Fast POR ranges between 39 ms. Each individual power supply should reach the recommended operating range within 3 ms.

Cyclone III Device Handbook                                                               July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                     15

Electrical Characteristics

                    DC Characteristics

                      This section lists the I/O leakage current, pin capacitance, on-chip termination (OCT)
                      tolerance, and bus hold specifications for Cyclone III devices.

                      Supply Current
                      Standby current is the current the device draws after the device is configured with no
                      inputs or outputs toggling and no activity in the device. Use the Excel-based early
                      power estimator (EPE) to get the supply current estimates for your design because
                      these currents vary largely with the resources used. Table 14 lists I/O pin leakage
                      current for Cyclone III devices.

            f For more information about power estimation tools, refer to the PowerPlay Early Power
                      Estimator User Guide and the PowerPlay Power Analysis chapter in the Quartus II
                      Handbook.

                            Table 14. Cyclone III Devices I/O Pin Leakage Current (1), (2)

                                Symbol        Parameter             Conditions               Min       Typ Max Unit
                                                                                                       -- 10 A
                            II           Input pin leakage current VI = 0 V to VCCIOMAX      10       -- 10 A

                            IOZ          Tristated I/O pin leakage  VO = 0 V to VCCIOMAX     10
                                         current

                            Notes to Table 14:

                            (1) This value is specified for normal device operation. The value varies during device power-up. This applies for all
                                  VCCIO settings (3.3, 3.0, 2.5, 1.8, 1.5, and 1.2 V).

                            (2) 10 A I/O leakage current limit is applicable when the internal clamping diode is off. A higher current can be the
                                  observed when the diode is on.

                            Bus Hold

                            Bus hold retains the last valid logic state after the source driving it either enters the
                            high impedance state or is removed. Each I/O pin has an option to enable bus hold in
                            user mode. Bus hold is always disabled in configuration mode.

                            Table 15 lists bus hold specifications for Cyclone III devices.

Table 15. Cyclone III Devices Bus Hold Parameter (Part 1 of 2) (1)

                                                                         VCCIO (V)

Parameter Condition                      1.2  1.5                   1.8             2.5           3.0  3.3                                          Unit

Bus-hold    VIN > VIL                   Min Max Min Max Min Max Min Max Min Max Min Max
low,        (maximum)                    8 -- 12 -- 30 -- 50 -- 70 -- 70 -- A
sustaining                              8 -- 12 -- 30 -- 50 -- 70 -- 70 -- A
current     VIN < VIL
            (minimum)
Bus-hold
high,
sustaining
current

July 2012 Altera Corporation                                                                      Cyclone III Device Handbook
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16                                                                                                Chapter 1: Cyclone III Device Datasheet

                                                                                                        Electrical Characteristics

Table 15. Cyclone III Devices Bus Hold Parameter (Part 2 of 2) (1)

                                                                     VCCIO (V)

Parameter Condition          1.2                    1.5        1.8                            2.5  3.0  3.3                    Unit

                             Min Max Min Max Min Max Min Max Min Max Min Max

Bus-hold       0 V < VIN < VCCIO -- 125 -- 175 -- 200 -- 300 -- 500 -- 500 A
low,
overdrive
current

Bus-hold       0 V < VIN < VCCIO -- 125 -- 175 -- 200 -- 300 -- 500 -- 500 A
high,
overdrive
current

Bus-hold trip  --            0.3 0.9 0.375 1.125 0.68 1.07 0.7 1.7 0.8 2 0.8 2 V
point

Note to Table 15:
(1) The bus-hold trip points are based on calculated input voltages from the JEDEC standard.

               OCT Specifications

               Table 16 lists the variation of OCT without calibration across process, temperature,
               and voltage.

               Table 16. Cyclone III Devices Series OCT without Calibration Specifications

                                                                     Resistance Tolerance

                                    Description     VCCIO (V)  Commercial                     Industrial and Automotive Unit
                                                                   Max                                     Max
                             Series OCT without        3.0
                             calibration               2.5     30                                 40                   %
                                                       1.8
                                                       1.5     30                                 40                   %
                                                       1.2
                                                               +40                                 50                   %

                                                               +50                                 50                   %

                                                               +50                                 50                   %

               OCT calibration is automatically performed at device power-up for OCT enabled
               I/Os.

               Table 17 lists the OCT calibration accuracy at device power-up.

               Table 17. Cyclone III Devices Series OCT with Calibration at Device Power-Up Specifications

                                                                     Calibration Accuracy

                                    Description     VCCIO (V)                                 Industrial and Automotive  Unit
                                                                                                           Max
                             Series OCT with                   Commercial Max
                             calibration at device
                             power-up               3.0        10                                 10                   %

                                                    2.5        10                                 10                   %

                                                    1.8        10                                 10                   %

                                                    1.5        10                                 10                   %

                                                    1.2        10                                 10                   %

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Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                              17

Electrical Characteristics

                            The OCT resistance may vary with the variation of temperature and voltage after
                            calibration at device power-up. Use Table 18 and Equation 11 to determine the final
                            OCT resistance considering the variations after calibration at device power-up.
                            Table 18 lists the change percentage of the OCT resistance with voltage and
                            temperature.

                            Table 18. Cyclone III Devices OCT Variation After Calibration at Device Power-Up

                              Nominal Voltage  dR/dT (%/C)  dR/dV (%/mV)

                                         3.0   0.262         0.026

                                         2.5   0.234         0.039

                                         1.8   0.219         0.086

                                         1.5   0.199         0.136

                                         1.2   0.161         0.288

                            Equation 11. (1), (2), (3), (4), (5), (6)

                                                             RV = (V2 V1) 1000 dR/dV (7)
                                                             RT = (T2 T1) dR/dT (8)
                                              For Rx < 0; MFx = 1/ (|Rx|/100 + 1) (9)
                                            For Rx > 0; MFx = Rx/100 + 1 (10)
                                                               MF = MFV MFT (11)
                                                             Rfinal = Rinitial MF (12)

                            Notes to Equation 11:
                            (1) T2 is the final temperature.
                            (2) T1 is the initial temperature.
                            (3) MF is multiplication factor.
                            (4) Rfinal is final resistance.
                            (5) Rinitial is initial resistance.
                            (6) Subscript refers to both V and T.
                            (7) RV is variation of resistance with voltage.
                            (8) RT is variation of resistance with temperature.
                            (9) dR/dT is the change percentage of resistance with temperature after calibration at device power-up.
                            (10) dR/dV is the change percentage of resistance with voltage after calibration at device power-up.
                            (11) V2 is final voltage.
                            (12) V1 is the initial voltage.

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                                                                                   Volume 2
18                                                                             Chapter 1: Cyclone III Device Datasheet

                                                                                                        Electrical Characteristics

     Example 11 shows you the example to calculate the change of 50 I/O impedance
     from 25C at 3.0 V to 85C at 3.15 V:

     Example 11.

          RV = (3.15 3) 1000 0.026 = 3.83
          RT = (85 25) 0.262 = 15.72
     Because RV is negative,
          MFV = 1 / (3.83/100 + 1) = 0.963
     Because RT is positive,
          MFT = 15.72/100 + 1 = 1.157
          MF = 0.963 1.157 = 1.114
          Rfinal = 50 1.114 = 55.71

     Pin Capacitance
     Table 19 lists the pin capacitance for Cyclone III devices.

     Table 19. Cyclone III Devices Pin Capacitance

                             Symbol               Parameter                                     Typical Typical   Unit

                                                                                                QFP     FBGA

                             CIOTB    Input capacitance on top/bottom I/O pins                  7       6            pF

                             CIOLR    Input capacitance on left/right I/O pins                  7       5            pF

                             CLVDSLR  Input capacitance on left/right I/O pins with dedicated   8       7            pF
                                      LVDS output

                             CVREFLR  Input capacitance on left/right dual-purpose VREF pin      21     21           pF
                                      when used as VREF or user I/O pin                         23 (2)
                             (1)                                                                        23 (2)       pF
                                      Input capacitance on top/bottom dual-purpose VREF pin       7
                             CVREFTB  when used as VREF or user I/O pin                                 6            pF

                             (1)      Input capacitance on top/bottom dedicated clock input
                                      pins
                             CCLKTB

                             CCLKLR Input capacitance on left/right dedicated clock input pins  6       5            pF

                             Notes to Table 19:

                             (1) When VREF pin is used as regular input or output, a reduced performance of toggle rate and tCO is expected due to
                                   higher pin capacitance.

                             (2) CVREFTB for EP3C25 is 30 pF.

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Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                   19

Electrical Characteristics

                            Internal Weak Pull-Up and Weak Pull-Down Resistor

                            Table 110 lists the weak pull-up and pull-down resistor values for Cyclone III
                            devices.

Table 110. Cyclone III Devices Internal Weak Pull-Up and Weak Pull-Down Resistor (1)

Symbol                        Parameter                     Conditions                    Min Typ Max Unit

                                                 VCCIO = 3.3 V 5% (2), (3)              7                               25 41 k

        Value of I/O pin pull-up resistor before VCCIO = 3.0 V 5% (2), (3)              7                               28 47 k

R_PU    and during configuration, as well as     VCCIO = 2.5 V 5% (2), (3)              8                               35 61 k
        user mode if the programmable            VCCIO = 1.8 V 5% (2), (3)
                                                                                          10 57 108 k

        pull-up resistor option is enabled       VCCIO = 1.5 V 5% (2), (3)              13 82 163 k

                                                 VCCIO = 1.2 V 5% (2), (3)              19 143 351 k

                                                 VCCIO = 3.3 V 5% (4)                   6                               19 30 k

                                                 VCCIO = 3.0 V 5% (4)                   6                               22 36 k

R_PD    Value of I/O pin pull-down resistor      VCCIO = 2.5 V 5% (4)                   6                               25 43 k
        before and during configuration

                                                 VCCIO = 1.8 V 5% (4)                   7                               35 71 k

                                                 VCCIO = 1.5 V 5% (4)                   8                               50 112 k

Notes to Table 110:

(1) All I/O pins have an option to enable weak pull-up except configuration, test, and JTAG pin. Weak pull-down feature is only available for JTAG
      TCK.

(2) Pin pull-up resistance values may be lower if an external source drives the pin higher than VCCIO.

(3) R_PU = (VCCIO VI)/IR_PU
      Minimum condition: 40C; VCCIO = VCC + 5%, VI = VCC + 5% 50 mV;
      Typical condition: 25C; VCCIO = VCC, VI = 0 V;
      Maximum condition: 125C; VCCIO = VCC 5%, VI = 0 V; in which VI refers to the input voltage at the I/O pin.

(4) R_PD = VI/IR_PD
      Minimum condition: 40C; VCCIO = VCC + 5%, VI = 50 mV;
      Typical condition: 25C; VCCIO = VCC, VI = VCC 5%;
      Maximum condition: 125C; VCCIO = VCC 5%, VI = VCC 5%; in which VI refers to the input voltage at the I/O pin.

                            Hot Socketing
                            Table 111 lists the hot-socketing specifications for Cyclone III devices.

                            Table 111. Cyclone III Devices Hot-Socketing Specifications

                              Symbol             Parameter                    Maximum

                            IIOPIN(DC)           DC current per I/O pin       300 A
                            IIOPIN(AC)           AC current per I/O pin       8 mA (1)

                            Note to Table 111:

                            (1) The I/O ramp rate is 10 ns or more. For ramp rates faster than 10 ns, |IIOPIN| = C
                                  dv/dt, in which C is I/O pin capacitance and dv/dt is the slew rate.

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                                                                                                                                          Volume 2
110                                                                                     Chapter 1: Cyclone III Device Datasheet
                                                                                                              Electrical Characteristics

                      Schmitt Trigger Input

                      Cyclone III devices support Schmitt trigger input on TDI, TMS, TCK, nSTATUS, nCONFIG,
                      nCE, CONF_DONE, and DCLK pins. A Schmitt trigger feature introduces hysteresis to the
                      input signal for improved noise immunity, especially for signal with slow edge rate.
                      Table 112 lists the hysteresis specifications across supported VCCIO range for Schmitt
                      trigger inputs in Cyclone III devices.

Table 112. Hysteresis Specifications for Schmitt Trigger Input in Cyclone III Devices

      Symbol                 Parameter                 Conditions          Minimum       Typical  Maximum Unit
                                                                              200          --
                                                       VCCIO = 3.3 V          200          --     --                 mV
                                                       VCCIO = 2.5 V          140          --
VSCHMITT         Hysteresis for Schmitt trigger        VCCIO = 1.8 V          110          --     --                 mV
                 input                                 VCCIO = 1.5 V
                                                                                                  --                 mV

                                                                                                  --                 mV

                      I/O Standard Specifications

                      The following tables list input voltage sensitivities (VIH and VIL), output voltage (VOH
                      and VOL), and current drive characteristics (IOH and IOL) for various I/O standards
                      supported by Cyclone III devices. Table 113 through Table 118 provide the I/O
                      standard specifications for Cyclone III devices.

Table 113. Cyclone III Devices Single-Ended I/O Standard Specifications (1), (2)

I/O Standard                 VCCIO (V)               VIL (V)               VIH (V)       VOL (V)  VOH (V)       IOL      IOH
                      Min Typ Max                Min Max                                  Max      Min
                                                                      Min  Max                                  (mA) (mA)

3.3-V LVTTL (3) 3.135 3.3 3.465 -- 0.8                                1.7           3.6  0.45     2.4           4        4

3.3-V LVCMOS (3) 3.135 3.3 3.465 -- 0.8                               1.7           3.6  0.2      VCCIO 0.2 2          2

3.0-V LVTTL (3)       2.85 3.0 3.15 0.3 0.8                          1.7 VCCIO + 0.3 0.45        2.4           4        4

3.0-V LVCMOS (3) 2.85 3.0 3.15 0.3 0.8                               1.7 VCCIO + 0.3    0.2      VCCIO 0.2 0.1 0.1

2.5-V LVTTL and       2.375 2.5         2.625 0.3     0.7            1.7           3.6  0.4      2.0           1        1
LVCMOS (3)

1.8-V LVTTL and       1.71 1.8          1.89     0.3  0.35 *  0.65 *      2.25          0.45     VCCIO        2        2
LVCMOS                                                 VCCIO   VCCIO                               0.45

1.5-V LVCMOS          1.425 1.5         1.575    0.3  0.35 *  0.65 *      VCCIO + 0.3   0.25 *   0.75 *        2        2
                                                       VCCIO   VCCIO                     VCCIO    VCCIO

1.2-V LVCMOS          1.14   1.2        1.26     0.3  0.35 *  0.65 *      VCCIO + 0.3   0.25 *   0.75 *        2        2
                                                       VCCIO   VCCIO                     VCCIO    VCCIO

3.0-V PCI             2.85   3.0        3.15     --    0.3 *   0.5 *       VCCIO + 0.3 0.1 * VCCIO 0.9 * VCCIO  1.5      0.5
                                                       VCCIO   VCCIO

3.0-V PCI-X           2.85   3.0        3.15     --    0.35*   0.5 *       VCCIO + 0.3 0.1 * VCCIO 0.9 * VCCIO  1.5      0.5
                                                       VCCIO   VCCIO

Notes to Table 113:

(1) For voltage referenced receiver input waveform and explanation of terms used in Table 113, refer to "Single-ended Voltage referenced I/O Standard"
      in "Glossary" on page 127.

(2) AC load CL = 10 pF.

(3) For more detail about interfacing Cyclone III devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O standards, refer to AN 447: Interfacing Cyclone III
      Devices with 3.3/3.0/2.5-V LVTTL and LVCMOS I/O Systems.

Cyclone III Device Handbook                                                                       July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                          111
Electrical Characteristics

Table 114. Cyclone III Devices Single-Ended SSTL and HSTL I/O Reference Voltage Specifications (1)

I/O                   VCCIO (V)                           VREF (V)                                               VTT (V) (2)
                                                            Typ
Standard Min Typ Max                     Min                                           Max               Min           Typ        Max
                                                                                                                                 VREF +
SSTL-2       2.375 2.5 2.625             1.19                1.25                      1.31              VREF         VREF      0.04
Class I, II                                                                                              0.04                    VREF +
                                                                                                                                 0.04
SSTL-18      1.7 1.8 1.9                 0.833               0.9                       0.969             VREF         VREF
Class I, II                                                                                              0.04                    0.95

HSTL-18      1.71 1.8 1.89               0.85                0.9                       0.95              0.85          0.9       0.79
Class I, II
                                                                                                                                   --
HSTL-15      1.425 1.5 1.575             0.71                0.75                      0.79              0.71          0.75
Class I, II

HSTL-12      1.14 1.2 1.26 0.48 * VCCIO (3) 0.5 * VCCIO (3) 0.52 * VCCIO (3)                             --      0.5 *
Class I, II                             0.47 * VCCIO (4) 0.5 * VCCIO (4) 0.53 * VCCIO (4)                        VCCIO

Notes to Table 114:

(1) For an explanation of terms used in Table 114, refer to "Glossary" on page 127.
(2) VTT of transmitting device must track VREF of the receiving device.
(3) Value shown refers to DC input reference voltage, VREF(DC).
(4) Value shown refers to AC input reference voltage, VREF(AC).

Table 115. Cyclone III Devices Single-Ended SSTL and HSTL I/O Standards Signal Specifications

I/O          VIL(DC) (V)                 VIH(DC) (V)  VIL(AC) (V)                           VIH(AC) (V)       VOL (V)   VOH (V)  IOL             IOH
                                                                                                               Max
Standard Min Max                 Min     Max          Min Max                          Min     Max            VTT       Min     (mA) (mA)
                                                                                                               0.57
SSTL-2       --       VREF      VREF +  --           --     VREF                     VREF +  --             VTT       VTT +   8.1 8.1
Class I               0.18       0.18                        0.35                      0.35                    0.76      0.57
                                                                                                              VTT
SSTL-2       --       VREF      VREF +  --           --     VREF                     VREF +  --             0.475      VTT +   16.4 16.4
Class II              0.18       0.18                        0.35                      0.35                              0.76
                                                                                                               0.28
SSTL-18      --       VREF      VREF +  --           --     VREF                     VREF +  --                        VTT +   6.7 6.7
Class I               0.125      0.125                       0.25                      0.25                    0.4      0.475

SSTL-18      --       VREF      VREF +  --           --     VREF                     VREF +  --              0.4      VCCIO   13.4 13.4
Class II              0.125      0.125                       0.25                      0.25                              0.28
                                                                                                               0.4
HSTL-18      --       VREF      VREF +  --           --     VREF                     VREF +  --                       VCCIO   8 8
Class I                0.1        0.1                         0.2                       0.2                    0.4        0.4

HSTL-18      --       VREF      VREF +  --           --     VREF                     VREF +  --             0.25     VCCIO   16 16
Class II               0.1        0.1                         0.2                       0.2                   VCCIO       0.4
                                                                                                              0.25
HSTL-15      --       VREF      VREF +  --           --     VREF                     VREF +  --             VCCIO     VCCIO   8 8
Class I                0.1        0.1                         0.2                       0.2                               0.4

HSTL-15      --       VREF      VREF +  --           --     VREF                     VREF +    --                     VCCIO   16 16
Class II               0.1        0.1                         0.2                       0.2                               0.4
                                                                                               VCCIO +
HSTL-12      0.15    VREF      VREF +  VCCIO + 0.15 0.24  VREF                     VREF +   0.24                    0.75    8 8
Class I               0.08        0.08   VCCIO + 0.15 0.24  0.15                      0.15    VCCIO +                   VCCIO
                                                                                                0.24                    0.75
HSTL-12      0.15    VREF      VREF +                      VREF                     VREF +                            VCCIO   14 14
Class II              0.08        0.08                       0.15                      0.15

July 2012 Altera Corporation                                                                                     Cyclone III Device Handbook
                                                                                                                                       Volume 2
112                                                                                            Chapter 1: Cyclone III Device Datasheet
                                                                                                                     Electrical Characteristics

              f For more illustrations of receiver input and transmitter output waveforms, and for
                        other differential I/O standards, refer to the High-Speed Differential Interfaces in
                        Cyclone III Devices chapter.

Table 116. Cyclone III Devices Differential SSTL I/O Standard Specifications (1)

I/O Standard         VCCIO (V)                VSwing(DC) (V)             VX(AC) (V)              VSwing(AC)             VOX(AC) (V)
                                                                                                    (V)
              Min Typ Max Min Max                             Min        Typ            Max                       Min           Typ Max
                                                                                                Min Max
SSTL-2        2.375 2.5 2.625 0.36 VCCIO VCCIO/2 0.2 --                              VCCIO/2                  VCCIO/2        --      VCCIO/2
Class I, II                                                                             + 0.2   0.7 VCCI         0.125                  + 0.125

SSTL-18       1.7            1.8 1.90 0.25 VCCIO              VCCIO/2   --            VCCIO/2               O  VCCIO/2        --      VCCIO/2
Class I, II                                                    0.175                   + 0.175                   0.125                  + 0.125
                                                                                                0.5 VCCI

                                                                                                             O

Note to Table 116:
(1) Differential SSTL requires a VREF input.

Table 117. Cyclone III Devices Differential HSTL I/O Standard Specifications (1)

                    VCCIO (V)                  VDIF(DC) (V)              VX(AC) (V)                    VCM(DC) (V)                   VDIF(AC) (V)
              Min Typ Max                     Min Max                                           Min Typ Max
I/O Standard                                                                                    0.85 -- 0.95                        Mi
                                                                                                                                    n
                                                                    Min  Typ Max                                                         Max

HSTL-18       1.71 1.8 1.89 0.2 --                            0.85       --             0.95                                        0.4 --
Class I, II
                                                                                        0.79
HSTL-15       1.425 1.5 1.575 0.2 --                          0.71       --            0.52 *   0.71 -- 0.79 0.4 --
Class I, II                                                                            VCCIO

HSTL-12       1.14 1.2 1.26 0.16 VCCIO 0.48 * VCCIO --                                          0.48 *          --      0.52 *      0.3  0.48 *
Class I, II                                                                                     VCCIO                   VCCIO            VCCIO

Note to Table 117:
(1) Differential HSTL requires a VREF input.

Table 118. Cyclone III Devices Differential I/O Standard Specifications (1) (Part 1 of 2)

   I/O              VCCIO (V)                  VID (mV)                  VIcM (V) (2)             VOD (mV) (3)               VOS (V) (3)
Standard      Min Typ Max                     Min Max Min                Condition     Max Min Typ Max                  Min Typ Max

LVPECL                                                        0.05 DMAX500 Mbps 1.80
(Row I/Os) 2.375 2.5 2.625 100
                                                   --         0.55  500 Mbps  DMAX     1.80     --      --          --     --       --   --
(4)                                                                  700 Mbps

                                                              1.05 DMAX > 700 Mbps 1.55

LVPECL                                                        0.05 DMAX 500 Mbps 1.80
(Column
I/Os) (4)     2.375 2.5 2.625 100                  --         0.55  500 Mbps  DMAX     1.80     --      --          --     --       --   --
                                                                    700 Mbps

                                                              1.05 DMAX > 700 Mbps 1.55

                                                              0.05 DMAX 500 Mbps 1.80

LVDS (Row     2.375          2.5 2.625        100  --         0.55  500 Mbps  DMAX     1.80 247         --      600 1.125 1.25 1.375
I/Os)                                                                700 Mbps

                                                              1.05 DMAX > 700 Mbps 1.55

Cyclone III Device Handbook                                                                                     July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                 113
Electrical Characteristics

Table 118. Cyclone III Devices Differential I/O Standard Specifications (1) (Part 2 of 2)

   I/O           VCCIO (V)                VID (mV)    VIcM (V) (2)               VOD (mV) (3)                                VOS (V) (3)
Standard   Min Typ Max                   Min Max Min  Condition       Max Min Typ Max                                   Min Typ Max

LVDS                                         0.05 DMAX  500 Mbps 1.80
(Column
I/Os)      2.375 2.5 2.625 100           --  0.55     500 Mbps  DMAX  1.80 247              --  600 1.125 1.25 1.375
                                                       700 Mbps

                                             1.05 DMAX > 700 Mbps 1.55

BLVDS

(Row I/Os) 2.375 2.5 2.625 100 -- --                  --              -- ---- -- -- -- --

(5)

BLVDS

(Column 2.375 2.5 2.625 100 -- --                     --              -- ---- -- -- -- --

I/Os) (5)

mini-LVDS

(Row I/Os) 2.375 2.5 2.625 -- -- --                   --              -- 300 -- 600 1.0 1.2 1.4

(6)

mini-LVDS

(Column 2.375 2.5 2.625 -- -- --                      --              -- 300 -- 600 1.0 1.2 1.4

I/Os) (6)

RSDS

(Row       2.375 2.5 2.625 -- -- --                   --              -- 100 200 600 0.5 1.2 1.5

I/Os) (6)

RSDS

(Column 2.375 2.5 2.625 -- -- --                      --              -- 100 200 600 0.5 1.2 1.5

I/Os) (6)

PPDS

(Row I/Os) 2.375 2.5 2.625 -- -- --                   --              -- 100 200 600 0.5 1.2 1.4

(6)

PPDS

(Column 2.375 2.5 2.625 -- -- --                      --              -- 100 200 600 0.5 1.2 1.4

I/Os) (6)

Notes to Table 118:

(1) For an explanation of terms used in Table 118, refer to "Transmitter Output Waveform" in "Glossary" on page 127.
(2) VIN range: 0 V  VIN  1.85 V.
(3) RL range: 90  RL  110  .
(4) LVPECL input standard is only supported at clock input. Output standard is not supported.
(5) No fixed VIN, VOD, and VOS specifications for BLVDS. They are dependent on the system topology.
(6) Mini-LVDS, RSDS, and PPDS standards are only supported at the output pins for Cyclone III devices.

July 2012 Altera Corporation                                                                    Cyclone III Device Handbook
                                                                                                                      Volume 2
114                                                                                    Chapter 1: Cyclone III Device Datasheet
                                                                                                           Switching Characteristics

      Power Consumption

                     You can use the following methods to estimate power for a design:

                      the Excel-based EPE.

                      the Quartus II PowerPlay power analyzer feature.

                     The interactive Excel-based EPE is used prior to designing the device to get a
                     magnitude estimate of the device power. The Quartus II PowerPlay power analyzer
                     provides better quality estimates based on the specifics of the design after place-and-
                     route is complete. The PowerPlay power analyzer can apply a combination of user-
                     entered, simulation-derived, and estimated signal activities which, combined with
                     detailed circuit models, can yield very accurate power estimates.

           f For more information about power estimation tools, refer to the Early Power Estimator
                     User Guide and the PowerPlay Power Analysis chapter in volume 3 of the Quartus II
                     Handbook.

Switching Characteristics

                           This section provides the performance characteristics of the core and periphery blocks
                           for Cyclone III devices. All data is final and is based on actual silicon characterization
                           and testing. These numbers reflect the actual performance of the device under
                           worst-case silicon process, voltage, and junction temperature conditions.

      Core Performance Specifications

      Clock Tree Specifications

      Table 119 lists the clock tree specifications for Cyclone III devices.

      Table 119. Cyclone III Devices Clock Tree Performance

                                           Performance

                             Device                                                          Unit

                                      C6                                         C7     C8

                             EP3C5    500                                        437.5  402  MHz

                             EP3C10   500                                        437.5  402  MHz

                             EP3C16   500                                        437.5  402  MHz

                             EP3C25   500                                        437.5  402  MHz

                             EP3C40   500                                        437.5  402  MHz

                             EP3C55   500                                        437.5  402  MHz

                             EP3C80   500                                        437.5  402  MHz
                             EP3C120
                                      (1)                                        437.5  402  MHz

                             Note to Table 119:
                             (1) EP3C120 offered in C7, C8, and I7 grades only.

Cyclone III Device Handbook                                                                  July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                       115
Switching Characteristics

                   PLL Specifications

                   Table 120 describes the PLL specifications for Cyclone III devices when operating in
                   the commercial junction temperature range (0C to 85C), the industrial junction
                   temperature range (40C to 100C), and the automotive junction temperature range
                   (40Cto 125C). For more information about PLL block, refer to "PLL Block" in
                   "Glossary" on page 127.

Table 120. Cyclone III Devices PLL Specifications (1) (Part 1 of 2)

          Symbol                                            Parameter                     Min Typ Max                          Unit
                                  Input clock frequency
fIN (2)                           PFD input frequency                                     5    -- 472.5                        MHz
fINPFD                            PLL internal VCO operating range
fVCO (3)                          Input clock duty cycle                                  5    --       325                    MHz
fINDUTY                           Input clock cycle-to-cycle jitter for FINPFD  100 MHz
                                  Input clock cycle-to-cycle jitter for FINPFD < 100 MHz  600  -- 1300                         MHz

                                  PLL output frequency                                    40   --       60                     %

tINJITTER_CCJ (4)                                                                         --   --       0.15                   UI

                                                                                          --   -- 750                         ps

fOUT_EXT (external clock output)                                                          --   -- 472.5                        MHz

(2)

                                  PLL output frequency (6 speed grade)                   --   -- 472.5                        MHz

fOUT (to global clock)            PLL output frequency (7 speed grade)                   --   --       450                    MHz
tOUTDUTY
tLOCK                             PLL output frequency (8 speed grade)                   --   -- 402.5                        MHz
tDLOCK
                                  Duty cycle for external clock output (when set to 50%) 45    50       55                     %
tOUTJITTER_PERIOD_DEDCLK (5)
                                  Time required to lock from end of device configuration --    --       1                      ms
tOUTJITTER_CCJ_DEDCLK (5)
                                  Time required to lock dynamically (after switchover,
tOUTJITTER_PERIOD_IO (5)
                                  reconfiguring any non-post-scale counters/delays or     --   --       1                      ms
tOUTJITTER_CCJ_IO (5)
tPLL_PSERR                        areset is deasserted)
tARESET
tCONFIGPLL                        Dedicated clock output period jitter                    --   --       300                    ps
                                  FOUT  100 MHz
                                  FOUT < 100 MHz                                          --   --       30                     mUI
                                  Dedicated clock output cycle-to-cycle jitter
                                  FOUT  100 MHz                                           --   --       300                    ps
                                  FOUT < 100 MHz
                                  Regular I/O period jitter                               --   --       30                     mUI
                                  FOUT  100 MHz
                                  FOUT < 100 MHz                                          --   --       650                    ps
                                  Regular I/O cycle-to-cycle jitter
                                  FOUT  100 MHz                                           --   --       75                     mUI
                                  FOUT < 100 MHz
                                  Accuracy of PLL phase shift                             --   --       650                    ps

                                                                                          --   --       75                     mUI

                                                                                          --   --       50                    ps

                                  Minimum pulse width on areset signal.                   10   --       --                     ns

                                  Time required to reconfigure scan chains for PLLs       --   3.5 (6)  --    SCANCLK
                                                                                                               cycles

July 2012 Altera Corporation                                                                   Cyclone III Device Handbook
                                                                                                                     Volume 2
116                                                                                           Chapter 1: Cyclone III Device Datasheet
                                                                                                                  Switching Characteristics

Table 120. Cyclone III Devices PLL Specifications (1) (Part 2 of 2)

              Symbol                                          Parameter                        Min Typ Max                                   Unit

fSCANCLK                     scanclk frequency                                                 --           --   100                         MHz

Notes to Table 120:

(1) VCCD_PLL should always be connected to VCCINT through decoupling capacitor and ferrite bead.
(2) This parameter is limited in the Quartus II software by the I/O maximum frequency. The maximum I/O frequency is different for each I/O standard.

(3) The VCO frequency reported by the Quartus II software in the PLL summary section of the compilation report takes into consideration the VCO post-scale
      counter K value. Therefore, if the counter K has a value of 2, the frequency reported can be lower than the fVCO specification.

(4) A high input jitter directly affects the PLL output jitter. To have low PLL output clock jitter, you must provide a clean clock source, which is less than 200 ps.

(5) Peak-to-peak jitter with a probability level of 1012 (14 sigma, 99.99999999974404% confidence level). The output jitter specification applies to the intrinsic
      jitter of the PLL, when an input jitter of 30 ps is applied.

(6) With 100 MHz scanclk frequency.

                      Embedded Multiplier Specifications

                      Table 121 describes the embedded multiplier specifications for Cyclone III devices.

                      Table 121. Cyclone III Devices Embedded Multiplier Specifications

                                                  Resources Used                               Performance

                             Mode                                                                                      Unit

                                                  Number of Multipliers               C6       C7, I7, A7   C8

                             9 9-bit                        1               340              300          260        MHz
                             multiplier
                                                              1               287              250          200        MHz
                             18 18-bit
                             multiplier

                      Memory Block Specifications

                      Table 122 describes the M9K memory block specifications for Cyclone III devices.

Table 122. Cyclone III Devices Memory Block Performance Specifications

                                                              Resources Used                   Performance

      Memory                 Mode                                     M9K
                                                                    Memory
                                                              LEs                         C6   C7, I7, A7   C8         Unit

              FIFO 256 36                                   47         1                315  274          238        MHz

M9K Block     Single-port 256 36                               0       1                315  274          238        MHz

              Simple dual-port 256 36 CLK                      0       1                315  274          238        MHz

              True dual port 512 18 single CLK 0                       1                315  274          238        MHz

                      Configuration and JTAG Specifications

                      Table 123 lists the configuration mode specifications for Cyclone III devices.

                      Table 123. Cyclone III Devices Configuration Mode Specifications

                             Programming Mode                                 DCLK Fmax                          Unit

                             Passive Serial (PS)                                      133                        MHz

                             Fast Passive Parallel (FPP) (1)                          100                        MHz

                             Note to Table 123:
                             (1) EP3C40 and smaller density members support 133 MHz.

Cyclone III Device Handbook                                                                                July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                               117
Switching Characteristics

Table 124 lists the active configuration mode specifications for Cyclone III devices.

Table 124. Cyclone III Devices Active Configuration Mode Specifications

                              Programming Mode                            DCLK Range        Unit

Active Parallel (AP)                                                            20 40     MHz
Active Serial (AS)
                                                                                20 40     MHz

Table 125 lists the JTAG timing parameters and values for Cyclone III devices.

Table 125. Cyclone III Devices JTAG Timing Parameters (1)

                              Symbol                                 Parameter           Min Max Unit

tJCP                                     TCK clock period                                40 -- ns

tJCH                                     TCK clock high time                             20 -- ns

tJCL                                     TCK clock low time                              20 -- ns

tJPSU_TDI JTAG port setup time for TDI                                                   1        --  ns

tJPSU_TMS JTAG port setup time for TMS                                                   3        --  ns

tJPH                                     JTAG port hold time                             10 -- ns

tJPCO                                    JTAG port clock to output (2)                   -- 15 ns
                                                                                         -- 15 ns
tJPZX                                    JTAG port high impedance to valid output (2)

tJPXZ                                    JTAG port valid output to high impedance (2)    -- 15 ns

tJSSU                                    Capture register setup time                     5        -- ns

tJSH                                     Capture register hold time                      10 -- ns

tJSCO                                    Update register clock to output                 -- 25 ns

tJSZX                                    Update register high impedance to valid output  -- 25 ns

tJSXZ                                    Update register valid output to high impedance  -- 25 ns

Notes to Table 125:

(1) For more information about JTAG waveforms, refer to "JTAG Waveform" in "Glossary" on page 127.

(2) The specification is shown for 3.3-, 3.0-, and 2.5-V LVTTL/LVCMOS operation of JTAG pins. For 1.8-V LVTTL/LVCMOS
      and 1.5-V LVCMOS, the JTAG port clock to output time is 16 ns.

Periphery Performance

               This section describes periphery performance, including high-speed I/O, external
               memory interface, and IOE programmable delay.

               I/O performance supports several system interfacing, for example, the high-speed
               I/O interface, external memory interface, and the PCI/PCI-X bus interface. I/O using
               the SSTL-18 Class I termination standard can achieve up to the stated DDR2 SDRAM
               interfacing speeds with typical DDR SDRAM memory interface setup. I/O using
               general-purpose I/O standards such as 3.0-, 2.5-, 1.8-, or 1.5-LVTTL/LVCMOS are
               capable of a typical 200 MHz interfacing frequency with a 10 pF load.

      1 Actual achievable frequency depends on design- and system-specific factors. Perform
               HSPICE/IBIS simulations based on your specific design and system setup to
               determine the maximum achievable frequency in your system.

July 2012 Altera Corporation                                                             Cyclone III Device Handbook
                                                                                                               Volume 2
118                                                                                              Chapter 1: Cyclone III Device Datasheet
                                                                                                                     Switching Characteristics

                      High-Speed I/O Specifications

                      Table 126 through Table 131 list the high-speed I/O timing for Cyclone III devices.
                      For definitions of high-speed timing specifications, refer to "Glossary" on page 127.

Table 126. Cyclone III Devices RSDS Transmitter Timing Specifications (1), (2)

                                                    C6                                    C7, I7  C8, A7

       Symbol                Modes                                                                         Unit

                                                    Min Typ Max Min Typ Max Min Typ Max

                             10                    5 -- 180 5 -- 155.5 5 -- 155.5 MHz

                             8                     5 -- 180 5 -- 155.5 5 -- 155.5 MHz

fHSCLK                       7                     5 -- 180 5 -- 155.5 5 -- 155.5 MHz
(input clock
                             4                     5 -- 180 5 -- 155.5 5 -- 155.5 MHz
frequency)

                             2                     5 -- 180 5 -- 155.5 5 -- 155.5 MHz

                             1                     5 -- 360 5 -- 311 5 -- 311 MHz

                             10                    100 -- 360 100 -- 311 100 -- 311 Mbps

                             8                     80 -- 360 80 -- 311 80 -- 311 Mbps

Device operation in          7                     70 -- 360 70 -- 311 70 -- 311 Mbps
Mbps
                             4                     40 -- 360 40 -- 311 40 -- 311 Mbps

                             2                     20 -- 360 20 -- 311 20 -- 311 Mbps

                             1                     10 -- 360 10 -- 311 10 -- 311 Mbps

tDUTY                        --                     45 -- 55 45 -- 55 45 -- 55 %
TCCS
                             --                     -- -- 200 -- -- 200 -- -- 200 ps

Output jitter                --                     -- -- 500 -- -- 500 -- -- 550 ps
(peak to peak)

tRISE                        20 80%, CLOAD =      -- 500 -- -- 500 -- -- 500 -- ps
                             5 pF

tFALL                        20 80%, CLOAD =      -- 500 -- -- 500 -- -- 500 -- ps
                             5 pF

tLOCK (3)                    --                     -- -- 1 -- -- 1 -- -- 1 ms

Notes to Table 126:

(1) Applicable for true RSDS and emulated RSDS_E_3R transmitter.

(2) True RSDS transmitter is only supported at output pin of Row I/O (Banks 1, 2, 5, and 6). Emulated RSDS transmitter is supported at the output
      pin of all I/O banks.

(3) tLOCK is the time required for the PLL to lock from the end of device configuration.

Table 127. Cyclone III Devices Emulated RSDS_E_1R Transmitter Timing Specifications (1) (Part 1 of 2)

                                                C6         C7, I7                                 C8, A7

   Symbol             Modes                                                                                Unit

fHSCLK (input          10   Min Typ Max Min Typ Max Min Typ Max
clock                   8
frequency)              7       5              --  85  5  --                             85      5 -- 85  MHz
                        4
                        2       5              --  85  5  --                             85      5 -- 85  MHz
                        1
                                 5              --  85  5  --                             85      5 -- 85  MHz

                                 5              --  85  5  --                             85      5 -- 85  MHz

                                 5              --  85  5  --                             85      5 -- 85  MHz

                                 5              -- 170  5  -- 170 5 -- 170 MHz

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Switching Characteristics

Table 127. Cyclone III Devices Emulated RSDS_E_1R Transmitter Timing Specifications (1) (Part 2 of 2)

                                             C6        C7, I7                                         C8, A7
                                                                                              Min Typ Max
Symbol                Modes                                                                   100 -- 170      Unit
                                                                                              80 -- 170
                                         Min Typ Max Min Typ Max                              70 -- 170       Mbps
                                                                                              40 -- 170       Mbps
                      10                100 -- 170 100 -- 170                                20 -- 170       Mbps
                                                                                              10 -- 170       Mbps
                      8                 80  -- 170 80 -- 170                                 45 -- 55        Mbps
                                                                                              -- -- 200       Mbps
Device                7                 70  -- 170 70 -- 170
                                                                                              -- -- 550         %
operation in          4                 40  -- 170 40 -- 170                                                  ps
                                                                                              -- 500 --
Mbps                                                                                                           ps
                                                                                              -- 500 --
                      2                 20  -- 170 20 -- 170                                                  ps
                                                                                              ---- 1
                      1                 10  -- 170 10 -- 170                                                  ps
                                                                                                               ms
tDUTY                 --                 45  --  55  45 --                                55
TCCS
                      --                 --  -- 200 -- -- 200

Output jitter

(peak to              --                 --  -- 500 -- -- 500

peak)

tRISE          20 80%,                 -- 500 --   -- 500 --

               CLOAD = 5 pF

tFALL          20 80%,                 -- 500 --   -- 500 --
tLOCK (2)      CLOAD = 5 pF
                                         --  --  1   ----                                 1
                      --

Notes to Table 127:

(1) Emulated RSDS_E_1R transmitter is supported at the output pin of all I/O banks.

(2) tLOCK is the time required for the PLL to lock from the end of device configuration.

Table 128. Cyclone III Devices Mini-LVDS Transmitter Timing Specifications (1), (2) (Part 1 of 2)

                                             C6        C7, I7                                     C8, A7

   Symbol             Modes              Min Typ Max Min Typ Max Min Typ Max                                  Unit

fHSCLK (input          10               5   -- 200 5  -- 155.5 5                                 -- 155.5    MHz
clock                   8                                                                                    MHz
frequency)              7               5   -- 200 5  -- 155.5 5                                 -- 155.5    MHz
                        4                                                                                    MHz
Device                  2               5   -- 200 5  -- 155.5 5                                 -- 155.5    MHz
operation in            1                                                                                    MHz
Mbps                   10               5   -- 200 5  -- 155.5 5                                 -- 155.5    Mbps
                        8                                                                                    Mbps
tDUTY                   7               5   -- 200 5  -- 155.5 5                                 -- 155.5    Mbps
TCCS                    4                                                                                    Mbps
                        2               5   -- 400 5  -- 311                                 5   -- 311      Mbps
                        1                                                                                    Mbps
                        --               100 -- 400 100 -- 311 100 -- 311                                       %
                        --                                                                                     ps
                                         80  -- 400 80 -- 311 80                                  -- 311

                                         70  -- 400 70 -- 311 70                                  -- 311

                                         40  -- 400 40 -- 311 40                                  -- 311

                                         20  -- 400 20 -- 311 20                                  -- 311

                                         10  -- 400 10 -- 311 10                                  -- 311

                                         45  -- 55   45 -- 55                                 45  --      55

                                         --  -- 200 -- -- 200 --                                  -- 200

July 2012 Altera Corporation                                                                      Cyclone III Device Handbook
                                                                                                                        Volume 2
120                                                                                      Chapter 1: Cyclone III Device Datasheet
                                                                                                             Switching Characteristics

Table 128. Cyclone III Devices Mini-LVDS Transmitter Timing Specifications (1), (2) (Part 2 of 2)

                                 C6     C7, I7                                                C8, A7

Symbol                Modes                                                                              Unit

                             Min Typ Max Min Typ Max Min Typ Max

Output jitter

(peak to              --     --  -- 500 -- -- 500 --                                          -- 550     ps

peak)

tRISE          20 80%,     -- 500 --  -- 500 --                                         -- 500 --      ps

               CLOAD = 5 pF

tFALL          20 80%,     -- 500 --  -- 500 --                                         -- 500 --      ps
tLOCK (3)      CLOAD = 5 pF
                             -- --1     ----1                                             --  --      1  ms
                       --

Notes to Table 128:

(1) Applicable for true and emulated mini-LVDS transmitter.

(2) True mini-LVDS transmitter is only supported at the output pin of Row I/O (Banks 1, 2, 5, and 6). Emulated mini-LVDS transmitter is supported
      at the output pin of all I/O banks.

(3) tLOCK is the time required for the PLL to lock from the end of device configuration.

Cyclone III Device Handbook                                                                   July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                121
Switching Characteristics

Table 129. Cyclone III Devices True LVDS Transmitter Timing Specifications (1)

                              Symbol     Modes        C6         C7, I7         C8, A7                 Unit
                                                Min Max      Min Max         Min Max
                                                                                                       MHz
                                         10    5       420  5   370         5                    320  MHz
                                                                                                       MHz
                                         8     5       420  5   370         5                    320  MHz
                                                                                                       MHz
fHSCLK (input                            7     5       420  5   370         5                    320  MHz
                                                                                                       Mbps
clock frequency)                         4     5       420  5   370         5                    320  Mbps
                                                                                                       Mbps
                                         2     5       420  5   370         5                    320  Mbps
                                                                                                       Mbps
                                         1     5       420  5 402.5 5 402.5                           Mbps
                                                                                                         %
                                         10    100 840 100 740 100 640                                 ps

                                         8     80 840 80 740 80 640                                    ps

HSIODR                                   7     70 840 70 740 70 640                                    ms

                                         4     40 840 40 740 40 640

                                         2     20 840 20 740 20 640

                                         1     10 420 10 402.5 10 402.5

tDUTY                                    --     45      55   45          55  45                   55
TCCS
                                         --     -- 200 -- 200 -- 200

Output jitter                            --     -- 500 -- 500 -- 550
(peak to peak)

tLOCK (2)                                --     --      1    --          1   --                   1

Notes to Table 129:

(1) True LVDS transmitter is only supported at the output pin of Row I/O (Banks 1, 2, 5, and 6).
(2) tLOCK is the time required for the PLL to lock from the end of device configuration.

Table 130. Cyclone III Devices Emulated LVDS Transmitter Timing Specifications (1) (Part 1 of 2)

                                                    C6           C7, I7          C8, A7

     Symbol                              Modes  Min Max      Min Max         Min Max                   Unit

fHSCLK (input                             10   5       320  5   320         5                    275  MHz
clock frequency)                           8                                                          MHz
                                           7   5       320  5   320         5                    275  MHz
HSIODR                                     4                                                          MHz
                                           2   5       320  5   320         5                    275  MHz
tDUTY                                      1                                                          MHz
TCCS                                      10   5       320  5   320         5                    275  Mbps
                                           8                                                          Mbps
                                           7   5       320  5   320         5                    275  Mbps
                                           4                                                          Mbps
                                           2   5 402.5      5 402.5         5 402.5                   Mbps
                                           1                                                          Mbps
                                           --   100 640      100 640         100 550                     %
                                           --                                                           ps
                                                80 640       80 640          80 550

                                                70 640       70 640          70 550

                                                40 640       40 640          40 550

                                                20 640       20 640          20 550

                                                10 402.5     10 402.5        10 402.5

                                                45      55   45          55  45                   55

                                                -- 200       -- 200          -- 200

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122                                                                     Chapter 1: Cyclone III Device Datasheet
                                                                                            Switching Characteristics

      Table 130. Cyclone III Devices Emulated LVDS Transmitter Timing Specifications (1) (Part 2 of 2)

                                                              C6         C7, I7                                            C8, A7

                                 Symbol            Modes                                                                              Unit

                                                          Min Max Min Max Min Max

                             Output jitter         --     -- 500 -- 500 -- 550 ps
                             (peak to peak)

                             tLOCK (2)             --     --      1  --                                      1         --          1  ms

                             Notes to Table 130:

                             (1) Emulated LVDS transmitter is supported at the output pin of all I/O banks.

                             (2) tLOCK is the time required for the PLL to lock from the end of device configuration.

      Table 131. Cyclone III Devices LVDS Receiver Timing Specifications (1)

                                 Symbol            Modes        C6       C7, I7                                           C8, A7      Unit
                                                          Min Max    Min Max                                           Min Max
                                                                                                                                      MHz
                                                   10    5 437.5 5      370                                           5   320        MHz
                                                                                                                                      MHz
                                                   8     5 437.5 5      370                                           5   320        MHz
                                                                                                                                      MHz
                             fHSCLK (input         7     5 437.5 5      370                                           5   320        MHz
                                                                                                                                      Mbps
                             clock frequency)      4     5 437.5 5      370                                           5   320        Mbps
                                                                                                                                      Mbps
                                                   2     5 437.5 5      370                                           5   320        Mbps
                                                                                                                                      Mbps
                                                   1     5 437.5 5 402.5 5 402.5                                                     Mbps
                                                                                                                                       ps
                                                   10    100 875 100 740 100 640
                                                                                                                                       ps
                                                   8     80 875 80 740 80 640
                                                                                                                                       ms
                             HSIODR                7     70 875 70 740 70 640

                                                   4     40 875 40 740 40 640

                                                   2     20 875 20 740 20 640

                                                   1     10 437.5 10 402.5 10 402.5

                             SW                    --     -- 400 -- 400 -- 400

                             Input jitter          --     -- 500 -- 500 -- 550
                             tolerance

                             tLOCK (2)             --     --      1  --                                      1         --          1

                             Notes to Table 131:

                             (1) LVDS receiver is supported at all banks.
                             (2) tLOCK is the time required for the PLL to lock from the end of device configuration.

      External Memory Interface Specifications

      Cyclone III devices support external memory interfaces up to 200 MHz. The external
      memory interfaces for Cyclone III devices are auto-calibrating and easy to implement.

      f For more information about external memory system performance specifications,
                board design guidelines, timing analysis, simulation, and debugging information,
                refer to Literature: External Memory Interfaces.

Cyclone III Device Handbook                                                                                            July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                           123
Switching Characteristics

                 Table 132 lists the FPGA sampling window specifications for Cyclone III devices.

Table 132. Cyclone III Devices FPGA Sampling Window (SW) Requirement Read Side (1)

                                         Column I/Os                   Row I/Os              Wraparound Mode

Memory Standard

                              Setup           Hold              Setup            Hold        Setup          Hold

                                                      C6

DDR2 SDRAM                               580  550               690              640         850            800

DDR SDRAM                                585  535               700              650         870            820

QDRII SRAM                               785  735               805              755         905            855

                                                      C7

DDR2 SDRAM                               705  650               770              715         985            930

DDR SDRAM                                675  620               795              740         970            915

QDRII SRAM                               900  845               910              855         1085           1030

                                                      C8

DDR2 SDRAM                               785  720               930              870         1115           1055

DDR SDRAM                                800  740               915              855         1185           1125

QDRII SRAM                    1050            990               1065             1005        1210           1150

                                                      I7

DDR2 SDRAM                               765  710               855              800         1040           985

DDR SDRAM                                745  690               880              825         1000           945

QDRII SRAM                               945  890               955              900         1130           1075

                                                      A7

DDR2 SDRAM                               805  745               1020             960         1145           1085

DDR SDRAM                                880  820               955              935         1220           1160

QDRII SRAM                    1090            1030              1105             1045        1250           1190

Note to Table 132:

(1) Column I/Os refer to top and bottom I/Os. Row I/Os refer to right and left I/Os. Wraparound mode refers to the combination of column and row
      I/Os.

                 Table 133 lists the transmitter channel-to-channel skew specifications for Cyclone III
                 devices.

Table 133. Cyclone III Devices Transmitter Channel-to-Channel Skew (TCCS) Write Side (1)  (Part 1 of 2)

Memory                                        Column I/Os (ps)         Row I/Os (ps)         Wraparound Mode (ps)
Standard
                 I/O Standard

                                              Lead    Lag              Lead            Lag   Lead           Lag

                                                      C6

DDR2 SDRAM  SSTL-18 Class I                   790     380              790             380   890            480
DDR SDRAM   SSTL-18 Class II
QDRII SRAM  SSTL-2 Class I                    870     490              870             490   970            590
            SSTL-2 Class II
            1.8 V HSTL Class I                750     320              750             320   850            420
            1.8 V HSTL Class II
                                              860     350              860             350   960            450

                                              780     410              780             410   880            510

                                              830     510              830             510   930            610

                                                      C7

July 2012 Altera Corporation                                                                 Cyclone III Device Handbook
                                                                                                                   Volume 2
124                                                                     Chapter 1: Cyclone III Device Datasheet
                                                                                            Switching Characteristics

Table 133. Cyclone III Devices Transmitter Channel-to-Channel Skew (TCCS) Write Side (1) (Part 2 of 2)

      Memory                               Column I/Os (ps)        Row I/Os (ps)                  Wraparound Mode (ps)
      Standard
                             I/O Standard

                                           Lead       Lag          Lead  Lag                      Lead           Lag

DDR2 SDRAM      SSTL-18 Class I            915        410          915   410                      1015         510
DDR SDRAM       SSTL-18 Class II
QDRII SRAM      SSTL-2 Class I             1025       545          1025  545                      1125         645
                SSTL-2 Class II
                1.8 V HSTL Class I         880        340          880   340                      980          440
                1.8 V HSTL Class II
                                           1010       380          1010  380                      1110         480

                                           910        450          910   450                      1010           550

                                           1010       570          1010  570                      1110           670

                                                      C8

DDR2 SDRAM      SSTL-18 Class I            1040       440          1040  440                      1140         540
DDR SDRAM       SSTL-18 Class II
QDRII SRAM      SSTL-2 Class I             1180       600          1180  600                      1280         700
                SSTL-2 Class II
                1.8 V HSTL Class I         1010       360          1010  360                      1110         460
                1.8 V HSTL Class II
                                           1160       410          1160  410                      1260         510

                                           1040       490          1040  490                      1140           590

                                           1190       630          1190  630                      1290           730

                                                      I7

DDR2 SDRAM      SSTL-18 Class I            961        431          961   431                      1061         531
DDR SDRAM       SSTL-18 Class II
QDRII SRAM      SSTL-2 Class I             1076       572          1076  572                      1176         672
                SSTL-2 Class II
                1.8 V HSTL Class I         924        357          924   357                      1024         457
                1.8 V HSTL Class II
                                           1061       399          1061  399                      1161         499

                                           956        473          956   473                      1056           573

                                           1061       599          1061  599                      1161           699

                                                      A7

DDR2 SDRAM      SSTL-18 Class I            1092       462          1092  462                      1192         562
                SSTL-18 Class II
(2)             SSTL-2 Class I             1239       630          1239  630                      1339         730
                SSTL-2 Class II
DDR SDRAM       1.8 V HSTL Class I         1061       378          1061  378                      1161         478
                1.8 V HSTL Class II
QDRII SRAM                                 1218       431          1218  431                      1318         531

                                           1092       515          1092  515                      1192           615

                                           1250       662          1250  662                      1350           762

Notes to Table 133:

(1) Column I/O banks refer to top and bottom I/Os. Row I/O banks refer to right and left I/Os. Wraparound mode refers to the combination of column
      and row I/Os.

(2) For DDR2 SDRAM write timing performance on Columns I/O for C8 and A7 devices, 97.5 degree phase offset is required.

                Table 134 lists the memory output clock jitter specifications for Cyclone III devices.

Table 134. Cyclone III Devices Memory Output Clock Jitter Specifications (1), (2) (Part 1 of 2)

            Parameter                      Symbol            Min         Max                               Unit
Clock period jitter                        tJIT(per)
Cycle-to-cycle period jitter                tJIT(cc)         -125                 125                      ps

                                                             -200                 200                      ps

Cyclone III Device Handbook                                                                       July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                                  125
Switching Characteristics

Table 134. Cyclone III Devices Memory Output Clock Jitter Specifications (1), (2) (Part 2 of 2)

Parameter                                        Symbol                  Min                        Max                         Unit

Duty cycle jitter                                tJIT(duty)              -150                       150                         ps

Notes to Table 134:

(1) The memory output clock jitter measurements are for 200 consecutive clock cycles, as specified in the JEDEC DDR2 standard.

(2) The clock jitter specification applies to memory output clock pins generated using DDIO circuits clocked by a PLL output routed on a global
      clock network.

                         Duty Cycle Distortion Specifications

                         Table 135 lists the worst case duty cycle distortion for Cyclone III devices.

                         Table 135. Duty Cycle Distortion on Cyclone III Devices I/O Pins (1), (2)

                                                                     C6                 C7, I7                   C8, A7

                                     Symbol                                                                                           Unit
                         Output Duty Cycle
                                                             Min Max Min Max Min Max

                                                             45          55         45          55       45              55           %

                         Notes to Table 135:

                         (1) Duty cycle distortion specification applies to clock outputs from PLLs, global clock tree, and IOE driving dedicated
                               and general purpose I/O pins.

                         (2) Cyclone III devices meet specified duty cycle distortion at maximum output toggle rate for each combination of
                               I/O standard and current strength.

                         OCT Calibration Timing Specification

                         Table 136 lists the duration of calibration for series OCT with calibration at device
                         power-up for Cyclone III devices.

                         Table 136. Cyclone III Devices Timing Specification for Series OCT with Calibration at Device
                         Power-Up (1)

                                         Symbol                          Description                             Maximum              Unit

                         tOCTCAL                             Duration of series OCT with                         20                   s
                                                             calibration at device power-up

                         Notes to Table 136:
                         (1) OCT calibration takes place after device configuration, before entering user mode.

                         IOE Programmable Delay

                         Table 137 and Table 138 list IOE programmable delay for Cyclone III devices.

Table 137. Cyclone III Devices IOE Programmable Delay on Column Pins (1), (2) (Part 1 of 2)

                                                                                                Max Offset

Parameter                      Paths          Number          Min      Fast Corner                       Slow Corner                               Unit
                              Affected           of          Offset  A7, I7 C6                                                            A7

                                              Settings

                                                                                        C6          C7           C8             I7

Input delay from pin to       Pad to I/O         7           0 1.211 1.314 2.175 2.32 2.386 2.366 2.49 ns
internal cells                dataout to
                              core

Input delay from pin to Pad to I/O               8           0 1.203 1.307 2.19 2.387 2.54 2.43 2.545 ns

input register                input register

July 2012 Altera Corporation                                                                                     Cyclone III Device Handbook
                                                                                                                                       Volume 2
126                                                                              Chapter 1: Cyclone III Device Datasheet
                                                                                                                       I/O Timing

Table 137. Cyclone III Devices IOE Programmable Delay on Column Pins (1), (2) (Part 2 of 2)

                                                                                  Max Offset

      Parameter               Paths          Number     Min      Fast Corner          Slow Corner                                                            Unit
                             Affected           of     Offset  A7, I7 C6                                                                            A7

                                             Settings

                                                                              C6  C7          C8   I7

Delay from output            I/O output      2         0 0.479 0.504 0.915 1.011 1.107 1.018 1.048 ns
register to output pin       register to               0 0.664 0.694 1.199 1.378 1.532 1.392 1.441 ns
                             pad

Input delay from             Pad to global

dual-purpose clock pin clock                 12

to fan-out destinations network

Notes to Table 137:
(1) The incremental values for the settings are generally linear. For exact values of each setting, use the latest version of the Quartus II software.
(2) The minimum and maximum offset timing numbers are in reference to setting `0' as available in the Quartus II software.

Table 138. Cyclone III Devices IOE Programmable Delay on Row Pins (1), (2)

                                                                                  Max Offset

      Parameter               Paths          Number     Min      Fast Corner          Slow Corner                                                            Unit
                             Affected           of     Offset  A7, I7 C6                                                                            A7

                                             Settings

                                                                              C6  C7          C8   I7

Input delay from pin to      Pad to I/O      7         0 1.209 1.314 2.174 2.335 2.406 2.381 2.505 ns
internal cells               dataout to
                             core

Input delay from pin to Pad to I/O           8         0 1.207 1.312 2.202 2.402 2.558 2.447 2.557 ns

input register               input register

Delay from output            I/O output      2         0 0.51 0.537 0.962 1.072 1.167 1.074 1.101 ns
register to output pin       register to
                             pad

Input delay from             Pad to global   12        0 0.669 0.698 1.207 1.388 1.542 1.403 1.45 ns
dual-purpose clock pin       clock network
to fan-out destinations

Notes to Table 138:
(1) The incremental values for the settings are generally linear. For exact values of each setting, use the latest version of Quartus II software.
(2) The minimum and maximum offset timing numbers are in reference to setting `0' as available in the Quartus II software

I/O Timing

                         You can use the following methods to determine the I/O timing:

                          the Excel-based I/O Timing.

                          the Quartus II timing analyzer.

                         The Excel-based I/O Timing provides pin timing performance for each device density
                         and speed grade. The data is typically used prior to designing the FPGA to get a
                         timing budget estimation as part of the link timing analysis. The Quartus II timing
                         analyzer provides a more accurate and precise I/O timing data based on the specifics
                         of the design after place-and-route is complete.

Cyclone III Device Handbook                                                                   July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                      127
Glossary

          f The Excel-based I/O Timing spreadsheet is downloadable from Cyclone III Devices
                    Literature website.

Glossary

                      Table 139 lists the glossary for this chapter.

Table 139. Glossary (Part 1 of 5)

Letter          Term                                                             Definitions
                                                                                      --
A               --                                                                    --
                                                                                      --
B               --                                                                    --
                                                                                      --
C               --
                              HIGH-SPEED I/O Block: High-speed receiver/transmitter input and output clock frequency.
D               --            Input pin directly to Global Clock network.
                              Input pin to Global Clock network through PLL.
E               --            HIGH-SPEED I/O Block: Maximum/minimum LVDS data transfer rate (HSIODR = 1/TUI).

F       fHSCLK

       GCLK
G

       GCLK PLL

H HSIODR

        Input Waveforms                                                                                                VIH
                                                                                                                       VREF
I       for the SSTL          VSWING
        Differential I/O                                                                                                VIL

        Standard

                              TMS
                               TDI

                                                               t JCP         t JPSU_TDI
                                                                             t JPSU_TMS
                                                        t JCH         t JCL                    t JPH

                                                   TCK

J JTAG Waveform

                              TDO                       tJPZX                       tJPCO                      t JPXZ
                                                               tJSSU         t JSH             tJSXZ

                                  Signal                tJSZX                tJSCO
                                   to be

                              Captured

                                 Signal
                                   to be

                                 Driven

K               --                                                                         --
                                                                                           --
L               --                                                                         --

M               --

July 2012 Altera Corporation                                                                                           Cyclone III Device Handbook
                                                                                                                                             Volume 2
128                                                                                                             Chapter 1: Cyclone III Device Datasheet
                                                                                                                                                        Glossary

Table 139. Glossary (Part 2 of 5)

Letter      Term                                                                                Definitions

N           --                                                                                       --

O           --                                                                                       --

                             The following block diagram highlights the PLL Specification parameters.

                                                                         Switchover                                                           CLKOUT Pins
                                                                                                                                                      fOUT _EXT

                                      CLK                                fIN         N  fINPFD
                             Core Clock
                                                                                                PFD      CP  LF                     VCO fVCO  Counters fOUT      GCLK
                                                                                                                                               C0..C4
P PLL Block

                                                                                                                         Phase tap
                                                                                                     M

                             Key
                                            Reconfigurable in User Mode

Q           --                                                                       --
                             Receiver differential input discrete resistor (external to Cyclone III devices).
        RL                   Receiver Input Waveform for LVDS and LVPECL Differential Standards.

                                    Single-Ended Waveform                                                                           Positive Channel (p) = VIH
                                                                                      VID                                           Negative Channel (n) = VIL
                                                                                                                                    Ground
                                                             VCM

       Receiver Input
R Waveform

                                    Differential Waveform (Mathematical Function of Positive & Negative Channel)

                                           VID
                                                                                                           0V

                                                                                                   VID
                                                                                                            p-n

        RSKM (Receiver       HIGH-SPEED I/O Block: The total margin left after accounting for the sampling window and TCCS.
        input skew           RSKM = (TUI SW TCCS) / 2.
        margin)

Cyclone III Device Handbook                                                                                                         July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                                  129
Glossary

Table 139. Glossary (Part 3 of 5)

Letter           Term                                                       Definitions

                                                                                                        VCCIO

                                         VOH

                                                                            VREF                   VIH (AC )

        Single-ended                                                                     VIH(DC)

        Voltage                                                                          VIL (D C)
                                                                                                   VIL (AC )
       referenced I/O                    VOL
S Standard                                                                                                 VSS

                              The JEDEC standard for SSTl and HSTL I/O standards defines both the AC and DC input signal
                              values. The AC values indicate the voltage levels at which the receiver must meet its timing
                              specifications. The DC values indicate the voltage levels at which the final logic state of the
                              receiver is unambiguously defined. After the receiver input crosses the AC value, the receiver
                              changes to the new logic state. The new logic state is then maintained as long as the input stays
                              beyond the DC threshold. This approach is intended to provide predictable receiver timing in the
                              presence of input waveform ringing.

        SW (Sampling          HIGH-SPEED I/O Block: The period of time during which the data must be valid to capture it
        Window)               correctly. The setup and hold times determine the ideal strobe position in the sampling window.

        tC                    High-speed receiver/transmitter input and output clock period.
        TCCS (Channel-
        to-channel-skew)      HIGH-SPEED I/O Block: The timing difference between the fastest and slowest output edges,
                              including tCO variation and clock skew. The clock is included in the TCCS measurement.
        tcin                  Delay from clock pad to I/O input register.

        tCO                   Delay from clock pad to I/O output.
        tcout                 Delay from clock pad to I/O output register.

        tDUTY                 HIGH-SPEED I/O Block: Duty cycle on high-speed transmitter output clock.

T       tFALL                 Signal High-to-low transition time (8020%).
                              Input register hold time.
        tH

        Timing Unit           HIGH-SPEED I/O block: The timing budget allowed for skew, propagation delays, and data

        Interval (TUI)        sampling window. (TUI = 1/(Receiver Input Clock Frequency Multiplication Factor) = tC/w).

        tINJITTER             Period jitter on PLL clock input.

        tOUTJITTER_DEDCLK Period jitter on dedicated clock output driven by a PLL.

        tOUTJITTER_IO         Period jitter on general purpose I/O driven by a PLL.

        tpllcin               Delay from PLL inclk pad to I/O input register.

        tpllcout              Delay from PLL inclk pad to I/O output register.

July 2012 Altera Corporation                                                             Cyclone III Device Handbook
                                                                                                               Volume 2
130                                                                            Chapter 1: Cyclone III Device Datasheet
                                                                                                                       Glossary

Table 139. Glossary (Part 4 of 5)

Letter         Term                                                Definitions

                             Transmitter Output Waveforms for the LVDS, mini-LVDS, PPDS and RSDS Differential I/O
                             Standards

                             Single-Ended Waveform

                                                              VOD               Positive Channel (p) = VOH
                                    Vos                                         Negative Channel (n) = VOL
                                                                                Ground
        Transmitter
        Output Waveform

        tRISE                        Differential Waveform (Mathematical Function of Positive & Negative Channel)

        tSU                                                            VOD
                                                                                                                                        0V
U              --
                                                                                                                                VOD
                                                                                                                                        p-n

                             Signal Low-to-high transition time (2080%).
                             Input register setup time.

                                                                                     --

Cyclone III Device Handbook                                                     July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet  131
Glossary

Table 139. Glossary (Part 5 of 5)

Letter            Term                                                           Definitions

        VCM(DC)               DC Common Mode Input Voltage.
        VDIF(AC)              AC differential Input Voltage: The minimum AC input differential voltage required for switching.
        VDIF(DC)              DC differential Input Voltage: The minimum DC input differential voltage required for switching.
        VICM                  Input Common Mode Voltage: The common mode of the differential signal at the receiver.
                              Input differential Voltage Swing: The difference in voltage between the positive and
        VID                   complementary conductors of a differential transmission at the receiver.
                              Voltage Input High: The minimum positive voltage applied to the input which is accepted by the
        VIH                   device as a logic high.
                              High-level AC input voltage.
        VIH(AC)               High-level DC input voltage.
        VIH(DC)               Voltage Input Low: The maximum positive voltage applied to the input which is accepted by the
                              device as a logic low.
        VIL                   Low-level AC input voltage.
                              Low-level DC input voltage.
        VIL (AC)              DC input voltage.
        VIL (DC)              Output Common Mode Voltage: The common mode of the differential signal at the transmitter.
        VIN                   Output differential Voltage Swing: The difference in voltage between the positive and
        VOCM                  complementary conductors of a differential transmission at the transmitter. VOD = VOH VOL.
                              Voltage Output High: The maximum positive voltage from an output which the device considers is
V       VOD                   accepted as the minimum positive high level.
                              Voltage Output Low: The maximum positive voltage from an output which the device considers is
        VOH                   accepted as the maximum positive low level.
                              Output offset voltage: VOS = (VOH + VOL) / 2.
        VOL                   AC differential Output cross point voltage: The voltage at which the differential output signals must
        VOS                   cross.
        VOX (AC)              Reference voltage for SSTL, HSTL I/O Standards.
        VREF                  AC input reference voltage for SSTL, HSTL I/O Standards. VREF(AC) = VREF(DC) + noise. The
        VREF (AC)             peak-to-peak AC noise on VREF should not exceed 2% of VREF(DC).
        VREF (DC)             DC input reference voltage for SSTL, HSTL I/O Standards.
        VSWING (AC)           AC differential Input Voltage: AC Input differential voltage required for switching. For the SSTL
                              Differential I/O Standard, refer to Input Waveforms.
        VSWING (DC)           DC differential Input Voltage: DC Input differential voltage required for switching. For the SSTL
                              Differential I/O Standard, refer to Input Waveforms.
        VTT                   Termination voltage for SSTL, HSTL I/O Standards.
                              AC differential Input cross point Voltage: The voltage at which the differential input signals must
        VX (AC)               cross.

W                 --                                                                  --
                                                                                      --
X                 --                                                                  --
                                                                                      --
Y                 --

Z                 --

July 2012 Altera Corporation             Cyclone III Device Handbook
                                                               Volume 2
132                                                                                 Chapter 1: Cyclone III Device Datasheet
                                                                                                      Document Revision History

Document Revision History

                           Table 140 lists the revision history for this document.

Table 140. Document Revision History (Part 1 of 3)

        Date   Version                                                    Changes
July 2012
December 2011                3.5 Updated minimum fHSCLK value to 5 MHz.
January 2010
December 2009                          Updated "Supply Current" on page 15 and "Periphery Performance" on page 117.
July 2009                    3.4  Updated Table 13, Table 14, Table 113, Table 116, Table 117, Table 120, and

June 2009                                Table 125.

October 2008                           Removed Table 1-32 and Table 1-33.
                             3.3
July 2008
                                       Added Literature: External Memory Interfaces reference.

                             3.2 Minor changes to the text.

                             3.1 Minor edit to the hyperlinks.

                                   Changed chapter title from DC and Switching Characteristics to "Cyclone III Device Data
                                     Sheet" on page 11.

                                   Updated (Note 1) to Table 123 on page 117.

                                   Updated "External Memory Interface Specifications" on page 123.

                                       Replaced Table 132 on page 123.
                             3.0  Replaced Table 133 on page 123.

                                   Added Table 136 on page 126.

                                   Updated "I/O Timing" on page 128.

                                   Removed "Typical Design Performance" section.

                                   Removed "I/O Timing" subsections.

                                   Updated chapter to new template.

                                   Updated Table 11, Table 13, and Table 118.

                             2.2  Added (Note 7) to Table 13.

                                   Added the "OCT Calibration Timing Specification" section.

                                   Updated "Glossary" section.

                                   Updated Table 138.

                                   Added BLVDS information (I/O standard) into Table 139, Table 140, Table 141,
                                     Table 142.

                             2.1   Updated Table 143, Table 146, Table 147, Table 148, Table 149, Table 150,

                                  Table 151, Table 152, Table 153, Table 154, Table 155, Table 156, Table 157,

                                  Table 158, Table 159, Table 160, Table 161, Table 162, Table 163, Table 168,

                                  Table 169, Table 174, Table 175, Table 180, Table 181, Table 186, Table 187,

                                  Table 192, Table 193, Table 194, Table 195, Table 196, Table 197, Table 198, and

                                  Table 199.

Cyclone III Device Handbook                                                                     July 2012 Altera Corporation
Volume 2
Chapter 1: Cyclone III Device Datasheet                                                                           133
Document Revision History

Table 140. Document Revision History (Part 2 of 3)

        Date   Version                                            Changes
May 2008
December 2007                  Updated "Operating Conditions" section and included information on automotive device.
October 2007
                               Updated Table 13, Table 16, and Table 17, and added automotive information.
July 2007
June 2007                      Under "Pin Capacitance" section, updated Table 19 and Table 110.

                               Added new "Schmitt Trigger Input" section with Table 112.

                         Under "I/O Standard Specifications" section, updated Table 113, 112 and 112.

               2.0  Under "Switching Characteristics" section, updated Table 119, 115, 116, 116, 117,
                           118, 119, 120, 121, 121, 123, 123, 123, 124, and 125.

                               Updated Figure 15 and 129.

                               Deleted previous Table 1-35 "DDIO Outputs Half-Period Jitter".

                               Under "I/O Timing" section, updated Table 138, 129, 132, 133, 126, and 126.

                               Under "Typical Design Performance" section updated Table 146 through 1145.

                               Under "Core Performance Specifications", updated Tables 1-18 and 1-19.

                         Under "Preliminary, Correlated, and Final Timing", updated Table 1-37.
               1.5  Under "Typical Design Performance", updated Tables 1-45, 1-46, 1-51, 1-52, 1-57, 1-58,

                           Tables 1-63 through 1-68. 1-69, 1-70, 1-75, 1-76, 1-81, 1-82, Tables 1-87 through 1-92,
                           Tables 1-99, 1-100, 1-107, and 1-108.

                               Updated the CVREFTB value in Table 1-9.
                               Updated Table 1-21.
                               Under "High-Speed I/O Specification" section, updated Tables 1-25 through 1-30.

                               Updated Tables 1-31 through 1-38.

                         Added new Table 1-32.
               1.4  Under "Maximum Input and Output Clock Toggle Rate" section, updated Tables 1-40

                           through 1-42.

                               Under "IOE Programmable Delay" section, updated Tables 1-43 through 1-44.

                               Under "User I/O Pin Timing Parameters" section, updated Tables 1-45 through 1-92.

                               Under "Dedicated Clock Pin Timing Parameters" section, updated Tables 1-93 through 1-
                                 108.

                         Updated Table 1-1 with VESDHBM and VESDCDM information.
                         Updated RCONF_PD information in Tables 1-10.
                         Added Note (3) to Table 1-12.
               1.3
                         Updated tDLOCK information in Table 1-19.
                         Updated Table 1-43 and Table 1-44.
                         Added "Document Revision History" section.

               1.2 Updated Cyclone III graphic in cover page.

July 2012 Altera Corporation                                                                   Cyclone III Device Handbook
                                                                                                                     Volume 2
134                                                                                 Chapter 1: Cyclone III Device Datasheet
                                                                                                      Document Revision History

Table 140. Document Revision History (Part 3 of 3)

        Date  Version                                       Changes
May 2007
March 2007                    Corrected current unit in Tables 1-1, 1-12, and 1-14.

                              Added Note (3) to Table 1-3.

                              Updated Table 1-4 with ICCINT0, ICCA0, ICCD_PLL0, and ICCIO0 information.
                              Updated Table 1-9 and added Note (2).

                                       Updated Table 1-19.

                                       Updated Table 1-22 and added Note (1).
                             1.1  Changed I/O standard from 1.5-V LVTTL/LVCMOS and 1.2-V LVTTL/LVCMOS to 1.5-V

                                         LVCMOS and 1.2-V LVCMOS in Tables 1-41, 1-42, 1-43, 1-44, and 1-45.

                              Updated Table 1-43 with changes to LVPEC and LVDS and added Note (5).

                              Updated Tables 1-46, 1-47, Tables 1-54 through 1-95, and Tables 1-98 through 1-111.

                              Removed speed grade 6 from Tables 1-90 through 1-95, and from Tables 1-110 through
                                1-111.

                              Added a waveform (Receiver Input Waveform) in glossary under letter "R" (Table 1-112).

                             1.0 Initial release.

Cyclone III Device Handbook                                                          July 2012 Altera Corporation
Volume 2
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