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06XS3517_V3

器件型号:06XS3517_V3
厂商名称:FREESCALE (NXP )
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器件描述

06XS3517_V3器件文档内容

Freescale Semiconductor                                                                        Document Number: MC06XS3517
Advance Information                                                                                                   Rev. 3.0, 9/2012

Smart High Side Switch Module                                                                      06XS3517
(Triple 6.0 m and Dual 17 m)

   The 06XS3517 device is a five channel 12 V high side switch                                 HIGH SIDE SWITCH
module with integrated control and a high number of protective and
diagnostic functions. It is designed for automotive lighting and                                      Bottom View
industrial applications. The low RDS(ON) channels (three 6.0 m, two                            FK SUFFIX (PB-FREE)
17 m) can control different types of lighting applications; bulbs,
Xenon-HID lights, and LEDs. Control, device configuration, and                                      98ART10511D
diagnostics are performed through a 16-bit SPI interface (3.3 V or                                   24-PIN PQFN
5.0 V). When communication with the external microcontroller or VDD
is lost, the device enters a fail-safe operation mode, but remains
operational, controllable, and protected.

   The channels are controlled by an external clock signal and allow
staggered switch-on delay, to improve EMC performances.
Programmable output voltage slew rates (individually programmable)
further helps improve EMC performance. To avoid shutting off the
device upon inrush current while still being able to closely track the load
current, a dynamic over-current threshold profile is featured. Load
current in each channel can be sensed. The duty cycle of the channels
can be controlled independently and the switching frequency of each
of them can be doubled.

Features                                                                            ORDERING INFORMATION

    Three 6.0 m and Two 17 m protected high side switches                          Device         Temperature      Package
    Optional sixth channel with an external SMART MOSFET                                           Range (TA)
    16-bit SPI communication interface with daisy chain capability
    Accurate temperature & current sensing                                  MC06XS3517AFK -40 C to 125 C 24 PQFN
    Fail-safe mode including autorestart
    PWM with programmable switch-on delay and frequency

       prescaler
    Over-voltage, under-voltage, over-current, over-temperature,

       and reverse battery protections
    Dedicated bulb over-current protection with inrush current

       handling
    Sleep mode with low current consumption
    Normal operating range 7.0 V to 20 V, extended operating range

       6.0 V - 28 V

                         12 V 5.0 V              06XS3517                           12 V
                                Watchdog
                                          VCC                                VBAT      Smart
                                                                                       Switch
                                          LIMP                                  CP
                                          FLASHER                            OUT1
                                          IGN

                                          RSTB                               OUT2
                                          CLOCK                              OUT3
                                          CSB
MCU
                                          FOG                                OUT4

                                          SO                                 OUT5
                                          SI                                 FETIN
                                          SCLK

                                          CSNS GND FETOUT

                                                Figure 1. 06XS3517 Simplified Application Diagram

* This document contains certain information on a new product.
Specifications and information herein are subject to change without notice.

Freescale Semiconductor, Inc., 2012. All rights reserved.
INTERNAL BLOCK DIAGRAM

                                            INTERNAL BLOCK DIAGRAM

                               VCC                      VBAT                         CP

                    RUP        Vcc failure          Internal  OV/UV/POR    Charge
                               detection           Regulator   detections   Pump
       CSB
         SO                                 Logic                      Gate Drive
           SI                                                       drain/gate clamp
                         RDWN                      LED Control                                          OUT1
      SCLK                                                                   Over-current               (* Park)
                                                                               Detection
   CLOCK
      LIMP                                              Open Load
       FOG                                               Detection

FLASHER                                                                    Over-temperature
        IGN                                                                     Detection

     RSTB

                                                                                             OUT1

                                      RDWN                                 OUT2                         OUT2
                                                                                                        (* LBeam)
                         Over-temperature
                             Prewarning                                    OUT3                         OUT3
                                                                                                        (* HBeam)

                                                                           OUT4                         OUT4
                                                                                                        (* Fog)

                                                                           OUT5                         OUT5
                                                                                                        (* Flash)

CSNS                                                                       Shared Output Current          FETIN
                                                                             sensing pin (Analog MUX)   (* Sense In)

                                                   Temperature             Current Recopy
                                                     Feedback              Synchronization

                                                                                             VCC

                                                                           Driver for an External         FETOUT
                                                                             SMART MOSFET               (* Logic Level)

                                                   GND              * See 06XS3517 Typical Application

                               Figure 2. 06XS3517 Simplified Internal Block Diagram

06XS3517                                                                   Analog Integrated Circuit Device Data
                                                                                           Freescale Semiconductor
2
                                                                                                                   PIN CONNECTIONS

                                              PIN CONNECTIONS

                                       FETOUT
                                            SO
                                                  VCC
                                                        SI
                                                              SCLK
                                                                   CSB
                                                                          FOG
                                                                                   LIMP
                                                                                     CLOCK
                                                                                           FLASHER
                                                                                                 RSTB
                                                                                                      IGN
                                                                                                            FETIN

        Transparent                    13 12 11 10 9 8 7 6 5 4 3 2 1
          Top View

                       CP 16                           14                       24 CSNS
                     GND 17                           GND                       23 GND

                     OUT5 18                                                    22 OUT1

                                                        15
                                                      VBAT

                                       19             20                  21

                                       OUT4           OUT3                OUT2

                                       Figure 3. 06XS3517 Pin Connections

Table 1. 06XS3517 Pin Definitions
    A functional description of each pin can be found in the Functional Pin Description section beginning on Page 17.

   Pin  Pin Name Pin Function Formal Name                                       Definition
Number

1       FETIN    Input External FET Input This pin receives the current sense signal of the external SMART MOSFET.

2       IGN      Input                 Ignition Input This input wakes the device. It also controls the Outputs 1 and 2 in case of Fail

                                       (Active High) mode activation. This pin has an internal pull-down resistor.

3       RSTB     Input                 Reset          This input wakes the device. It is also used to initialize the device configuration
                                                      and fault registers through SPI. This digital pin has a passive internal pull-down.

4       FLASHER  Input                 Flasher Input  This input wakes the device and allows control over channel 5. (FLASHER) This
                                       (Active High)  pin has an internal pull-down resistor.

5       CLOCK Input/Output             Clock Input    This pin state depends on RSTB logic level.

                                                      As long as RSTB input pin is set to logic [0], this pin is pulled up to report wake
                                                      events. Otherwise, the PWM frequency and timing are generated from this
                                                      digital clock input by the PWM module.

                                                      This pin has a passive internal pull-down.

6       LIMP     Input                 Limp Home Input The Fail mode can be activated by this digital input. This pin has a passive

                                       (Active High) internal pull-down.

7       FOG      Input                 FOG Input (Active This input wakes the device. This pin has a passive internal pull-down.

                                       high)

8       CSB      Input                 Chip Select    When this digital signal is high, SPI signals are ignored. Asserting this pin low

                                       (Active Low) starts a SPI transaction. The transaction is signaled as completed when this

                                                      signal returns high. This pin has a passive internal pull-up resistance.

Analog Integrated Circuit Device Data                                                                                  06XS3517
Freescale Semiconductor
                                                                                                                                 3
PIN CONNECTIONS

Table 1. 06XS3517 Pin Definitions (continued)
    A functional description of each pin can be found in the Functional Pin Description section beginning on Page 17.

   Pin    Pin Name Pin Function Formal Name                                         Definition
Number

9         SCLK    Input   SPI Clock Input This digital input pin is connected to the master microcontroller providing the

                                                             required bit shift clock for SPI communication. This pin has a passive internal

                                                             pull-down resistance.

10        SI      Input   Master-Out Slave- This data input is sampled on the positive edge of the SCLK. This pin has a

                          In                                 passive internal pull-down resistance.

11        VCC     Power   Logic Supply SPI logic power supply.

12        SO      Output  Master-In Slave- SPI data is sent to the MCU by this pin. This data output changes on the

                          Out                                negative edge of SCLK and when CSB is high, this pin is high-impedance.

13        FETOUT  Output External FET Gate This pin outputs a logic level that can be used to control an external SMART

                                                             MOSFET. This output is also called OUT6.

                                                             If OUT6 is not used in the application, this output pin is set to logic high when
                                                             the current sense output becomes valid when CSNS sync SPI bit is set to logic
                                                             [1].

14,17,23  GND     Ground  Ground                             This pin is the ground for the logic and analog circuitry of the device.

15        VBAT    Power   Battery Input Power supply pin.

16        CP      Output  Charge Pump This pin is the connection for an external tank capacitor (for internal use only).

22        OUT1    Output  Output 1                           Protected 17 m high side switch output terminals.
                          Output 5
18        OUT5

21        OUT2    Output  Output 2                           Protected 6.0 m high side switch output terminals
                          Output 3
20        OUT3            Output 4

19        OUT4

24        CSNS    Output  Current Sense This pin is outputs the current sense signal of OUT1:OUT5, FET IN current, and

                          Output                             it is used externally to generate a ground-referenced voltage for the

                                                             microcontroller to monitor output current. If desired, this pin can also report a

                                                             voltage proportional to the temperature on the GND flag.

                                                             OUT1:OUT5, FETin current sensing and temperature sensing are activated
                                                             through the SPI interface.

Notes
   1. The pins 14, 17, and 23 must be shorted on the board.

06XS3517                                                                            Analog Integrated Circuit Device Data
                                                                                                    Freescale Semiconductor
4
                                                                                    ELECTRICAL CHARACTERISTICS
                                                                                                       MAXIMUM RATINGS

                                       ELECTRICAL CHARACTERISTICS

                                                     MAXIMUM RATINGS

Table 2. Maximum Ratings

   All voltages are with respect to ground, unless mentioned otherwise. Exceeding these ratings may cause malfunction or
permanent device damage.

                              Parameter                                     Symbol  Value               Unit

ELECTRICAL RATINGS

Over-voltage Test Range (all OUT[1:5] ON with nominal DC current)           VBAT                        V

Maximum operating voltage                                                           28

Load dump (400 ms) @ 25 C                                                          40

Reverse Polarity Voltage Range (all OUT[1:5] ON with nominal DC current)    VBAT                        V

2.0 Min @ 25C                                                                      - 18

VCC Supply Voltage                                                          VCC     -0.3 to 5.5         V

OUT[1:5] Voltage                                                            VOUT                        V
    Positive
    Negative (ground disconnected)                                                  40

                                                                                    -16

Digital Current in Clamping Mode (SI, SCLK, CSB, RSTB, IGN, FLASHER, LIMP,  IIN     1.0                mA

and FOG)

FETIN Input Current                                                         IFETIN  +10                 mA

                                                                                    -1.0

SO, FETOUT, CLOCK, and CSNS Outputs Voltage                                 VSO     - 0.3 to VCC + 0.3  V

Outputs Clamp Energy Using Single Pulse Method (L = 2.0 mH; R = 0.0 ;

VBAT = 14 V @150 C initial)                                                                            mJ
    OUT[1,5]
    OUT[2:4]                                                                E1,5    30

                                                                            E2,3,4  100

ESD Voltage(2)                                                              VESD                        V

Human Body Model (HBM)                                                              2000

Human Body Model (HBM) OUT [1:5], VPWR, and GND                                     8000
Charge Device Model (CDM)

Corner Pins (1, 13, 19, 21)                                                         750
All Other Pins (2-12, 14-18, 20, 22-24)                                             500

Notes
   2. ESD testing is performed in accordance with the Human Body Model (HBM) (CZAP = 100 pF, RZAP = 1500 ) and the Charge Device
         Model.

Analog Integrated Circuit Device Data                                                                   06XS3517
Freescale Semiconductor
                                                                                                                  5
ELECTRICAL CHARACTERISTICS
MAXIMUM RATINGS

Table 2. Maximum Ratings (continued)

   All voltages are with respect to ground, unless mentioned otherwise. Exceeding these ratings may cause malfunction or
permanent device damage.

                       Parameter                  Symbol  Value        Unit

THERMAL RATINGS

Operating Temperature                                                  C
    Ambient
    Junction                                      TA      - 40 to 125

                                                  TJ      - 40 to 150

Peak Package Reflow Temperature During Reflow(3)  TPPRT   260          C

Storage Temperature                               TSTG    - 55 to 150  C

THERMAL RESISTANCE

Thermal Resistance, Junction to Case(4)           RJC     1.0          K/W

Notes
   3. Pin soldering temperature limit is for 40 seconds maximum duration. Not designed for immersion soldering. Exceeding these limits may
         cause malfunction or permanent damage to the device.
   4. Typical value guaranteed per design.

06XS3517                                                  Analog Integrated Circuit Device Data
                                                                          Freescale Semiconductor
6
                                                                                                       ELECTRICAL CHARACTERISTICS
                                                                                            STATIC ELECTRICAL CHARACTERISTICS

                                       STATIC ELECTRICAL CHARACTERISTICS

Table 3. Static Electrical Characteristics

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, -40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

                           Characteristic                           Symbol                  Min    Typ   Max   Unit

POWER INPUTS (VBAT, VCC)

Battery Supply Voltage Range                                        VBAT                                       V
    Full performance & short-circuit
    Extended voltage range(5)                                                               7.0         20.0

                                                                                            6.0         28.0

Battery Supply Under-voltage (UV flag is set ON)                    VBATUV                  5.0    5.5   6.0   V

Battery Supply Over-voltage (OV flag is set ON)                     VBATOV                  27.5   30    32.5  V
Battery Voltage Clamp(6)
                                                                    VBATCLAMP               40          48    V
Battery Supply Power on Reset
    If VBAT < 5.5 V, VBAT = VCC                                                                                V
    If VBAT < 5.5 V, VCC = 0
                                                                    VBATPOR1                2.0         3.0
VBAT Supply Current @ 25 C and VBAT = 12 V and VCC = 5.0 V
    Sleep state current, outputs opened                             VBATPOR2                2.0         4.0
    Sleep state current, outputs grounded
    Normal mode, IGN = 5.0 V, RSTB = 5.0 V, outputs open            IBATSLEEP1                    0.5   5.0   A

Digital Supply Voltage Range, Full Performance                      IBATSLEEP2                    0.5   5.0   A

Digital Supply Under-voltage (VCC Failure)                          IBAT                          10.0  20.0  mA

Sleep Current Consumption on VCC @ 25 C and VBAT = 12 V            VCC                     3.0         5.5   V
    Output OFF
                                                                    VCCUV                   2.2    2.5   2.8   V

                                                                    ICCSLEEP                                   A
                                                                                            
                                                                                                   0.2   5.0

Supply Current Consumption on VCC and VBAT = 12 V                   ICC                                        mA
    No SPI
    3.0 MHz SPI communication                                                                          2.6

                                                                                                       5.0

LOGIC INPUT/OUTPUT (IGN, CS, CSNS, SI, SCLK, CLOCK, SO, FLASHER, RST, LIMP, FOG)

Input High Logic Level(7)                                           VIH                     2.0              V
Input Low Logic Level(7)
                                                                    VIL                                0.8   V

Voltage Threshold for Wake-up (IGN, FLASHER, FOG, RST)              VIGNTH                  1.0         2.2   V

Input Clamp Voltage (IGN, FLASHER, LIMP, FOG, CS, SCLK, SI, RST)    VCL_POS                                    V

I = 1.0 mA                                                                                  7.5         13

Input Forward Voltage (IGN, FLASHER, LIMP, FOG, CS, SCLK, SI, RST)  VCL_NEG                                    V

I = -1.0 mA                                                                                 - 2.0       -0.3

Input Passive Pull-up Resistance on CS Input(8)                     RUP                     100    200   400   k

Input Passive Pull-down Resistance on SI, SCLK, FLASHER, IGN, FOG,  RDWN                    100    200   500   k
CLOCK, LIMP, RST pins(8)

Notes
   5. In extended mode, the functionality is guaranteed but not the electrical parameters.
   6. Outputs shorted to ground, IOUT = + 500 mA and IOUT = OCHI (guaranteed by design).
   7. Valid for RST, SI, SCLK, CS, CLOCK, IGN, FLASHER, FOG, and LIMP pins.
   8. Valid for the following input voltage range: -0.3 V to VCC +0.3 V.

Analog Integrated Circuit Device Data                                                                          06XS3517
Freescale Semiconductor
                                                                                                                         7
ELECTRICAL CHARACTERISTICS
STATIC ELECTRICAL CHARACTERISTICS

Table 3. Static Electrical Characteristics (continued)

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

                              Characteristic                                Symbol     Min             Typ   Max    Unit

LOGIC INPUT/OUTPUT (IGN, CS, CSNS, SI, SCLK, CLOCK, SO, FLASHER, RST, LIMP, FOG) (CONTINUED)

SO High-state Output Voltage                                                VSOH                                    VCC
    IOH = 1.0 mA
                                                                                       0.8             0.95  

SO Low-state Output Voltage                                                 VSOL                                    V
    IOL = -1.6 mA
                                                                                                      0.2   0.4

CLOCK Output Voltage Reporting Wake-up Event (ICLOCK=1.0mA)                 VCLOCKH    0.8             0.95        VCC
SO and CSNS Tri-state Leakage Current
Current Sense Output Clamp Voltage                                          ISOLEAK    - 1.0           0.0   1.0    A

    CSNS open and IOUT[1:5] = IFSR                                          VCSNS                                   V

                                                                                       5.0             6.0   7.0

OUTPUTS (OUT 1-5)

Output Negative Clamp Voltage                                               VOUT                                    V
    IOUT = - 500 mA, Outputs OFF
                                                                                       - 22.0               -16.0

Output Leakage Current in OFF State                                         ILEAK(OFF)                              A
    Sleep mode, outputs grounded, TA = 25 C                                                        
    Sleep mode, outputs grounded, TA = 125 C                                                         0.0   2.0
    Normal mode, outputs grounded                                                                  
                                                                                                       0.0   3.0

                                                                                                       20    25

Current Sense Error(9) over the Full Voltage and Temperature Range          ICS / ICS                               %

%Full Scale Range (FSR), LED Control bit = 0, Channels 1,5 (17 m)

point @ 0.75 FSR                                                                       -14             0.0   14

point @ 0.50 FSR                                                                       -15             0.0   15

point @ 0.25 FSR                                                                       -17             0.0   17

point @ 0.1 FS                                                                         -25             0.0   25
point @ 0.05FSR
                                                                                       -40             0.0   40

% Full-Scale Range (FSR), LED Control bit =0, Channels 2,3,4 (6.0 m)                   -14             0.0   14
     point @ 0.75 FSR
     point @ 0.50 FSR                                                                  -15             0.0   15
     point @ 0.25 FSR
     point @ 0.1 FSR                                                                   -17             0.0   17

                                                                                       -34             0.0   34

Current Sense error with one calibration point (50% FSR, VBAT = 13.5 at                -6.0                 6.0    %
25 C(10)

Current Sense error with one calibration point (50% FSRLED, VBAT = 13.5 at             -6.0                 6.0    %
25 C(10)

Temperature Drift of Current Sense Output(11)                                ICS /T                                 ppm/C

    VBAT = 13.5 V, IOUT1,5 = 2.8 A, IOUT2-4 = 5.5 A, reference taken at                               280   400
    TA=25 C

Over-temperature Shutdown                                                   TOTS       155             175   195    C

Notes
   9. 10 V < VBAT < 16 V. ICS/ICS = (measured ICS - targeted ICS)/ targeted ICS with targeted ICS = 5.0 mA. Test conditions of accuracy
         measurement of point I(HS[1]) @ 0.05*FSR: I(HS[5]) = 0, I(HS[2]) = I(HS[3]) = I(HS[4]) =8.0 A

  10. Based on statistical analysis covering 99.74% of parts, except 10% of FSR. Refer to Current Sense section for more details.
11. Based on statistical data. Not production tested. ICS/T=[(measured ICS at T1 - measured ICS at T2) / measured ICS at room] / (T1 -T2)

06XS3517                                                                               Analog Integrated Circuit Device Data
                                                                                                       Freescale Semiconductor
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                                                                                              ELECTRICAL CHARACTERISTICS
                                                                                   STATIC ELECTRICAL CHARACTERISTICS

Table 3. Static Electrical Characteristics (continued)

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

Characteristic                                                         Symbol      Min             Typ         Max    Unit

OUTPUTS (OUT 1-5) (CONTINUED)                                          TOTSWARN    110             125         140    C
Thermal Prewarning(12)
Output Voltage Threshold                                               VOUT_TH     0.475                  0.5  0.525  VBAT
CHANNEL 1 - PARKING LIGHT (17 m CHANNEL)

Output Drain-to-Source ON Resistance (IOUT = 2.8 A, TA = 25 C)        RDS(ON)25                                      m
    VBAT = 13.5 V                                                                              
    VBAT = 7.0 V                                                                                             17

                                                                                                              26.7

Output Drain-to-Source ON Resistance (IOUT = 2.8 A, VBAT = 13.5 V,     RDS(ON)150                                     m
TA = 150 C)(12)                                                                                
                                                                                                              28.9
Reverse Output ON Resistance (IOUT = -2.8 A, TA = 25 C)(13)             RSD(ON)
                                                                                                                     m
    VBAT = -12 V
                                                                                                              34

High Over-current Shutdown Threshold 1, VBAT = 16 V                    IOCHI1      48              56.2        72     A
High Over-current Shutdown Threshold 2
Low Over-current Shutdown Threshold                                    IOCHI2      21.0            25.8        30.5   A
Open Load-current Threshold in ON State(14)
Open Load-current Threshold in ON State with LED(15)                   IOCLO       9.0             11.5        14     A

    VOUT = VBAT - 0.8 V                                                IOL         0.08                   0.3  0.77   A
Current Sense Full-scale Range(16)
Severe Short-circuit Impedance Range(17)                               IOLLED                                         mA

CHANNEL 2 - LOW BEAM (6.0 m CHANNEL)                                               4.0             10.0        20.0

                                                                       ICS FSR                           9.5        A

                                                                       RSC1(OUT1)  225                              m

Output Drain-to-Source ON Resistance (IOUT = 5.5 A, TA = 25 C)        RDS(ON)25                                      m
    VBAT = 13.5 V                                                                              
    VBAT = 7.0 V                                                                                             6.0

                                                                                                              9.0

Output Drain-to-Source ON Resistance (IOUT = 5.5 A, VBAT = 13.5 V,     RDS(ON)150                                     m
    TA = 150 C)(17)                                                                           
                                                                                                              10.2
Reverse Source-to-Drain ON Resistance (IOUT = -5.5 A, TA = 25 C)(18)    RSD(ON)
                                                                                                                     m
    VBAT = -12 V
                                                                                                              12.0

High Over-current Shutdown Threshold 1, VBAT = 16 V                    IOCHI1      96              123         150    A

High Over-current Shutdown Threshold 2                                 IOCHI2      40              50.5        61     A

Notes
  12. Parameter guaranteed by design, however, it is not production tested.
  13. Source-to-Drain ON Resistance (Reverse Drain-to-Source ON Resistance) with negative polarity VBAT.
  14. OLLED1, bit D0 in SI data is set to [0].
  15. OLLED1, bit D0 in SI data is set to [1].
  16. For typical value of ICS FSR, ICSNS = 5.0 mA.
  17. Parameter guaranteed by design; however, it is not production tested.
  18. Source-to-Drain ON resistance (Reverse Drain-to-Source ON Resistance) with negative polarity VBAT.

Analog Integrated Circuit Device Data                                                                                 06XS3517
Freescale Semiconductor
                                                                                                                                9
ELECTRICAL CHARACTERISTICS
STATIC ELECTRICAL CHARACTERISTICS

Table 3. Static Electrical Characteristics (continued)

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

          Characteristic                                               Symbol      Min             Typ        Max   Unit

CHANNEL 2 - LOW BEAM (6.0 m CHANNEL) (CONTINUED)

Low Over-current Shutdown Threshold                                    IOCLO                                        A
    Optional Xenon lamp
    Optional H7 bulb                                                               28                     35  42

Open Load Current Threshold in ON State(19)                                        17              22.5       28
Open Load Current Threshold in ON State with LED(20)
                                                                       IOL         0.15            0.62       1.55  A
    VOL = VBAT - 0.8 V
Current Sense Full-scale Range(21)                                     IOLLED                                       mA

    Optional Xenon bulb                                                            4.0             10.0       20.0
    Optional H7 bulb
                                                                       ICS FSR                                      A

                                                                                                         30  

                                                                                                         19  

Severe Short-circuit Impedance Range(22)                               RSC1(OUT2)  65                             m
CHANNEL 3- HIGH BEAM (6.0 m CHANNEL)

Output Drain-to-Source ON Resistance (IOUT = 5.5 A, TA = 25 C)        RDS(ON)25                                    m
    VBAT = 13.5 V                                                                              
    VBAT = 7.0 V                                                                                            6.0

Output Drain-to-Source ON Resistance (IOUT = 5.5 A, VBAT = 13.5 V,     RDS(ON)150                            9.0
TA = 150 C)(22)                                                                                
                                                                                                                    m
Reverse Source-to-Drain ON Resistance (IOUT = -5.5 A, TA = 25 C)(23)  RSD(ON)25
                                                                                                            10.2
    VBAT = -12 V
                                                                                                                    m
High Over-current Shutdown Threshold 1, VBAT = 16 V
High Over-current Shutdown Threshold 2                                                                       12

Low Over-current Shutdown Threshold                                    IOCHI1      96              123        150   A
    H7 Bulb
                                                                       IOCHI2      40              50.5       61    A

                                                                       IOCLO                                        A
                                                                                            17
                                                                                                   22.5       28

Open Load Current Threshold in ON State(24)                            IOL         0.15            0.62       1.55  A

Open Load Current Threshold in ON State with LED(25)                   IOLLED                                       mA
    VOL = VBAT - 0.8 V
                                                                                   4.0             10.0       20.0

Current Sense Full-scale Range (21)                                    ICS FSR                           19       A

Severe Short-circuit Impedance Range(22)                               RSC1(OUT3)  65                             m

Notes
  19. OLLED2, bit D1 in SI data is set to [0].
  20. OLLED2, bit D1 in SI data is set to [1].
21. For typical value of ICS FSR, ICSNS = 5.0mA.
  22. Parameter guaranteed by design; however, it is not production tested.
  23. Source-to-Drain ON Resistance (Reverse Drain-to-Source ON Resistance) with negative polarity VBAT.
  24. OLLED3, bit D2 in SI data is set to [0].
  25. OLLED3, bit D2 in SI data is set to [1].

06XS3517                                                                           Analog Integrated Circuit Device Data
                                                                                                   Freescale Semiconductor
10
                                                                                              ELECTRICAL CHARACTERISTICS
                                                                                   STATIC ELECTRICAL CHARACTERISTICS

Table 3. Static Electrical Characteristics (continued)

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

Characteristic                                                         Symbol      Min             Typ        Max   Unit

CHANNEL 4 - FOG LIGHT(6.0 m CHANNEL)

Output Drain-to-Source ON Resistance (IOUT = 5.5 A, TA = 25 C)        RDS(ON)25                                    m
    VBAT = 13.5 V                                                                              
    VBAT = 7.0 V                                                                                            6.0

Output Drain-to-Source ON Resistance (IOUT = 5.5 A, VBAT = 13.5 V,     RDS(ON)150                            9.0
TA = 150 C)(26)                                                                                
                                                                                                                    m
Reverse Source-to-Drain ON Resistance (IOUT = -5.5 A, TA = 25 C)(27)  RSD(ON)25
                                                                                                            10.2
    VBAT = -12 V
                                                                                                                    m
High Over-current Shutdown Threshold 1, VBAT = 16 V
High Over-current Shutdown Threshold 2                                                                       12

Low Over-current Shutdown Threshold                                    IOCHI1      96              123        150   A
    H7 Bulb
                                                                       IOCHI2      40              50.5       61    A

                                                                       IOCLO                                        A
                                                                                            17
                                                                                                   22.5       28

Open Load Current Threshold in ON State(28)                            IOL         0.15            0.62       1.5   A
Open Load Current Threshold in ON State with LED(29)
                                                                       IOLLED                                       mA
    VOL = VBAT - 0.8 V
Current Sense Full Scale Range(30)                                                 4.0             10.0       20.0
Severe Short-circuit Impedance Range(26)
CHANNEL 5 - FLASHER (17 m CHANNEL)                                     ICS FSR                           19       A

                                                                       RSC1(OUT4)  65                             m

Output Drain-to-Source ON Resistance (IOUT = 2.8 A, TA = 25 C)        RDS(ON)25                                    m
    VBAT = 13.5 V                                                                              
    VBAT = 7.0 V                                                                                            17

Output Drain-to-Source ON Resistance (IOUT = 2.8 A, VBAT = 13.5 V,     RDS(ON)150                            26.7
TA = 150 C)(31)                                                                                
                                                                                                                    m
Reverse Source-to-Drain ON Resistance (IOUT = -2.8A, TJ = 25C)(32)    RSD(ON)25
                                                                                                            18.9
    VBAT = -12V
                                                                                                                    m

                                                                                                             34

High Over-current Shutdown Threshold 1,                                IOCHI1      48              56.2       72    A

High Over-current Shutdown Threshold 2                                 IOCHI2      21.0            25.8       30.5  A

Low Over-current Shutdown Threshold                                    IOCLO       9.0             11.5       14    A

Notes
  26. Parameter guaranteed by design; however, it is not production tested.
  27. Source-to-Drain ON Resistance (Reverse Drain-to-Source ON Resistance) with negative polarity VBAT.
  28. OLLED4, bit D3 in SI data is set to [0].
  29. OLLED4, bit D3 in SI data is set to [1].
30. For typical value of ICS FSR, ICSNS = 5.0 mA.
  31. Parameter guaranteed by design; however, it is not production tested.
  32. Source-to-Drain ON Resistance (Reverse Drain-to-Source ON Resistance) with negative polarity VBAT.

Analog Integrated Circuit Device Data                                                                               06XS3517
Freescale Semiconductor
                                                                                                                            11
ELECTRICAL CHARACTERISTICS
STATIC ELECTRICAL CHARACTERISTICS

Table 3. Static Electrical Characteristics (continued)

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

          Characteristic                                                     Symbol       Min    Typ   Max   Unit

CHANNEL 5 - FLASHER (17 m CHANNEL) (CONTINUED)

Open Load Current Threshold in ON State(33)                                 IOL          0.08   0.3   0.77  A
Open Load Current Threshold in ON State with LED(34)
                                                                             IOLLED                          mA
     VOL = VBAT - 0.8 V
Current Sense Full Scale Range(35)                                                       4.0    10.0  20.0
Severe Short-circuit Impedance Range(36)
SPARE FETOUT(OUT6) / FETIN (OUT1)                                            ICS FSR            8.8        A

                                                                             RSC1(OUT5)   225              m

FETOUT Output High Level @ I = 1.0 mA                                        VH MAX       0.8              VCC

FETOUT Output Low Level @ I = -1.0 mA                                        VH MIN             0.2   0.4   V

FETIN Input Full Scale Range Current                                         IFET IN            5.0        mA

FETIN Input Clamp Voltage                                                    VCLIN                                     V
    IFET IN = 5.0 mA, CSNS open                                                                        13
                                                                                          5.3   

Drop Voltage on FETIN (FETIN - CSNS)                                         VDRIN                                      V
    IFET IN = 5.0 mA, 5.5 V > CSNS > 3.0 V                                                             0.4
                                                                                          0.0   

FETIN Leakage Current When External Current Switch Sense Is Enabled          IFETINLEAK                                A
                                                                                                       6.0
5.5 V > VFET IN > 0.0 V, CSNS open                                                        - 1.0  

TEMPERATURE OF GND FLAG

Analog Temperature Feedback Range                                            TFEED_RANGE  -40         150     C
                                                                                                 1000  1075    mV
Analog Temperature Feedback at TA = 25 C with 5.0 k > RCSNS > 500           VT_FEED      925    11.3  11.7  mV/C
                                                                                                               C
Analog Temperature Feedback Derating with 5.0 k > RCSNS > 500  (36)          VDT_FEED     10.9         15     C
                                                                                                       5.0
Analog Temperature Feedback Precision (36)                                   VDT_ACC      -15

Analog Temperature Feedback Precision with calibration point at 25 C (36) VDT_ACC_CAL -5.0

Notes
  33. OLLED5, bit D4 in SI data is set to [0].
  34. OLLED5, bit D4 in SI data is set to [1].
35. For typical value of ICS FSR, ICSNS = 5.0 mA.
  36. Parameter guaranteed by design; however, it is not production tested.

06XS3517                                                                                  Analog Integrated Circuit Device Data
                                                                                                          Freescale Semiconductor
12
                                                                                                  ELECTRICAL CHARACTERISTICS
                                                                                   DYNAMIC ELECTRICAL CHARACTERISTICS

            DYNAMIC ELECTRICAL CHARACTERISTICS

Table 4. Dynamic Electrical Characteristics

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

            Characteristic                                                Symbol       Min   Typ  Max  Unit

POWER OUTPUTS TIMING (OUT1 TO OUT5)

Current Sense Valid Time (valid for resistive loads only),(37)            t CSNS(VAL)                  s
     SR bit = 0
     SR bit = 1                                                                        0     100  200

                                                                                       0     50   100

Current Sense Settling Time on Resistive Load Only(37)                    t CSNS(SET)       10   30   s

Current Sense Synchronization signal - typical validation time            t SYNC(val)
     SR bit = 0
     SR bit = 1                                                                        0     90   180
                                                                                                  90
                                                                                       0     45
                                                                                                                 V/s
Driver Output Positive Slew Rate (30% to 70% @ VBAT = 14 V)               SRR
     SR bit = 0                                                                                   0.8
                                                                                                  0.8
      IOUT = 2.8 A for OUT1 and OUT5                                                   0.14  0.4
      IOUT = 5.5 A for OUT2, OUT3, and OUT4                                                       1.6
SR bit = 1                                                                             0.2   0.4  1.6

      IOUT =0.7 A for OUT1 and OUT5                                                    0.28  0.8                 V/s
      IOUT = 1.4 A for OUT2, OUT3, and OUT4
                                                                                       0.4   0.8  0.8
                                                                                                  0.8
Driver Output Negative Slew Rate (70% to 30% @ VBAT = 14 V)               SRF
                                                                                                  1.6
SR bit = 0                                                                                        1.6

      IOUT = 2.8 A for OUT1 and OUT5                                                   0.14  0.4
      IOUT = 5.5 A for OUT2, OUT3, and OUT4
SR bit = 1                                                                             0.2   0.4
      IOUT = 0.7 A for OUT1 and OUT5
      IOUT = 1.4 A for OUT2, OUT3, and OUT4                                            0.28  0.8

                                                                                       0.4   0.8

Driver Output Matching Slew Rate (SRR /SRF) (70% to 30% @ VBAT = 14 V      SR
@25 C)

SR bit = 0: IOUT = 2.8 A for OUT1 and OUT5 and IOUT = 5.5 A for OUT2/3/4               0.8   1.0  1.2
SR bit = 1: IOUT = 0.7 A for OUT1 and OUT5 and IOUT = 1.4 A for OUT2/3/4                          1.2
                                                                                       0.8   1.0
                                                                                                                  s
Driver Output Turn-ON Delay (SPI ON Command [No PWM, CS Positive          t DLYON
Edge] to Output = 50% VBAT @ VBAT = 14 V) (see Figure 6)                                          300
                                                                                                  120
SR bit = 0: IOUT = 2.8 A for OUT1 and OUT5 and IOUT = 5.5 A for OUT2/3/4               65   
SR bit = 1: IOUT = 0.7 A for OUT1 and OUT5 and IOUT = 1.4 A for OUT2/3/4                                          s
                                                                                       35   
                                                                                                  110
Driver Output Turn-OFF Delay (SPI OFF command [CS Positive Edge] to       t DLYOFF                80
Output = 50% VBAT @ VBAT = 14 V) (see Figure 6)

SR bit = 0: IOUT = 2.8 A for OUT1 and OUT5 and IOUT = 5.5 A for OUT2/3/4               40   
SR bit = 1: IOUT = 0.7 A for OUT1 and OUT5 and IOUT = 1.4 A for OUT2/3/4
                                                                                       15   

Notes
  37. Not production tested. See Figure 7, Current Sensing Time Delays.

Analog Integrated Circuit Device Data                                                                  06XS3517
Freescale Semiconductor
                                                                                                               13
ELECTRICAL CHARACTERISTICS
DYNAMIC ELECTRICAL CHARACTERISTICS

Table 4. Dynamic Electrical Characteristics

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

                        Characteristic                                    Symbol       Min   Typ   Max   Unit

POWER OUTPUTS TIMING (OUT1 TO OUT5) (CONTINUED)

Driver Output Matching Time (t DLY(ON) - t DLY(OFF)) @ Output = 50% VBAT   t RF                          s

with VBAT = 14 V, f PWM = 240 Hz, PWM = 50%, @25 C

SR bit = 0: IOUT = 2.8 A for OUT1 and OUT5 and IOUT = 5.5 A for OUT2/3/4               10         200
SR bit = 1: IOUT = 0.7 A for OUT1 and OUT5 and IOUT = 1.4 A for OUT2/3/4
                                                                                       5.0        70

PWM MODULE

PWM Frequency Range                                                      f PWM        60.0       400   Hz
Clock Input Frequency Range
Output PWM Duty Cycle maximum range for 11 V Output PWM Duty Cycle linear range for 11 V WATCHDOG TIMING                                                           PWM_MAX      4.0        96    %

                                                                          PWM_LIN      5.5        96    %

Watchdog Timeout (SPI Failure)                                           t WDTO       50    75    100   ms
I/O PLAUSIBILITY CHECK TIMING

Fault Shutdown Delay Time (from Over-temperature or OCHI1 or OCHI2 or     t SD                           s

OCLO or UV Fault Detection to Output = 50% VBAT without round shaping                       7.0   30

feature for turn off)

High Over-current Threshold Time 1                                        t1                             ms
    for OUT1 and OUT5
    for OUT2, OUT3, and OUT4                                                           7.0   10    13.5

                                                                                       14    20    26

High Over-current Threshold Time 2                                        t2                             ms
    for OUT1 and OUT5
    for OUT2, OUT3, and OUT4                                                           52.5  75    97.5

                                                                                       105   150   195

Autorestart Period                                                        tAUTORST                       ms
    for OUT1 and OUT5
    for OUT2, OUT3, and OUT4                                                           52.5  75    97.5

                                                                                       105   150   195

Autorestart Over-current Shutdown Delay Time                              t OCHI_AUTO                    ms
    for OUT1 and OUT5
    for OUT2, OUT3, and OUT4                                                           3.5   5.0   6.5

                                                                                       7.0   10.0  13.0

Limp Home Input pin Deglicher Time                                        t LIMP       7.0   10.0  13.0  ms

Cyclic Open Load Detection Timing with LED(41)                            t OLLED      105   150   195   ms

Flasher Toggle Timeout                                                    t FLASHER    1.4   2.3   3.0   s

Fog Toggle Timeout                                                        t FOG        1.4   2.3   3.0   s

Notes
  38. Not production tested. See Figure 7, Current Sensing Time Delays.
  39. The PWM ratio is measured at VOUT = 50% of VBAT in nominal range of PWM frequency (from 60 Hz to 400 Hz). It is possible to put the
         device fully on (PWM duty cycle = 100%) and fully off (PWM duty cycle = 0%). Between 4%-96%, OCHI1,2, OCLO and open load are
         available in ON state. See Figure 6, Output Slew Rate and Time Delays.
  40. Linear range is defined by output duty cycle to SPI duty cycle configuration +/-1 LSB. For values outside linear duty cycle range, a
         calibration curve is available.
  41. IOLLEDn bit (where "n" corresponds to respective outputs 1 through 5) in SI data is set to logic [1]. Refer to Table 8, Serial Input Address
         and Configuration Bit Map, page 25.

06XS3517                                                                               Analog Integrated Circuit Device Data
                                                                                                       Freescale Semiconductor
14
                                                                                                ELECTRICAL CHARACTERISTICS
                                                                                  DYNAMIC ELECTRICAL CHARACTERISTICS

Table 4. Dynamic Electrical Characteristics

   Characteristics noted under conditions 3.0 V  VCC  5.5 V, 7.0 V  VBAT  20 V, - 40 C  TA  125 C, GND = 0 V, unless
otherwise noted. Typical values noted reflect the approximate parameter means at TA = 25 C under nominal conditions, unless
otherwise noted.

                Characteristic                                        Symbol      Min        Typ  Max  Unit

I/O PLAUSIBILITY CHECK TIMING (CONTINUED)

Ignition Toggle Timeout                                               t IGNITION  1.4        2.3  3.0  s
Clock Input Low Frequency Detection Range
Clock Input High Frequency Detection Range                            f LCLK DET  1.0        2.0  4.0  kHz

                                                                      f HCLK DET  100        200  400  kHz

SPI INTERFACE CHARACTERISTICS

Maximum Frequency of SPI Operation                                    f SPI                     3.0  MHz
Rising Edge of CSB to Falling Edge of CSB (Required Setup Time)(42)
Falling Edge of CSB to Rising Edge of SCLK (Required Setup Time)(42)  t CSB                     1.0  us
Required High State Duration of SCLK (Required Setup Time)(42)
Required Low State Duration of SCLK (Required Setup Time)(42)         t LEAD                    500  ns
Falling Edge of SCLK to Rising Edge of CSB (Required Setup Time)(42)
SI to Falling Edge of SCLK (Required Setup Time)(43)                  t WSCLKH                  167  ns
Falling Edge of SCLK to SI (Required Setup Time)(43)
                                                                      t WSCLKL                  167  ns
SO Rise Time
    CL = 80 pF                                                        t LAG                 50   167  ns

                                                                      t SI(SU               25   83   ns

                                                                      t SI HOLD             25   83   ns

                                                                      t RSO                            ns

                                                                                            25   50

SO Fall Time                                                          t FSO                            ns
    CL = 80 pF
                                                                                            25   50

SI, CSB, SCLK Incoming Signal Rise Time(43)                           t RSI                     50   ns
SI, CSB, SCLK Incoming Signal Fall Time(43)
Time from Falling Edge of SCLK to SO Low-impedance(44)                t FSI                     50   ns
Time from Rising Edge of SCLK to SO High-impedance(45)
                                                                      t SO(EN)                  145  ns

                                                                      t SO(DIS)             65   145  ns

Notes
  42. Maximum setup time required for the 06XS3517 is the minimum guaranteed time needed from the microcontroller.
  43. Rise and Fall time of incoming SI, CS, and SCLK signals suggested for design consideration to prevent the occurrence of double pulsing.
  44. Time required for output status data to be available for use at SO. 1.0 k on pull-up on CSB.
  45. Time required for output status data to be terminated at SO. 1.0 k on pull-up on CSB.

Analog Integrated Circuit Device Data                                                                  06XS3517
Freescale Semiconductor
                                                                                                               15
ELECTRICAL CHARACTERISTICS
TIMING DIAGRAMS

                                                         TIMING DIAGRAMS

           TtwERNSBTLB                                                                                                                                        VIL
                                                                                                                                                               VIL

                                                                                                                                   tTCCSSBB

                            TENBL

                                                                                                       900%.7VVDCDC                            VIH
                                                                                                                                               VIH

CCSSBB     10.07%VDVDCC

                                                                                                                                               VIL
                                                                                                                                               VIL
                                                                                             tTRrSSII
                            tTLlEeAadD               TtwWSSCCLLKKhH

                                                                                                                        tLAG Tlag

SSCCLLKKB                   900%.7VVDCDC                                                                                                       VVIIHH

                            100.2%VDVDCC                                                                                                       VVIILL

                                          t TSSI(SIsUu)                     TtwWSSCCLLKKl L

                                                                            Tt SI(HhoOldL)D)           tTFfSSII

                                                                                                                                               VIH
                            900.7%VDVDCC                                                                                                        VIH
SSIIB      Don't Care       01.02V%DDVCC                             Valid  Don't Care                 Valid                       Don't Care  VVILIL

                            Figure 4. Input Timing Switching Characteristics

                                                   t RSI                                            t FSI
                                          TrSI                                               TfSI

                                          3.52.V0 V                                                           01..80VV  VVOOHH
                                                                                                                        VVOOL L
           SSCCLLKKB                                                 50%

                                                         t SO(EN)

                                          TdlyLH                                                                        VVOOHH
                                                                                                                        VVOOL L
           SSOOB            0.210V%DDVCC                                             900.7%VVDCDC
                                                                            TtrRSSOO                                    VVOOHH
           LoLwowto-toH-Higihgh                                             TtfFSSOO                                    VVOOL L

                                          tTVVAALLIIDD                            01.02%VDVDCC

           SSOOB

           High-to-Low 0.790V%DDVCC

                                          TdlyHL
                                                      tSO(DIS)

                            Figure 5. SCLK Waveform and Valid SO Data Delay Time

06XS3517                                                                                                                Analog Integrated Circuit Device Data
                                                                                                                                        Freescale Semiconductor
16
                                                                                    ELECTRICAL CHARACTERISTICS
                                                                                                        TIMING DIAGRAMS

                    CSB
       High logic level

       Low logic level                                                                                      Time

              VOUT[1:5]                                                            RPWM
               VPWR                                                                        50%VPWR
                                                                                                            Time

                      VOUT[1:5]                  t DLY(ON)  t DLY(OFF)
                                             SR R                             SR F
                  70% VPWR
                  30% VPWR

                                                                                    Time

                                       Figure 6. Output Slew Rate and Time Delays

             CSB                                                                    Time
High logic level

Low logic level
       IOUT[1:5]
         IMAX

                  t DLY(ON)                                                                       Time
                       t CSNS(VAL)                                                  t DLY(OFF)

                                                            t CSNS(SET)

ICSNS

                                                                                    Time

        VFETOUT                  tSYNC(VAL)
High logic level
                                                                              only available with CSNS sync bit = 1
Low logic level
                                                                                    Time

                                       Figure 7. Current Sensing Time Delays

Analog Integrated Circuit Device Data                                                                                06XS3517
Freescale Semiconductor
                                                                                                                             17
FUNCTIONAL DESCRIPTION
INTRODUCTION

                                          FUNCTIONAL DESCRIPTION

                                                        INTRODUCTION

   The 06XS3517 is designed for low-voltage automotive and          five separate resistive loads (bulbs). Programming, control,
                                                                    and diagnostics are accomplished using a 16-bit SPI
industrial lighting applications. Its five low RDS(ON) MOSFETs      interface.
(three 6.0 m and two 16 m) can control the high sides of

                                          FUNCTIONAL PIN DESCRIPTION

SUPPLY VOLTAGE (VBAT)

   The VBAT pin of the 06XS3517 is the power supply of the
device. In addition to its supply function, this tab contributes
to the thermal behavior of the device by conducting the heat
from the switching MOSFETs to the printed circuit board.

SUPPLY VOLTAGE (VCC)

   This is an external voltage input pin used to supply the
digital portion of the circuit and the gate driver of the external
SMART MOSFET.

GROUND (GND)
   This pin is the ground of the device.

CLOCK INPUT / WAKE-UP OUTPUT (CLOCK)                                   The synchronization of the switching phases between
                                                                    different IC is provided by an SPI command in combination
   When the part is in Normal mode (RST=1), the PWM                 with the CSB input. The bit in the SPI is called PWM sync
frequency and timing are generated from the rising edge of          (initialization register).
clock input by the PWM module. The clock input frequency is
the selectable factor 27 = 128 or 28 = 256 of the PWM                  In Normal mode, no PWM feature (100% duty cycle) is
frequency per output, depending PR bit value.                       provided in the following instances:

   The OUT1:6 can be controlled in the range of 4% to 96%            With the following SPI configuration: D7:D0=FF.
with a resolution of 7 bits of the duty cycle (bits D[6:0]).         In case of clock input signal failure (out of fPWM), the

   Figure 5 describes the PWM resolution.                              outputs state depends of D7 bit value (D7=1=ON) in
                                                                       Normal mode.
Table 5. PWM Resolution
                                                                       In Fail mode, the ouputs state depend on IGN, FLASHER,
On/Off Duty cycle (7 bits                 Output state              and FOG pins.
                                               OFF
(Bit D7)  resolution)                                                  If RSTB=0, this pin reports the wake-up event for wake=1
                                                                    when VBAT and VCC are in operational voltage range.
0         X
                                                                    LIMP HOME INPUT (LIMP)
1         0000000          PWM (1/128 duty cycle)
                                                                       The Fail mode of the component can be activated by this
1         0000001          PWM (2/128 duty cycle)                   digital input port. The signal is "high active", meaning the Fail
                                                                    mode can be activated by a logic high signal at the input.
1         0000010          PWM (3/128 duty cycle)

1         1111111                         fully ON

   The timing includes four programmable PWM switching
phases (0, 90, 180, and 270) to improve overall EMC
behavior of the light module.

   As an example: When the load currents have equal
amplitude, the amplitude of the input current is divided by
four, while the ripple frequency is 4 times the original. The two
following pictures illustrate this behavior.

IGNITION INPUT (IGN)                                                mode activation. The signal is "high active", meaning the
   The ignition input wakes the device. It also controls the Fail   component is active in case of a logic high at the input.

06XS3517                                                              Analog Integrated Circuit Device Data
                                                                                      Freescale Semiconductor
18
                                                                        FUNCTIONAL DESCRIPTION
                                                                   FUNCTIONAL PIN DESCRIPTION

FLASHER INPUT (FLASHER)                                            FETOUT OUTPUT (FETOUT)
   The flasher input wakes the device. It also controls the Fail
                                                                      This output pin can be used to control an external SMART
Mode activation. The signal is "high active", meaning the          MOSFET (OUT6) at a logic level (1=ON, 0=OFF).
component is active in case of a logic high at the input.
                                                                      The high level of the FETOUT Output is VCC, if VBAT and
FOG INPUT (FOG)                                                    VCC are available, in case FETOUT is a controlled ON.
   The fog input wakes the device. It also controls the Fail
                                                                      FETOUT is not protected if there is a short-circuit or under-
Mode activation. The signal is "high active", meaning the          voltage on VBAT.
component is active in case of a logic high at the input.
                                                                      In case of a reverse battery, OUT6 is OFF.
RESET INPUT (RSTB)
   This input wakes the device when the RSTB pin is at             FETIN INPUT (FETIN)

logic [1]. It is also used to initialize the device configuration     This input pin receives the current recopy from an external
and the SPI faults registers when the signal is low. All SI/SO     SMART MOSFET. It can be routed on CSNS output by a SPI
registers described Table 8 and Table are reset. The fault         command.
management is not affected by RSTB (see Figure 2).
                                                                   SPI PROTOCOL DESCRIPTION
CURRENT SENSE OUTPUT (CSNS)
   The current sense output pin is an analog current output or        The SPI interface has a full-duplex, three-wire,
                                                                   synchronous data transfer with four I/O lines associated with
a voltage proportional to the temperature on the GND flag.         it: Serial Clock (SCLK), Serial Input (SI), Serial Output (SO),
The routing to the external resistor is SPI programmable.          and Chip Select (CSB).

   This current sense monitoring may be synchronized in               The SI/SO pins of the 06XS3517 device follow a first-in,
case of the OUT6 is not used. The CSNS output is valid after       first-out (D15 to D0) protocol, with both input and output
a rising edge on the FETOUT pin (after tsync(val) s.) if the       words transferring the most significant bit (MSB) first. All
CSNS sync SPI bit was set to logic [0] and remains valid till a    inputs are compatible with 3.3 V and 5.0 V CMOS logic
falling edge is generated. Connection of the FETOUT pin to         levels, supplied by VCC.
a MCU input pin allows the MCU to sample the CSNS pin
during a valid time slot. Since this falling edge is generated at     The SPI lines perform the following functions:
the end of this time slot, upon a switch-off command, this
feature may be used to implement maximum current control.          SERIAL CLOCK (SCLK)

CHARGE PUMP (CP)                                                      The SCLK pin clocks the internal shift registers of the
   An external capacitor must be connected between the CP          06XS3517 device. The SI pin accepts data into the input shift
                                                                   register on the falling edge of the SCLK signal, while the SO
and the VBAT pin. It is used as a tank for the internal charge     pin shifts data information out of the SO line driver on the
pump. Its value is 100 nF 20%, 25 V maximum.                     rising edge of the SCLK signal. It is important that the SCLK
                                                                   pin be in a logic low state whenever CSB makes any
                                                                   transition. For this reason, it is recommended the SCLK pin
                                                                   be in a logic [0] whenever the device is not accessed (CSB
                                                                   logic [1] state). SCLK has a passive pull-down, RDWN. When
                                                                   CSB is logic [1], signals at the SCLK and SI pins are ignored,
                                                                   and SO is tri-stated (high-impedance) (see Figure 8).

Analog Integrated Circuit Device Data                              06XS3517
Freescale Semiconductor
                                                                           19
FUNCTIONAL DESCRIPTION
FUNCTIONAL PIN DESCRIPTION

CCSSB                       CS

SCLK

SI        D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

SO        OD15 OD14 OD13 OD12 OD11 OD10 OD9 OD8 OD7 OD6 OD5 OD4 OD3 OD2 OD1 OD0

NOTES: 1. RNSToBteissin a logic H state during the above operation.
           2. DO, D1, D21,...D. ,1a5nd: DD105rreellaatetetotothethmeomst oresctenret ocrednerteodrednetrryeodf perongtrraymodfadtaaitnatointhteoLdtUheXeviIcdCee.vice.
           3. OD0, OD1,2O. DO2D, ..1.,5a:nOd ODD015rerelalattee ttootthheefirfsitrs1t61b6itsboiftsordoefreodrdfaeurlteadndfasutalttuasnddatastoauttuosf thdeaLdtaUeXvoicuICet .of the device.

                                      Figure 8. Single 16-Bit Word SPI Communication

SERIAL INPUT (SI)                                               CHIP SELECT (CS)

   The SI pin is a serial interface command data input pin.        The CSB pin enables communication with the master
Each SI bit is read on the falling edge of SCLK. A 16-bit       device. When this pin is in a logic [0] state, the device is
stream of serial data is required on the SI pin, starting with  capable of transferring information to, and receiving
D15 to D0. SI has a passive pull-down, RDOWN.                   information from, the master device. The 06XS3517 device
                                                                latches in data from the Input Shift registers to the addressed
SERIAL OUTPUT (SO)                                              registers on the rising edge of CSB. The device transfers
                                                                status information from the power output to the Shift register
   The SO data pin is a tri-stateable output from the shift     on the falling edge of CSB. The SO output driver is enabled
register. The SO pin remains in a high-impedance state until    when CSB is logic [0]. CSB should transition from a logic [1]
the CSB pin is put into a logic [0] state. The SO data is       to a logic [0] state only when SCLK is a logic [0]. CSB has a
capable of reporting the status of the output, the device       passive pull-up, RUP.
configuration, and the state of the key inputs. The SO pin
changes state on the rising edge of SCLK and reads out on
the falling edge of SCLK.

06XS3517                                                        Analog Integrated Circuit Device Data
                                                                                Freescale Semiconductor
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                                                                                   FUNCTIONAL DEVICE OPERATION
                                                                                                       OPERATION MODES

                                       FUNCTIONAL DEVICE OPERATION

                                       OPERATION MODES

SLEEP MODE                                                         D7 bit
                                                                   D0-D6 bits
   The Sleep mode is the default mode of the 06XS3517.             Output
This is the state of the device after first applying battery       Over-current
voltage (VBAT) and prior to any I/O transitions. This is also the
state of the device when IGN, FOG, FLASHER, and RSTB               FAIL MODE
are logic [0] (wake=0). In the Sleep mode, the outputs and all
internal circuitry are OFF to minimize current draw. In               The 06XS3517 is in Fail mode when:
addition, all SPI-configurable features of the device are reset.
The 06XS3517 will transit to two modes (Normal and Fail)               Wake = 1
depending on wake and fail signals (see Fig13).                        Fail = 1.

   The transition to the other modes is according following           In Fail mode:
signals:
                                                                      The outputs are under control of external pins (see
    Wake = IGN or IGN_ON or FLASHER or                                   Table 6)
       FLASHER_ON or RSTB or FOG or FOG_ON
                                                                      The outputs are fully protected in case of an overload,
    Fail = VCC fail or SPI fail or External limp                         over-temperature and under-voltage (on VBAT or on
                                                                          VCC).
NORMAL MODE
                                                                      The SPI reports continuously the content of address 11
   The 06XS3517 is in Normal mode when:                                   (Initialization register), regardless previously requested
                                                                          output data word.
    Wake = 1
    Fail = 0                                                          Analog current sense is not available.
   In Normal operating mode the power outputs are under full          Output 2 is configured in Xenon mode.
control of the SPI as follows:                                        In case of an overload (OCHI2 or OCLO) conditions or

    The outputs 1 to 6, including multiphase timing and                  under-voltage on VBAT, the outputs are under control
       selectable slew-rate, are controlled by the                        of autorestart feature.
       programmable PWM module.                                        In case of serious overload condition (OCHI1 or OT) the
                                                                          corresponding output is latched OFF until a new wake-
    The outputs 1 to 5 are switched OFF in case of an                    up event (wake=0 then 1).
       under-voltage on VBAT.
                                                                   IGN_ON                       1.4 sec min
    The outputs 1 to 5 are protected by the selectable over-      IGN (external)
       current double window and over-temperature shutdown
       circuit.                                                    OUT[1,2]

    The digital diagnosis feature transfers status of the         Over-current
       smart outputs via SPI.

    The analog current sense output (current recopy
       feature) can be routed by SPI.

    The outputs 1 and 5 can be configured to control LED
       loads.

    The SPI reports NM=1 in this mode.

   The figure below describes the PWM, outputs and over-
current behavior in Normal mode.

                                                                   Table 6. Output States During Limp Home

   Output 1     Output 2                Output 3                   Output 4           Output 5  External Switch
Parking Light  Low Beam                High Beam                   Fog Light           Flasher         Spare

    IGN Pin      IGN Pin                   OFF                      FOG Pin        FLASHER Pin          OFF

Analog Integrated Circuit Device Data                                                                        06XS3517
Freescale Semiconductor
                                                                                                                     21
FUNCTIONAL DEVICE OPERATION
OPERATION MODES

AUTORESTART STRATEGY                                                 The Autorestart is not limited in time.
   The autorestart circuitry is used to supervise the outputs
                                                                  TRANSITION FAIL TO NORMAL MODE
and reactivate high side switches in cases of overload or            To leave Fail mode, the fail condition must be removed
under-voltage failure conditions, to provide a high availability
of the outputs.                                                   (fail=0). The microcontroller has to toggle the SPI D10 bit (0
                                                                  to 1) to reset the watchdog bit (WD); the other bits are not
   Autorestart feature is available in Fail mode (after loss of   considered. The previous latched faults are reset by the
SPI communication). Autorestart is activated in case of           transition into Normal mode.
overload condition (OCHI2 or OCLO) or under-voltage
condition on VBAT (see Figure 12).                                TRANSITION NORMAL TO FAIL MODE
                                                                     To leave the Normal mode, a fail condition must occur
   The autorestart periodically switches ON the outputs.
During ON state of the switch OCHI1 window is enabled for         (fail=1). The previous latched faults are reset by the transition
tochi_Auto, then after the output is protected by OCLO.           into Fail mode.

    Output current                                                   If the SI is shorted to VDD, the device transmits to Fail
                                                                  Safe mode until the WD bit toggles through the SPI (from [0]
    OCHI1                                                         to [1]).

                            OCLO or UV fault                         All settings are according to predefined values (all bits set
                                                                  to logic [0]).
OCLO
                                                                  START-UP SEQUENCE
      tochi_auto               time                                  The 06XS3517 enters in Normal mode after start-up if

                  Auto period                                     following sequence is provided:
                                                                   VBAT and VCC power supplies must be above their
  Figure 9. Over-current window in case of Autorestart
                                                                     under-voltage thresholds (Sleep mode).
   In case of OCHI1 or OT, the channel is latched OFF until       generate wake up event (wake=1) from 0 to 1 on RSTB.
wake-up (wake=0 then 1).
                                                                     The device switches to Normal mode.
   In case of OCLO or under-voltage, the output is switched       apply PWM clock after maximum 200 s (min 50 s).
OFF and turned On again automatically after the autorestart       send SPI command to the Device status register to clear
period (150 ms for 6.0 mOhm channels or 75 ms for
17 mOhm channels).                                                   the clock fail flag to enable the PWM module to start.
                                                                     Figure 10 describes the wake-up block diagram.
   In case of an under-voltage in Fail mode, the outputs 1 to
5 will be latched off. The corresponding output is switched on    POWER OFF MODE
only after the autorestart period (tAUTORST-T1 or tAUTORST-T2).      The 06XS3517 is in Power OFF mode when the battery

                                                                  voltage is below VBATPOR[1,2] thresholds. For more details,
                                                                  refer to Loss of VBAT.

06XS3517                                                          Analog Integrated Circuit Device Data
                                                                                  Freescale Semiconductor
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                                                                                             FUNCTIONAL DEVICE OPERATION
                                                                                                                 OPERATION MODES

      (wake=0)                         Sleep                                                 (fail=0) and (wake=1)

      (wake=1) and (fail=1) *                                       (wake=0)
                          VBAT > VBATPOR[1,2]  VBAT < VBATPOR[1,2]

      VBAT < VBATPOR[1,2]              Power OFF  VBAT < VBATPOR[1,2]

                                                                        Normal

Fail

                                                                    (fail=0) and (wake=1)

                                                                   (fail=1) and (wake=1)

Notes:
   * only available in case of a Vcc fail condition
   wake = (RSTB = 1) OR (IGN_ON = 1) OR (Flasher_ON = 1) OR (FOG_ON = 1)
   fail = (VCC_fail = 1) OR (SPI_fail = 1) OR (ext_limp = 1)
                                                   Figure 10. Operating Modes State Machine

Analog Integrated Circuit Device Data                                                                               06XS3517
Freescale Semiconductor
                                                                                                                            23
FUNCTIONAL DEVICE OPERATION
OPERATION MODES

                                         VBAT

                                                                                          wake

                                               Wake-up bar        VBAT                                      VCC

IGN          Watchdog        IGN_ON                                                       Internal
                                                                                          regulator

                                                                                                   Dig2.5V

FLASHER                      Flasher_ON

             Watchdog                                                                     Oscillator

FOG                          Fog_ON                   Fault                               PWM freq
                                                      management                          detector
             Watchdog

RSTB                                           VCC fail                                                     SPI registers
                                                                                                            PWM module
                                               SPI fail                               OR              Fail
                                                                                                                        reset
                                               External

                                               Limp

                                                                                          VCC

                                               OR

                 UVF                                                                                        CLOCK
external
                                         1.4 sec min

external_ON

external: IGN, FLASHER, FOG
external_ON: IGN_ON, FLASHER_ON, FOG_ON

                                                    Figure 11. Wake-up Block Diagram

06XS3517                                                                                  Analog Integrated Circuit Device Data
                                                                                                          Freescale Semiconductor
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                                                                                            FUNCTIONAL DEVICE OPERATION
                                                                                         LOGIC COMMANDS AND REGISTERS

                                       LOGIC COMMANDS AND REGISTERS

SERIAL INPUT COMMUNICATION                                            Table 7. SI Message Bit Assignment

   SPI communication compliant to 3.3 V and 5.0 V is                  Bit Sig SI Msg Bit Message Bit Description
accomplished using 16-bit messages. A message is                        MSB D15:D11 Register address bits.
transmitted by the master starting with the MSB, D15, and
ending with the LSB, D0. Each incoming command message                         D10       Watchdog in: toggled to satisfy watchdog
on the SI pin can be interpreted using the bit assignment
described in Table 7. The 5 bits D15 : D11, called register                              requirements.
address bits, are used to select the command register. Bit
D10 is the watchdog bit. The remaining 10 bits, D9 : D0, are          LSB  D9:D0 Used to configure inputs, outputs, device
used to configure and control the output and its protection
features. Multiple messages can be transmitted in                                        protection features, and SO status content.
succession to accommodate those applications where daisy
chaining is desirable or to confirm transmitted data as long as       DEVICE REGISTER ADDRESSING
the messages are all multiples of 16 bits. Any attempt made
to latch in a message that is not 16 bits will be ignored.               The register addresses (D15 : D11) and the impact of the
                                                                      serial input registers on device operation are described in this
   All SPI registers are reset (all bit equal 0) in case of RSTB      section. Table 8 summarizes the SI registers.
equal 0 or fail mode (Fail=1).

Table 8. Serial Input Address and Configuration Bit Map

                 SI Address                                                SI Data

SI Register  D1  D1  D1  D1  D1
              5   4   3   2   1
                                 D10   D9    D8                   D7  D6   D5       D4   D3             D2        D1   D0

Initialization 0 0 0 0 0 WD            0     0 FOGen PWM Xenon MUX2 MUX1 MUX0 SOA1 SOA0
                                                                   sync

Config OL 0 0 0 0 1 WD 05                    0                    0   0    0 OLLED5 OLLED4 OLLED3 OLLED2 OLLED1

Config 0 0 0 1 0 WD 0                        PR1 PR2 PR3                   0        0    0              PR4 PR5 PR6

Prescaler

Config SR 0 0 0 1 0 WD 1                     SR1 SR2 SR3                   0        0    0              SR4 SR5        0

Config CSNS  0 0 0 1 1 WD CSNS               0                    0   0    0 NO_OC NO_OC NO_OC NO_OC NO_OC

                                       sync                                         HI5  HI4            HI3       HI2  HI1

Control      0 1 0 0 1 WD Phase2 Phase1 ONoff PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
OUT1        0 1 0 1 0 WD Phase2 Phase1 ONoff PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
             0 1 0 1 1 WD Phase2 Phase1 ONoff PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
Control      0 1 1 0 0 WD Phase2 Phase1 ONoff PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
OUT2        0 1 1 0 1 WD Phase2 Phase1 ONoff PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
             0 1 1 1 0 WD Phase2 Phase1 ONoff PWM6 PWM5 PWM4 PWM3 PWM2 PWM1 PWM0
Control
OUT3

Control
OUT4

Control
OUT5

Control
External
Switch

RESET X X X X X 0                      0     0                    0   0    0        0    0              0         0    0

   Note: testmode address used only by FSL is D[15:11]=01111 with RSTB pin voltage higher than 8.0 V typ.
X = Don't care and 0 = need to rewrite logic "0"

Analog Integrated Circuit Device Data                                                                                  06XS3517
Freescale Semiconductor
                                                                                                                               25
FUNCTIONAL DEVICE OPERATION
LOGIC COMMANDS AND REGISTERS

ADDRESS 00000 -- INITIALIZATION                                         The watchdog timeout is specified by tWDTO parameter. As
                                                                     long as the WD bit (D10) of an incoming SPI message is
   The Initialization register is used to read the various           toggled within the minimum watchdog timeout period
statuses, choose one of the six outputs current recopy, load         (WDTO), the device will operate normally. If an internal
the H7 bulbs profile for OUT2 only, enable the FOG pin and           watchdog timeout occurs before the WD bit is toggled, the
synchronize the switching phases between different devices.          device will revert to Fail mode. All registers are cleared. To
The register bits D1 and D0 determine the content of the 16          exit the Fail mode, send valid SPI communication with
bits of the next SO data. (Refer Serial Output Communication         WD bit = 1.
(Device Status Return Data)) Table describes the register of
initialization.

Table 9. Initialization Register

             SI Address                                                          SI Data

D15 D14 D13 D12 D11 D10 D9                               D8          D7  D6       D5      D4     D3      D2  D1  D0

0         0  0           0        0  WD  0               0 FOGen PWM Xenon MUX2 MUX1 MUX0 SOA1 SOA0
                                                                              sync

D6 (PWM sync) = 0, No synchronization                                 D4, D3, D2 (MUX2, MUX1, MUX0) = 000, No current sense
D6 (PWM sync) = 1, Synchronization on CSB positive edge               D4, D3, D2 (MUX2, MUX1, MUX0) = 001, OUT1 current sense
D5 (Xenon) = 0, Xenon                                                 D4, D3, D2 (MUX2, MUX1, MUX0) = 010, OUT2 current sense
D5 (Xenon) = 1, H7 Bulb                                               D4, D3, D2 (MUX2, MUX1, MUX0) = 011, OUT3 current sense
D7 (FOGen) = 0, FOG pin does not control the output 4                 D4, D3, D2 (MUX2, MUX1, MUX0) = 100, OUT4 current sense
D7 (FOGen) = 1, FOG input controls the output 4                       D4, D3, D2 (MUX2, MUX1, MUX0) = 101, OUT5 current sense
                                                                      D4, D3, D2 (MUX2, MUX1, MUX0) = 110, External Switch current
                                                                      sense
                                                                     D4, D3, D2 (MUX2, MUX1, MUX0) = 111, Temperature analog feedback

ADDRESS 00001 -- CONFIGURATION OL                                    ADDRESS 00011 -- CONFIGURATION CSNS

   The Configuration OL register is used to enable the open             The Configuration Current Sense register is used to
load detection for LEDs in Normal mode (OLLEDn in Table 8)           disable the high over-current shutdown phase (OCHI1 and
and to active the LED Control.                                       OCHI2 dynamic levels) in order to activate immediately the
                                                                     current sense analog feedback.
   When bit D0 is set to logic [1], the open load detection
circuit for LED is activated for output 1. When bit D0 is set to        When bit D9 is set to logic [1], the current sense
logic [0], open load detection circuit for standard bulbs is         synchronization signal is reported on FETOUT output pin.
activated for output 1.
                                                                        When the corresponding NO_OCHI bit is set to logic [1],
   When bit D5 is set to logic [1], the LED Control is activated     the output is only protected with OCLO level. The current
for output 1.                                                        sense is immediately available if it is selected through SPI, as
                                                                     described in Figures 13. The NO_OCHI bit per output is
ADDRESS 00010 -- CONFIGURATION PRESCALER                             automatically reset at each corresponding ON/OFF bit
AND SR                                                               transition from logic [1] to [0], and in case of over-temperature
                                                                     or over-current fault. All NO_OCHI bits are also reset in case
   Two configuration registers are available at this address.        of under-voltage fault detection.
The Configuration Prescaler when D9 bit is set to logic [0] and
Configuration SR when D9 bit is set to logic [1].                    ADDRESS 01001 -- CONTROL OUT1

   The Configuration Prescaler register is used to enable the           Bits D9 and D8 control the switching phases as shown in
PWM clock prescaler per output. When the corresponding               Table 10.
PR bit is set to logic [1], the clock prescaler (reference clock
divided by 2) is activated for the dedicated output.                 Table 10. Switching Phases

   The SR Prescaler register is used to increase the output              D9 : D8              PWM Phase
slew rate by a factor of 2. When the corresponding SR bit is
set to logic [1], the output switching time is divided by 2 for the          00                      0
dedicated output.
                                                                             01                  90

                                                                             10                  180

                                                                             11                  270

06XS3517                                                                                  Analog Integrated Circuit Device Data
                                                                                                          Freescale Semiconductor
26
                                                                              FUNCTIONAL DEVICE OPERATION
                                                                           LOGIC COMMANDS AND REGISTERS

   Bit D7 at logic [1] turns ON OUT1. OUT1 is turned OFF         new message data is clocked into the SI pin. The first 16 bits
with bit D7 at logic [0]. This register allows the master to     of data clocking out of the SO, and following a CSB transition,
control the duty cycle and the switching phases of OUT1. The     is dependant upon the previously written SPI word (SOA1
duty cycle resolution is given by bits D6 : D0.                  and SOA0 defined in the last SPI initialization word).

   D7 = 0, D6 : D0 = XX output OFF.                                 Any bits clocked out of the SO pin after the first 16 will be
   D7 = 1, D6 : D0 = 00 output ON during 1/128.                  representative of the initial message bits clocked into the SI
   D7 = 1, D6 : D0 = 1A output ON during 27/128 on PWM           pin since the CSB pin first transitioned to a logic [0]. This
period.                                                          feature is useful for daisy chaining devices.
   D7 = 1, D6 : D0 = 7F output continuous ON (no PWM).
                                                                    A valid message length is determined following a CSB
ADDRESS 01010 -- CONTROL OUT2                                    transition of logic [0] to logic [1]. If the message length is
   Same description as OUT1.                                     valid, the data is latched into the appropriate registers. A valid
                                                                 message length is a multiple of 16 bits. At this time, the SO
ADDRESS 01011 -- CONTROL OUT3                                    pin is tri-stated and the fault status register is now able to
   Same description as OUT1.                                     accept new fault status information.

ADDRESS 01100 -- CONTROL OUT4                                       The output status register correctly reflects the status of
   Same description as OUT1.                                     the Initialization-selected register data at the time that the
                                                                 CSB is pulled to a logic [0] during SPI communication and / or
ADDRESS 01101 -- CONTROL OUT5                                    for the period of time since the last valid SPI communication,
   Same description as OUT1.                                     with the following exceptions:

ADDRESS 01110 -- CONTROL EXTERNAL SWITCH                         The previous SPI communication was determined to be
   Same description as OUT1.                                        invalid. In this case, the status will be reported as though
                                                                    the invalid SPI communication never occurred.
ADDRESS 01111 -- TEST MODE
   This register is reserved for test and is not available with   Battery transients below 6.0 V, resulting in an under-
                                                                    voltage shutdown of the outputs, may result in incorrect
SPI during normal operation.                                        data loaded into the status register.

SERIAL OUTPUT COMMUNICATION (DEVICE                              SERIAL OUTPUT BIT ASSIGNMENT
STATUS RETURN
DATA)                                                               The contents of bits OD15 : OD0 depend on bits D1: D0
                                                                 from the most recent initialization command SOA[1:0] (refer
   When the CSB pin is pulled low, the output register is        to Table 8), and as explained in the paragraphs that follow.
loaded. Meanwhile, the data is clocked out MSB first as the
                                                                    The register bits are reset by a read operation and also if
                                                                 the fault is removed.

                                                                    Table 11 summarizes the SO register content. Bit OD10
                                                                 reflects Normal mode (NM).

Table 11. Serial Output Bit Map Description

Status /  Previous  OD1  OD1  OD13 OD12 OD11    OD1  OD9              SO Data         OD3  OD2 OD1 OD0
Mode      SI Data    5    4                      0              OD8 OD7 OD6 OD5 OD4

          SO SO
          A1 A0

Fault 0 0 0              0 UVF OTW OTS NM OL5 OVL5 OL4 OVL4 OL3 OVL OL2 OVL2 OL1 OVL1
Status                                                                                                                     3

Overloa 0 1 0            1 UVF OTW OTS NM OC5 OTS5 OC4 OTS4 OC3 OTS OC2 OTS2 OC1 OTS1
d Status                                                                                                                   3

Device 1 0 1             0 UVF OTW OTS NM 0 OV X                        X  X RC FOG FLASHE IGN CLOCK

Status                                                                                pin R pin pin fail

Output 1 1 1 1 UVF OTW OTS NM 0                                  0   0  0 0 OUT OUT4 OUT3 OUT OUT1

Status                                                                     5                  2

Reset X X 0              0    0        0     0  0    1           0   0  000           0    0  0  0

                                                     X = Don't care

Analog Integrated Circuit Device Data                                                            06XS3517
Freescale Semiconductor
                                                                                                         27
FUNCTIONAL DEVICE OPERATION
LOGIC COMMANDS AND REGISTERS

PREVIOUS ADDRESS SOA[1:0] = 00

   If the previous two LSBs are 00, bits OD15 : OD0 reflect the
fault status (Table 11).

Table 12. Fault Status

OD15 OD14 OD13 OD12 OD11 OD10 OD9 OD8 OD7 OD6 OD5 OD4 OD3 OD2 OD1 OD0

0         0  UVF OTW OTS NM OL5 OVL5 OL4 OVL4 OL3 OVL3 OL2 OVL2 OL1 OVL1

OD13 (UVF) = Under-voltage Flag on VBAT                          OD9, OD7, OD5, OD3, OD1 (OL5, OL4, OL3, OL2, OL1) = Open Load
OD12 (OTW) = Over-temperature Prewarning Flag                    Flag at Outputs 5 through 1, respectively.
OD11 (OTS) = Over-temperature Flag for all outputs
OD10 (NM) = Normal mode                                          OD8, OD6, OD4, OD2, OD0 (OVL5, OVL4, OVL3, OVL2, OVL1) =
                                                                 Overload Flag for Outputs 5 through 1, respectively.This corresponds
                                                                 to OCHI or OCLO faults.

Note
A logic [1] at bits OD9:OD0 indicates a fault. If there is no fault, bits OD9:OD0 are logic [0].
OVL=OCHI1+OCHI2+OCLO

PREVIOUS ADDRESS SOA[1:0] = 01
   If the previous two LSBs are 01, bits OD15 :O D0 reflect the temperature status (Table 13).

Table 13. Overload Status

OD15 OD14 OD13 OD12 OD11 OD10 OD9 OD8 OD7 OD6 OD5 OD4 OD3 OD2 OD1 OD0

0         1  UVF OTW OTS NM OC5 OTS5 OC4 OTS4 OC3 OTS3 OC2 OTS2 OC1 OTS1

OD13 (UVF) = Under-voltage Flag on VBAT                          OD9, OD7, OD5, OD3, OD1 (OC5, OC4, OC3, OC2, OC1) = High
OD12 (OTW) = Over-temperature Prewarning Flag                    Over-current Shutdown Flag for Outputs 5 through 1, respectively
OD11 (OTS) = Over-temperature Flag for all outputs
OD10 (NM) = Normal mode                                          OD8, OD6, OD4, OD2, OD0 (OTS5, OTS4, OTS3, OTS2, OTS1) =
                                                                 Over-temperature Flag for Outputs 5 through 1, respectively

Note
A logic [1] at bits OD9:OD0 indicates a fault. If there is no fault, bits OD9:OD0 are logic [0].
OC=OCHI1+OCHI2

PREVIOUS ADDRESS SOA[1:0] = 10
   If the previous two LSBs are 10, bits OD15 : OD0 reflect the status of the 06XS3517 (Table 14).

Table 14. Device Status

OD15 OD14 OD13 OD12 OD11 OD10 OD9                           OD8  OD7 OD6 OD5 OD4 OD3 OD2 OD1 OD0
                                                             0V
1         0  UVF OTW OTS NM                         0            X  X  X                          RC FOG FLASHER IGN pin CLOCK

                                                                                                  pin  pin  fail

OD13 (UVF) = Under-voltage Flag on VBAT                          OD4 (RC) = Logic [0] indicates a Front Penta Device. Logic [1] indicates
OD12 (OTW) = Over-temperature Prewarning Flag                    a Rear Penta Device
OD11 (OTS) = Over-temperature Flag for all outputs               OD3 (FOG pin) = indicates the FOG pin state
OD10 (NM) = Normal mode                                          OD2 (FLASHER pin) = Indicates the FLASHER pin state in real time
OD8 (Overvoltage) = Over-voltage Flag on VBAT in real time       OD1 (IGN pin) = Indicates the IGN pin state in real time
                                                                 OD0 (CLOCK fail) = Logic [1], which indicates a clock failure. The
                                                                 content of this bit is reset by read operation.

06XS3517                                                                                          Analog Integrated Circuit Device Data
                                                                                                                  Freescale Semiconductor
28
                                                                                               FUNCTIONAL DEVICE OPERATION
                                                                                    PROTECTION AND DIAGNOSIS FEATURES

PREVIOUS ADDRESS SOA[1:0] = 11

   If the previous two LSBs are 11, bits OD15 : OD0 reflect the
status of the 06XS3517 (Table 14).

Table 15. Output Status

OD15 OD14 OD13 OD12 OD11 OD10 OD9 OD8                            OD7 OD6 OD5 OD4 OD3 OD2 OD1 OD0

1  0  UVF OTW OTS NM                   0  0                      0  0          0 OUT5 OUT4 OUT3 OUT2 OUT1

OD13 (UVF) = Under-voltage Flag on VBAT                          OD3 (OUT4) = Logic [0] indicates the OUT4 voltage is lower than
OD12 (OTW) = Over-temperature Prewarning Flag                    VOUT_TH. Logic [1] indicates the OUT4 voltage is higher than VOUT_TH
                                                                 OD2 (OUT3) = Logic [0] indicates the OUT3 voltage is lower than
OD11 (OTS) = Over-temperature Flag for all outputs               VOUT_TH. Logic [1] indicates the OUT3 voltage is higher than VOUT_TH
                                                                 OD1 (OUT2) = Logic [0] indicates the OUT2 voltage is lower than
OD10 (NM) = Normal mode                                          VOUT_TH. Logic [1] indicates the OUT2 voltage is higher than VOUT_TH
                                                                 OD0 (OUT1) = Logic [0] indicates the OUT5 voltage is lower than
OD4 (OUT5) = Logic [0] indicates the OUT5 voltage is lower than  VOUT_TH. Logic [1] indicates the OUT1 voltage is higher than VOUT_TH
VOUT_TH. Logic [1] indicates the OUT5 voltage is higher than
VOUT_TH

                         PROTECTION AND DIAGNOSIS FEATURES

OUTPUT PROTECTION FEATURES                                          Output current
                                                                    OCHI1
   The 06XS3517 provides the following protection features:
                                                                    OCHI2
Protection against transients on VBAT supply line (per            OCLO
   ISO 7637)
                                                                           t1           time
Active clamp, including protection against negative
   transients on output line                                                        t2

Over-temperature                                                    Figure 12. Two-segment Over-current Window in
Severe and resistive over-current                                                            Normal Mode
Open Load during ON state
                                                                    OCHI (IOCHI1 and then IOCHI2) is only activated after
   These protections are provided for each output (OUT1:5).      toggling D7 bit of the corresponding Control Out registers in
                                                                 Normal Mode. During switch-on, a severe short-circuit
Over-temperature Detection                                       condition at the output is reported as an OCHI fault. In Fail
                                                                 Mode, the control of OCHI window is provided by the toggles:
   The 06XS3517 provides over-temperature shutdown for           IGN_ON, Flasher_ON, and FOG_ON. The current thresholds
each output (OUT1:OUT5 ). It can occur when the output pin       (IOCHI1, IOCHI2 and IOCLO) and the time (t1 and t2) are fixed
is in the ON or OFF state. An over-temperature fault condition   numbers for each channel. After t2, the OCLO current
results in turning OFF the corresponding output. The fault is    threshold is activated to protect in steady state. t1 and t2 times
latched and reported via SPI. To delatch the fault and be able   are compared to "on" state duration (tON) of the output. In
to turn ON again the outputs, the failure condition must be      case of the output is controlled in PWM mode during the
removed (T< 175 C, typically) and:                              inrush period, the tON corresponds to the sum of each "on"
                                                                 state duration in order to only account for times the channel
if the device was in Normal mode, the output                   was actually in the ON state.
   corresponding register (bit D7) must be rewritten.
   Application of complete OCHI window (OCHI1+OCHI2                 OUT2 is default loaded with the Xenon profile. The use of
   during t2) depends on toggling or not toggling the D7 bit.    H7 bulbs at this output requires SPI programming (Xenon
                                                                 bit).
if the device was in Fail mode, the corresponding output is
   locked until restart of the device: wake-up from Sleep           In case of overload (OCHI1 or OCHI2 or OCLO detection),
   mode or VBATPOR1.                                             the corresponding output is disabled immediately. The fault is
   The corresponding SPI fault report (OTS bit) is removed

after a read operation.

Over-current Detections

   The 06XS3517 provides a dynamic over-current shutdown
protection (see Figure 12) in order to protect the internal
power transistors and the harness in the event of overload
(fuse characteristic).

Analog Integrated Circuit Device Data                                                   06XS3517
Freescale Semiconductor
                                                                                                29
FUNCTIONAL DEVICE OPERATION
PROTECTION AND DIAGNOSIS FEATURES

latched and the status is reported via SPI. To delatch the            feature resets OCHI2 or OCLO fault after corresponding
fault, the failure condition must be removed and:                     Autorestart period.
                                                                      The SPI fault reports are removed together after a read
   For OCHI1:                                                      operation:
if the device was in Normal mode: the channel's                     - OC bit=(OCHI1) or (OCHI2) fault
                                                                      - OVL bit=(OCHI1) or (OCHI2) or (OCLO) fault
   associated on/off bit (bit D7) must be rewritten D7=1.
   Application of complete OCHI window depends on                  Over-voltage detection and active clamp
   toggling or not toggling D7 bit.                                   The 06XS3517 possesses an active gate clamp circuit in
if the device was in Fail mode, the failure is locked until
   restart of the device: wake-up from Sleep mode or               order to limit the maximum drain to source voltage.
   VBATPOR1.                                                          In case of overload on an output the corresponding switch
   For OCHI2 and OCLO:
if the device was in Normal mode: channel's associated           (OUT[1 to 5]) is turned off which leads to high-voltage at
   on/off bit (bit D7) must be rewritten D7=1. Application of      VBAT with an inductive VBAT line. The maximum VBAT
   complete OCHI window depends on toggling or not                 voltage is limited at VBATCLAMP by automatically turning on
   toggling D7 bit.                                                the channel. In case of open load condition, the positive
if the device was in Fail mode, Autorestart is activated. The    transient pulses (ISO 7637 pulse 2 and inductive battery line)
   device Autorestart feature opens a fixed window width and       shall also be handled by the application.
   restarts at a fixed period with OCHI1 window. Autorestart
                                                                      Figures 13 and 14 describe the faults management in
                          (OCHI2=1) or (OT=1) or (UV=1) or (D7=0)  Normal mode and Fail mode.

                       (OCHI1=1) or (OT=1) or (UV=1) or (D7=0)                                Note: t1 and t2 refer to Figure 12.

                                                                                                t1
          D7=0 then 1 without fault             tON=t1 without fault         tON=t2 without fault
          and (NO_OCHI=0)
OFF                                                                   OCHI2
          (rewrite D7=1) and (tON           without fault and                                           (NO_OCHI=1) without fault
          (NO_OCHI=0)

                                         OCHI1

                                                                            (NO_OCHI=1) without fault    OCLO
                                                                   tON
          tON>t1 without fault and (rewrite D7=1) and (NO_OCHI=0)

          (tON>t2) and (rewrite D7=1) without fault

          D7=0 then 1 without fault and (NO_OCHI=1)

              (OCLO=1) or (OT=1) or (UV=1) or (D7=0)

          Figure 13. Faults Management in Normal Mode (for OUT[1:5] Only)

06XS3517                                                                     Analog Integrated Circuit Device Data
                                                                                             Freescale Semiconductor
30
                                                                                             FUNCTIONAL DEVICE OPERATION
                                                                                  PROTECTION AND DIAGNOSIS FEATURES

(external_ON=0)                        (OT=1) or
    (external_ON=0)                    (OCHI1=1)

(external_ON=1)                                     OFF-latched State

                                                                                                     (OT=1)

                                       (t>tOCHI1) and (autorestart=0)  (OT=1)
                                                                                  (t>tOCHI2) and (autorestart=0)

OFF                  OCHI1                                             OCHI2                         OCLO
out: OFF             out: external                                     out: external                 out: external
autorestart=0

               (UV=1) and                                       (t>tOCHI1_AUTO) and (autorestart=1)
               (external_on=1)
                                       (t>tAUTORESTART)                (UV=1) or (OCHI2=1)
                              (UV=1)   and (UV*=0)

                                                                 OFF Autorestart      (OCLO=1) or
                                                                 out: OFF             (UV=1)
                                                                 autorestart=1
                                       (external_ON=0)
                                                                (external_ON=0)

                                       1.4 sec min

external

external_ON

external: IGN, FLASHER, FOG
external_ON: IGN_ON, Flasher_ON, FOG_ON
Note: * See Autorestart strategy chapter.

                             Figure 14. Faults Management in Fail Mode (for OUT[1:5] Only)

DIAGNOSTIC Functions                                            external resistor. The CSNS resistance value is defined in
                                                                function to VCC voltage value. It is recommended to use
Open Load                                                       resistor 500  < RCSNS < 5.0 k. Typical value is 1.0 k for
                                                                5.0 V application. The channel the current of which is sensed
   The 06XS3517 provides open load detection for each           is addressed through bits MUX[4,2] bits of the Initialization
output (OUT1:OUT5 ) when the output pin is in the ON state.     register.
Open load detection levels can be chosen by SPI to detect a
standard bulb, a Xenon bulb for OUT2 only, or LEDs (OLLED          The current recopy feature for OUT1:5 is disabled during
bit). Open load for LEDs only is detected during each regular   a high over-current shutdown phase (t2) and is only enabled
switch-off state or periodically each t OLLED (fully-on,        during low over-current shutdown thresholds. The current
D[6:0]=7F). To detect OLLED in fully on state, the output must  recopy output delivers current only during ON time of the
be on at least t OLLED. When an open load has been detected,    output switch without overshoot (aperiodic settling).
the output stays ON.
                                                                   The current recopy is not active in Fail mode.
   To delatch the fault bit, the condition should be removed
and the SPI read operation is needed (OL bit). In case of a        With a calibration strategy, the output current sensing
Power on Reset on VBAT, the fault will be reset.                precision can be improved significantly. One calibration point
                                                                at 25 C for 50% of FSR allows removing part to part
Current Sense                                                   contribution. So, the calibrated part precision goes down to
                                                                6.0% over [20% - 75%] output current FSR, over-voltage
   The 06XS3517 diagnosis for load current (OUT1:6) is          range (10 V to 16 V) and temperature range (-40 to 125 C).
done using the current sense (CSNS) pin connected to an

Analog Integrated Circuit Device Data                                                                             06XS3517
Freescale Semiconductor
                                                                                                                          31
FUNCTIONAL DEVICE OPERATION
PROTECTION AND DIAGNOSIS FEATURES

Board Temperature Feedback                                                   TEMPERATURE PREWARNING
                                                                                The 06XS3517 provides a temperature prewarning
   The 06XS3517 provides a voltage proportional to the
temperature on the GND flag, often representative for the                    reported via the SPI (OTW bit) in Normal mode. The
temperature of the underlaying PCB land. This voltage is                     information is latched. To delatch, a read SPI command is
available at the CSNS output pin when the associated                         needed. In case of a Power on Reset, the fault will be reset.
UX[2,0] bits are set to "111". Figure 15 shows the output
voltage over temperature.                                                    EXTERNAL PIN STATUS
                                                                                The 06XS3517 provides the status of the FLASHER, FOG,
.
                                                                             and IGN pins via the SPI in real time and in Normal mode.
                   2.5              typ
                                                                             FAILURE HANDLING STRATEGY
                                    min                                         A highly sophisticated fault handling strategy allows

                                    max                                      guaranteeing the various lighting functions even in case of
                                                                             failures inside the component or the light module.
                   2                                                         Components are protected against:
                                                                              Reverse Polarity
CSNS feedback (V)  1.5                                                       Loss of Supply Lines
                                                                              Fatal Mistreatment of Logic I/O Pins
                   1
                                                                             REVERSE POLARITY PROTECTION ON VBAT
                   0.5                                                          In case of a permanently reverse voltage operation, the

                   0                                                         channels are turned ON (RSD Ohm) in order to prevent
                                                                             thermal overloads. No protections are available.
                   -40 -20       0       20  40  60  80 100 120 140 160 180
                                                                                An external diode on VCC is necessary in order to protect
                                             Board tem perature (C)         the 06XS3517 in cases from reverse polarity.

            Figure 15. Temperature sensing voltage                              In case of negative transients on the VBAT line (per
                                                                             ISO 7637), the VCC supplied functions are still available
   The board temperature feedback is not active in Fail                      operating, while the VBAT line is negative. Without loads on
mode.                                                                        OUT1:5 pin, an external clamp between VBAT and GND is
                                                                             mandatory to avoid exceeding maximum ratings. The
   With a calibration strategy, the temperature monitoring                   maximum external clamp voltage shall be between the
precision can be improved. So, one calibration point at 25 C                reverse battery condition and -20 V.
allows removing part to part contribution, as presented in
Figure 16.                                                                      Therefore, the device is protected against latch-up with or
                                                                             without load on OUT outputs.
                   2.5              typ
                                                                             LOSS OF SUPPLY LINES
                                    min                                         The 06XS3517 is protected against the loss of any supply

                                    max                                      line. The detection of the supply line failure is provided inside
                                                                             the device itself.
                   2
                                                                             LOSS OF VBAT
CSNS feedback (V)  1.5                                                          During an under-voltage of VBAT (VBATPOR1 <

                   1                                                         VBAT < VBATUV), the outputs [1-5] are switched off
                                                                             immediately. No current path from VBAT to VCC exists. The
                   0.5                                                       external MOSFET (OUT6) can be controlled in Normal mode
                                                                             by the SPI if VCC is above VCCUV. The fault is reported to the
                   0                                                         UVF bit (OD13). To delatch the fault, the under-voltage
                                                                             condition should be removed and:
                        -40 -20  0       20  40  60  80 100 120 140 160 180
                                                                                 To turn-on the output, the corresponding D7 bit must be
                                             Board tem perature (C)                rewritten to logic [1] in Normal mode. Application of the
                                                                                    OCHI window depends on toggling or not toggling the
       Figure 16. Analog Temperature Precision with                                 D7 bit.
                         Calibration Strategy
                                                                                 If the device was in Fail mode, the fault will be delatched
Output Voltage Status                                                               by the Autorestart feature periodically.

   The 06XS3517 provides the state of OUT1:OUT5 outputs
in real time through SPI. The OUT bit is set to logic [1] when
the corresponding output voltage is higher or equal then half
of the supply voltage. This bit allows synchronizing current
sense and diagnosing short-circuit between OUT and VBAT
terminals.

06XS3517                                                                     Analog Integrated Circuit Device Data
                                                                                             Freescale Semiconductor
32
                                                                                       FUNCTIONAL DEVICE OPERATION
                                                                            PROTECTION AND DIAGNOSIS FEATURES

   In case of VBAT < VBATPOR1 (Power OFF mode), the                   LOSS OF GROUND (GND)
behavior depends on VCC:
                                                                         During loss of ground, the 06XS3517 cannot drive the
    all latched faults are reset if VCC < VCCUV,                     loads (the outputs (1:5) are switched OFF), but is not
    all latched faults are maintained under VCC in nominal           destroyed by the operating condition. Current limit resistors in
                                                                      the digital input lines protect the digital supply against
       conditions. In case VBAT is disconnected, OUT[1:5]             excessive current (1.0 kOhm typical). The state of the
       outputs are OFF. OUT6 output state depends on the              external smart power switch controlled by FETOUT is not
       previous SPI configuration. The SPI configuration,             guaranteed, and the state of external smart MOS is defined
       reporting, and daisy-chain features are provided for           with an external termination resistor.
       RST is set to logic [1]. The SPI pull-up and pull-down
       current resistors are available. This fault condition can      FATAL MISTREATMENT OF LOGIC I / O PINS
       be diagnosed with UVF fault in OD13 reporting bit. The
       previous device configuration is maintained. No current           The digital I / Os are protected against fatal mistreatment
       is conducted from VCC to VBAT.                                 by signal plausibility check according to Table 16.

LOSS OF VCC (DIGITAL LOGIC SUPPLY LINE)                               Table 16. Logic I / O Plausibility Check
   During loss of VCC (VCC < VCCUV ) and with wake=1, the
                                                                      Input / Output             Signal Check Strategy
06XS3517 is switched automatically into Fail mode. The
external SMART MOSFET is turned OFF. All SPI registers                LIMP                       Debounce for 10 ms
are reset and must be reprogrammed when VCC goes above
VCCUV. The device will transit in OFF mode if VBAT <                  (PWM) CLOCK                Frequency range (bandpass filter)
VBATPOR2.
                                                                      SPI (MOSI, SCLK, CS)       WD, D10 bit internal toggle
LOSS OF VCC AND VBAT
   If the external VBAT and VCC supplies are disconnected (or            In case the LIMP input is set to logic [1] for a delay longer
                                                                      than 10 ms typical, the 06XS3517 is switched into Fail mode.
not within specification: (VCC and VBAT) < VBATPOR1), all SPI         In case of a (PWM) Clock failure, no PWM feature is provided
register contents are reset with default values corresponding         and the bit D7 defines the outputs state. In case of SPI failure,
to all SPI bits are set to logic [0] and all latched faults are also  the 06XS3517 is switched into Fail mode (see Figure 17)
reset.

WD Bit D10 0                                    1                                                0
              75 ms window watchdog
                                                                      timeout                      D10 is toggled after
                                                                          75 ms window watchdog    the window watchdog

                                                                                                 Fail Mode activation

                                       Figure 17. Watchdog window

Analog Integrated Circuit Device Data                                                                                  06XS3517
Freescale Semiconductor
                                                                                                                               33
TYPICAL APPLICATIONS

                                                                                           TYPICAL APPLICATIONS

   Figure 18 gives the architecture of a vehicle lighting
system, including fog lights, battery redundancy concept,
light substitution mode, and Fail mode.

                      Spare   LiHghigth  BLeoawmBFelaamshePrarking  Light                                                       Parking LighFtlaLsohwerBHeiagmh BeFamog LigShptare
                         Fog

                CP                                                                         MOSI, MISO, SCLK                                                                                              CP
100nF                                                                                                                                                                                                                 100nF
                      06XS3517                                      CS                                                         CS  06XS3517
               VBAT                                                 CLOCK                                                CLOCK                                                                           VBAT
                       CornerLight                                                                                                  CornerLight
                VCC       Switch                                    RST                                                      RST       Switch                                                            VCC
                                                                    IGN                                                       IGN
                       (Front Left)                                                                                         LIMP   (Front Right)
                                                                    LIMP                                              FLASHER
                                                                    FLASHER                                                 FOG
                                                                    FOG                                                    CSNS
                                                                    CSNS

                      RearRFeoagr DLLirigcivheetnLsSeigtohLptigLhFitglahst heTar il Light                                       Tail LighFtlasShteoLpr icLeRignehsater RLDiegriahvret FLoigghLtight

          100nF                                                                                                                                                                                          100nF

                     CP                  CS                                                                                    CS                                                                    CP
                                         CLOCK                                                                           CLOCK
                          35XS3500       RST                                                                                       35XS3500
                                         IGN                                                                                 RST
          VBAT        CornerLight        LIMP                                                                                 IGN  CornerLight                                                           VBAT
          VCC            Switch          FLASHER                                                                            LIMP      Switch                                                             VCC
                                                                                                                      FLASHER
                      (Rear Left)        STOP                                                                                      (Rear Right)
                                         CSNS                                                                              STOP
                                                                                                                           CSNS

                                                                                           Microcontroller            Watchdog

                                                                                                  VCC                     WD
                                                                                                 (5.0V)                 (5.0V)

          VBAT                                                                                              Ignition            Stop Light Flasher                                                       VBAT

                                         Figure 18. 06XS3517 Typical Application

EMC PERFORMANCES

   The 06XS3517 will be compliant to CISPR25 Class5 in the
Standby mode with 22 nF decoupling capacitor on OUT[1:5].

06XS3517                                                                                                                           Analog Integrated Circuit Device Data
                                                                                                                                                   Freescale Semiconductor
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                                                                                                                                                                        PACKAGING
                                                                                                                                                    PACKAGING DIMENSIONS

                                                   PACKAGING

                                                      PACKAGING DIMENSIONS
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                                         FK SUFFIX
                                       24-PIN PQFN
                                       98ART10511D

                                           ISSUE 0

Analog Integrated Circuit Device Data               06XS3517
Freescale Semiconductor
                                                            35
PACKAGING
PACKAGING DIMENSIONS

06XS3517                FK SUFFIX
                      24-PIN PQFN
36                    98ART10511D

                          ISSUE 0

                                                              Analog Integrated Circuit Device Data
                                                                              Freescale Semiconductor
                                                                                                                          PACKAGING
                                                                                                      PACKAGING DIMENSIONS

                                                                                           FK SUFFIX  06XS3517
                                                                                         24-PIN PQFN
                                                                                        98ART10511D           37

                                                                                             ISSUE 0

Analog Integrated Circuit Device Data
Freescale Semiconductor
PACKAGING

06XS3517     FK SUFFIX
           24-PIN PQFN
38         98ART10511D

               ISSUE 0

                                                  Analog Integrated Circuit Device Data
                                                                   Freescale Semiconductor
                                       PACKAGING

Analog Integrated Circuit Device Data  06XS3517
Freescale Semiconductor
                                               39
PACKAGING

06XS3517   Analog Integrated Circuit Device Data
                           Freescale Semiconductor
40
                                                         REVISION HISTORY

                                       REVISION HISTORY

REVISION   DATE    DESCRIPTION OF CHANGES
      1.0  2/2012
      2.0  2/2012   Initial release

3.0        9/2012   Corrected ordering information from MC06XS3517FK to MC06XS3517AFK
                   Updated 98A package drawing
                   Changed Input Passive Pull-down Resistance on SI, SCLK, FLASHER, IGN, FOG, CLOCK, LIMP,

                       RST pins(8) maximum fro 400 to 500 k

Analog Integrated Circuit Device Data                    06XS3517
Freescale Semiconductor
                                                                 41
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                              2012 Freescale Semiconductor, Inc.

Document Number: MC06XS3517
Rev. 3.0
9/2012
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